KR100270192B1 - 반도체 장치 및 그 제조방법 - Google Patents

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히사키 가토
아츠요시 고이케
순지 이케다
아사오 니시무라
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가나이 쓰도무
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Abstract

실리콘 박막의 결정입자가 주로 수직구조를 가지고 각 결정입자의 결정방위가 거의 일정한 방향을 가지고 있는 다결정 실리콘 박막을 포함하는 반도체 디바이스는 불순물 도핑되지 않은 실리콘 박막 또는 불순물 층을 하부막의 접촉면 상에 적층시킨 후, 불순물 도핑된 실리콘 박막을 적층시킨 다음 필요한 경우 다결정화를 위한 열처리를 함으로써 생산할 수 있다.

Description

반도체 장치 및 그 제조방법
제1도는 본 발명에 따른 반도체 디바이스의 한 가지 예의 막증착 직후의 단면도.
제2도는 본 발명에 따른 반도체 디바이스의 상기 예의 열처리후의 단면도.
제3도는 P-도핑된 비결정 실리콘 박막의 단면에서의 성장되는 결정의 구조를 보여주는 전자 현미경 사진.
제4도는 P-도핑된 비결정 실리콘 박막의 평면에서의 성장되는 결정의 구조를 보여주는 전자현미경 사진.
제5도는 도핑되지 않은 층이 형성되었을 때 P-도핑된 비결정 실리콘 박막의 단면에서의 성장되는 결정의 구조를 보여주는 전자현미경 사진.
제6도는 도핑되지 않은 층이 형성되었을 때 P-도핑된 비결정 실리콘 박막의 평면에서의 성장되는 결정의 구조를 보여주는 전자현미경 사진.
제7도는 박막 증착 프로세스의 한 가지 예를 설명하기 위한 흐름도.
제8도는 박막 증착 프로세스의 다른 예를 설명하기 위한 흐름도.
제9도는 본 발명에 따른 반도체 디바이스의 다른 예의 막증착 직후의 단면도.
제10도는 본 발명에 따른 반도체 디바이스의 상기 예의 열처리후의 단면도.
제11도는 본 발명에 따른 반도체 디바이스의 또다른 예의 막증착 직후의 단면도.
제12도는 본 발명에 따른 트랜지스터의 단면도.
제13도는 본 발명에 따른 반도체 디바이스의 역시 또 다른예의 막증착 직후의 단면도.
제14도는 본 발명에 따른 반도체 디바이스의 한가지 예의 단면도.
제15도는 본 발명에 따른 게이트 전극의 단면도.
제16도는 본 발명에 따른 플래시 메모리의 단면도.
제17도는 본 발명에 따른 화학 증착장치 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 12 : 실리콘기판 2 : 실리콘산화막
3 : 비도핑층 4 : 비결정실리콘막
5 : 다결정 실리콘막 6 : 절연막
8 : 하부막 9 : 에미터전극
10 : 베이스전극 11 : 콜렉터전극
20 : 반응실 21 : 기체주입부
22 : 기체흐름제어 밸브
본 발명은 실리콘 박막의 내부 압력 변화와 상기 내부 압력 변화에 따른 결정의 결함 발생을 방지한 반도체 디바이스와 상기 디바이스를 생산하기 위한 프로세스, 그리고 실리콘 박막의 생산 및 이러한 실리콘 박막을 형성시키는데 적당한 화학 증착장치의 생산프로세스에 관한 것이다.
반도체 디바이스의 생산에 있어서, 실리콘 박막은 전극 및/또는 배선재료로 사용된다. 실리콘 박막은 반도체 재료이므로 배선재료로 사용할 때에는 전기 저항을 줄일 필요가 있다. 일반적으로, 3족 또는 5족 원소(예를들면 붕소, 인, 비소 등)를 확산시켜 도핑한다. 이러한 불순물을 도핑시킴에 있어서 막 표면으로부터 열확산시키는 방법 또는 이온주입법을 사용하여 왔다.
최근에는, 반도체 디바이스의 구조가 복잡하므로, 박막 증착의 균일도를 향상시키기 위하여 박막을 증착시킬 표면의 단차를 가능한한 최소로 하고 있다. 따라서, 실리콘 박막을 포함한 여러가지 박막의 막두께를 줄이려는 추세에 있다. 막두께를 줄이면 막표면으로부터 열확산시키는 방법이나 이온주입법을 채용하는 경우 하부막에 도핑물질이 스며들거나, 하부막과의 접촉면 근처에서 도핑물질이 집중되거나, 불균일하게 증착되거나 하는 문제점이 발생된다. 이러한 문제점을 해결하기 위하여, 실리콘 박막을 증착시키는 것과 동시에 불순물을 도핑시키는 일체 도핑 기술이 제안되어 생산에 적용되고 있다.
실리콘 박막을 증착시키는 프로세스로 공지된 것에는, 비결정 상태에서의 실리콘 증착단계와 그 다음의 열처리에 의한 다결정화 단계를 구비한 프로세스가 있다. 일반적으로, 비결정 상태에서 실리콘 증착 후 열처리로 다결정화하는 경우에는 결정의 입자크기가 커지는 경향이 있으므로 박막의 전기 저항을 낮게 하기 위해서는 이 프로세스를 사용하여 다결정 실리콘막을 형성시키는 것이 더 좋다. 그러므로, 다결정 실리콘막을 형성시키는 방법으로서 불순물을 도핑시킴과 동시에 비결정 실리콘을 증착시킨 후 열처리에 의해 다결정화하는 단계를 구비하고 있는 프로세스가 널리 사용되고 있다. 그러한 기술은, 예를들면 일본특허공개 62-54423 및 4-137724 등에 공개되어 있다.
그러나, 그러한 기술에는 다음과 같은 문제점이 있다. 비결정(미세 결정 상태 포함) 실리콘 박막을 열처리로 결정화시키는 경우, 실리콘 박막과 하부막 사이의 접촉면에서부터 결정의 핵이 성장된다는 것이 일반적으로 알려져 있다. 그러므로, 하부막과의 접촉면 근처에서 비결정 실리콘막 내의 불순물의 밀도 또는 분포에 따라 결정 성장상태가 종종 변화한다(예를들면, 결정의 핵의 발생밀도 및 발생온도, 결정입자의 크기 또는 결정면의 증가지수 등에 의해). 또한, 결정화 반응시에, 박막의 부피가 변화하므로, 막의 내부 압력 상태 또한 크게 변화하게 된다. 또, 결정화시에 발생되는 압력(즉, 인장력 또는 압축력)의 방향은 성장되는 결정의 상태에 의해 크게 변화한다. 결과적으로, 실리콘 박막에서 또는 박막이 증착되는 웨이퍼에서 발생되는 내부 압력이 커지고, 박막과 성장되는 결정면에서의 내부압력이 달라지며, 박막과 결정상태의 끝부분 근처에서 발생되는 압력의 집중도가 달라지고, 실리콘 단결정기판에 위치이탈과 같은 결정의 결함이 발생하며, 실리콘 단결정을 포함하는 웨이퍼상의 반도체 디바이스의 전기적 특성이 달라지는 등의 여러가지 문제가 발생한다.
본 발명의 목적은 전술한 바와 같은 결함을 극복한, 신뢰성이 향상된 반도체 디바이와 상기 반도체 디바이스를 높은 수율로 생산하기 위한 프로세스를 제공하는데 있다.
본 발명의 다른 목적은 임의의 기판 위에 다결정 실리콘 박막을 생산하기 위한 프로세스와 그러한 실리콘 박막을 형성하기 위한 화학 증착 장치를 제공하는데 있다.
본 발명은 반도체 기판과, 그 기판위에 형성된 하부막과, 3족과 5족 원소 중에서 선택한 불순물로 도핑되어 하부막 상에 형성된 실리콘 박막과, 하부막과의 접촉면에서 실리콘 박막의 표면 쪽으로 성장된 수직 구조를 주로 갖는 상기 실리콘 박막의 결정입자를 구비하고, 각각의 결정 입자의 막표면상의 결정의 방위가 거의 일정한 방향으로 된 반도체 디바이스를 제공한다.
또한 본 발명은, 반도체 기판상에 하부막을 형성하고, SiH4기체 또는 Si2H6기체로부터 불순물이 포함되지 아니한 실리콘 막을 1nm 또는 그 이상의 두께로 증착시킴으로써 하부막위에 실리콘 박막을 형성시키고, 3족 또는 5족 원소 중 선택한 불순물로 도핑된 실리콘 막을 증착시키는 과정을 구비하고 있는 반도체 디바이스 생산하기 위한 프로세스를 제공한다. 비결정 실리콘 박막을 증착될 때, 열처리가 행하여져서 최종적으로 다결정실리콘 박막이 만들어진다.
본 발명은 또한, 반도체 기판상에 하부막을 형성하며, 3족과 5족 원소 중 선택한 불순물 기체로부터 불순물 층을 형성하고, 상기 불순물 층은 하부막과의 접촉면상에 형성될 실리콘 박막내의 평균 불순물 밀도보다 높은 불순물 밀도를 가지며, 불순물로 도핑된 SiH4기체 또는 Si2H6기체로부터 실리콘막을 증착시키는 공정을 구비한 반도체 디바이스 생산의 프로세스를 제공한다. 비결정 실리콘 박막을 증착시킬 때 열처리를 행하여 최종적으로 다결정 실리콘 박막을 만든다.
본 발명은 또한, 불순물이 포함되지 아니한 실리콘 막을 1nm 또는 그 이상의 두께로 증착시키기 위하여 SiH4기체 또는 Si2H6기체 중 선택한 원재료 기체를 반응실에 넣고, 불순물 도핑된 실리콘 막을 증착시키기 위하여 원재료 기체와 함께 3족 및 5족 원소 중에서 선택한 불순물 기체를 넣는 공정을 구비한 실리콘 박막 생산의 프로세스를 제공한다. 비결정 실리콘 박막을 증착시킬 때, 열처리를 행하여 최종적으로 다결정 실리콘 박막을 만든다.
본 발명은 또한, 하부막과의 접촉면상에 형성될 실리콘 박막 내의 평균 불순물 밀도보다 더 높은 밀도를 갖는 불순물 층을 형성하기 위하여 3족 및 5족 원소 중 선택한 불순물 기체를 반응실 내에 넣고, 불순물 도핑된 실리콘 박막을 증착시키기 위하여 불순물 기체와 함께 SiH4기체 및 Si2H6기체 중 선택한 원재료 기체를 넣는 공정을 구비한 실리콘박막 생산의 프로세스를 제공한다. 비결정 실리콘 박막을 증착시킬 때, 열처리를 행하여 최종적으로 다결정 실리콘 박막을 만든다.
본 발명은 또한, 반응실과, 원재료 기체와 불순물 기체를 반응실에 넣기 위한 기체주입장치와, 반응실 내에서의 막증착을 제어하기 위한 장치, 그리고 반응실로부터 기체를 배출시키기 위한 배기장치를 구비하고 있으며, 상기 막증착 제어장치는
(1) SiH4기체 또는 Si2H6기체 중 선택한 원재료 기체만을 넣은 후 소정의 시간 경과 후 원재료 기체와 함께 3족 및 5족 원소 중 선택한 불순물 기체를 넣도록 되어 있거나,
(2) 3족 및 5족 원소 중 선택한 불순물 기체와 함께 SiH4기체 또는 Si2H6기체 중 선택한 원재료 기체를 넣기 전에 소정의 시간 동안 불순물 기체만을 넣도록 되어 있는 실리콘 박막 형성을 위한 화학적 증착장치를 제공한다.
선행기술의 문제점을 해결하기 위하여 본 발명의 발명인은, 결정핵을 거의 균일하게 성장시키기 위한 상태를 만들고 열처리후의 다결정막의 결정 상태(결정입자의 크기 및 결정의 방위)를 안정되게(또는 균일하게) 만들도록 비결정(미세결정상태 포함) 실리콘 박막과 하부막(예를들면 이산화규소) 사이의 접촉면 근처에서의 불순물의 밀도와 분포(또는 밀도차)를 제어하는 것을 발견하였다.
또한, 하부막의 접촉면 근처에서 불순물의 밀도와 분포를 제어하기 위하여, 본 발명의 발명인은 하부막의 접촉면 근처(즉, 하부막 위)에 불순물을 함유하고 있지 아니한 층을 형성시키거나 하부막의 접촉면 근처(즉, 하부막 위)에 현저히 높은 밀도의 불순물을 함유하는 층을 만드는 것이 효과적임을 발견하였다. 이러한 방법을 채택함으로써 결정화후의 다결정층의 결정면의 방향이 거의 균일하게 되어 결정상태의 안정화에 의해 전술한 목적을 달성할 수 있게 된다.
본 발명에 따른 반도체 디바이스는 반도체 기판과, 그 위에 형성된 하부막과, 3족과 5족 원소 중에서 선택한 불순물로 도핑되어 하부막 상에 형성된 다결정 실리콘 박막과, 하부막과의 접촉면에서 실리콘 박막의 표면쪽으로 성장된 수직 구조를 주로 갖는 상기 실리콘 박막의 결정입자를 구비하고, 각각의 결정입자의 막표면상의 결정의 방위가 거의 일정한 방향으로 된 반도체 디바이스를 제공한다.
반도체 기판으로서는, 실리콘 단일결정기판, 이른바 SOI(절연체상의 실리콘) 기판, 에피택셜 성장법으로 만든 웨이퍼 등과 같은 종래의 것을 사용할 수 있다. 하부막으로서는 SiO2, SiN, N2O(산화질소), Ta2O5, PZT(Pb, Zr 및 Ti의 산화물의 합성물)로 된 강유전성 금속 또는 이들의 적층구조로 된 막을 사용할 수 있다. 불순물로는 P(인), B(붕소), As(비소) 등과 같은 3족 및 5족 원소 중 하나 또는 이들 혼합을 선택하여 사용할 수 있다. 또한, “거의 일정한 방향”이라는 표현은 다결정 입자결정의 도식적 방향이 60% 또는 그 이상, 바람직하기로는 80% 또는 그 이상, 더 바람직하기로는 70% 또는 그 이상 동일함을 의미한다.
MOSFET를 만드는 경우에는, 게이트 산화막이 하부막으로 사용되며 게이트 전극은 다결정 실리콘 박막으로 만든다. 즉, 이 반도체 디바이스는 실리콘 단결정 기판, 게이트 산화막 그리고 게이트 산화막 상에 형성된 게이트 전극을 구비하고 있으며, 상기 게이트 전극은 3족 및 5족 원소 중에서 선택한 불순물로 도핑된 실리콘 박막으로 만들어지고, 상기 실리콘 박막의 결정입자는 게이트 산화막의 접촉면에서 실리콘 박막의 표면 쪽으로 성장된 수직구조를 주로 가지고 있으며, 각각의 결정 입자의 막표면의 결정의 방위는 거의 일정한 방향으로 되어 있다.
이러한 반도체 디바이스는, 종래의 방법을 사용하여 반도체 기판 위에 하부막을 형성시키고, SiH4기체 또는 Si2H6기체와 같은 원재료 기체로부터 불순물이 없는 실리콘막을 1nm 또는 그 이상의 두께로 증착시켜서 하부막 위에 실리콘 박막을 형성시키며, 3족 및 5족의 원소 중에서 선택한 불순물로 도핑된 실리콘막을 증착시키고, 증착된 실리콘막이 비결정 실리콘막인 경우 다결정 실리콘 박막을 만들기 위하여 550℃ 내지 1000℃로 열처리를 함으로써 생산할 수 있다.
또는, 종래의 방법을 사용하여 반도체 기판상에 하부막을 형성시키고, 3족 및 5족 원소 중에서 선택한 불순물 기체로부터 불순물 층을 형성시킴으로써 하부막위에 실리콘박막을 형성시키고, 상기 불순물 층은 하부막과의 접촉면 위에 형성될 실리콘 박막의 평균 불순물 밀도보다 더 높은 불순물 밀도를 가지며, 불순물 도핑된 SiH4기체 또는 Si2H6기체와 같은 원재료 기체로부터 실리콘막을 증착시키고, 증착된 실리콘 막이 비결정 실리콘막인 경우 다결정 실리콘 박막을 만들기 위하여 550℃ 내지 1000℃로 열처리를 함으로서 이러한 반도체 디바이스를 생산할 수 있다.
실리콘 박막의 증착은 다결정 실리콘 박막의 경우에는 500℃ 내지 700℃, 비결정 실리콘 박막의 경우에는 500℃ 내지 600℃서 이루어진다.
박막에서의 평균불순물 밀도는 평방 센티미터당 약 1018-1021개의 원자이고, 박막에서의 실리콘밀도는 평방 센티미터 당 약 5×1022개의 원자이다.
전술한 바와 같이, (1) 결정 성장 상태를 일정하게 만들 수 있는 정도의 두께로 불순물이 포함되지 아니한 실리콘 박막을 먼저 증착시킨 후 불순물을 도핑한 실리콘 박막을 증착시키거나, (2) 하부막과의 접촉면상에 형성될 실리콘 박막의 평균 불순물 밀도보다 더 높은 불순물 밀도를 갖는 불순물 층을 증착시킨 후 불순물 도핑된 실리콘 박막을 증착시킴으로써 종래 기술의 문제점을 극복하는 향상된 신뢰성을 갖는 반도체 디바이스를 높은 수율로 생산할 수 있게 된다.
결정화 단계에서 막의 단면부에서 관찰되는 결정 구조를 열처리에 의한 비결정 실리콘박막의 다결정화를 참조하여 이하에서 설명한다.
비결정 실리콘 박막은, 예를들어, 실리콘 열산화막 상에 약 100nm의 두께로 형성된다. 비결정 상태의 일부는 결정화되는 것이 발견된다.
다결정막에서 각각의 결정입자는 하부막과의 접촉면 근처에서 성장되기 시작하며, 박막의 표면 쪽으로 수직으로 성장된다는 것이 인정되어 있다. 바꿔 말하면, 각각의 결정입자의 결정 핵을 박막과 하부 막 사이의 접촉면 근처에서 성장된다. 그러나, 박막의 표면 방향에서 관찰할 때 결정입자 평면의 모양에는 두가지 종류가 있음에 주목해야 한다. 즉. 별모양으로 성장된 결정입자와 타원형으로 성장된 결정입자가 있다.
타원형으로 성장된 결정입자는 실리콘 단결정이며, 실리콘 결정면(311)은 박막의 상부 표면쪽으로 성장된다. 이것은 전자 회절법으로 확인할 수 있다. 반면, 별모양으로 성장된 결정입자는 다결정 실리콘이며, 별모양의 각 날은 결정면(111)을 갖는 단결정상태를 보여준다. 이것 또한 전자 회절법으로 확인할 수 있다.
또한, 분석에 의하면 별모양 결정입자에 있어서 각 날부분은 별 중심부에서부터 성장되며 중심부 근처의 P밀도와 같은 불순물은 박막의 평균 P밀도보다 30% 내지 50% 높다. 이러한 결과는 이들 결정입자의 핵이 불균일하게 분포된 높은 P밀도에 의해 성장됨을 시사한다. 다른 증거로는 별모양 결정의 결정입자 밀도가 결정 성장 초기부터 거의 변하지 않는다는 것이다.
결정입자의 성장과정에서 별모양 결정입자가 먼저 성장되고 타원형 결정입자가 그후에 성장된다. 그러나, 타원형 결정입자밀도는 단순히 시간의 경과에 따라 증가하는 것처럼 보인다. 이러한 관점에서, 결정성장의 형태는 별모양 결정입자와 타원형 결정 입자 사이에 커다란 차이가 있다. 실리콘 결정의 물리적 특성 중에 결정 이방성이 있기 때문에 결정면의 방위가 다른 결정입자가 혼합되어 있는 경우 박막 내에서 물리적 특성은 국지적으로 다르게 된다.
반도체 디바이스에서 이러한 박막의 존재는 바람직하지 않다. 결정의 방위는 거의 일정한 방향으로 되어 있는 것이 바람직하다. 또한, 박막내의 내부 압력상태는 결정면의 방위에 따라 변한다. 내부 압력치는 결정면(111)이 성장할 때 최대이며, 결정면지수((111)면에서 (211)면 및 (311)면으로의 방향)가 증가함에 따라 감소한다. 내부압력의 측정치는 결정면지수가, (111)면에 있는 경우 1200Mpa이며, (211) 면에 있는 경우 1000MPa, (311)면에 있는 경우 800MPa이다. 이것은, (111) 결정면이 제일 조밀한 평면에서 가장 높은 원자 밀도를 가지므로 박막의 수축이 다른 결정면이 성장되는 경우에 비해 비교적 커지기 때문이다.
박막이 단일체로서 자유로이 수축되는 경우 압력은 발생되지 않는다. 그러나 실제에 있어서, 실리콘 박막이 하부막에 붙어 있으므로 박막은 자유로이 수축이 제한되어 박막에 압력이 발생하게 된다. 발생된 압력치는 박막이 크게 수축 될수록 커지는 것처럼 보인다. 따라서 (111) 결정면이 성장될 때 박막내의 내부압력은 최대가 되는 것처럼 보인다.
박막에서의 상기 내부 압력치는 단결정면이 성장되는 경우의 것이다. 서로 다른 결정면 방향으로 성장되는 결정입자가 혼합되어 있는 경우, 각 결정 입자의 결정면 방향의 점유율에 따라 중간값을 취하게 된다. 이 경우, 박막의 내부 압력을 제어하기가 매우 힘들어 진다. 또한 높은 내부 압력치를 갖을 (111) 결정면이 성장될 때에도 반도체디바이스 구조나 사용되는 재료의 배합을 변경시킴으로써 반도체 디바이스 전체의 내부압력으로 야기되는 실패의 발생을 방지하는 것이 가능하다.
따라서, 발생된 압력치가 알려져 있는 경우 사용 불가한 경우를 피하는 것이 가능하다. 중요한 것은 서로 다르게 성장된 결정면을 갖는 결정입자의 혼합상태를 피함으로써 박막의 균일성(압력치의 변화를 포함하여)를 이루는 것이다.
하부막과의 접촉면 근처의 불순물(예를들면 인 P)밀도를 양으로(positively) 제어함으로써 박막을 증착시킬 때 결정은 다음과 같이 생성된다. p 도핑된 실리콘 박막을 형성시키는 경우 하부막과의 접측면 근처의 P밀도를 양으로 제어함으로써 실리콘 박막의 결정 성장을 제어할 수 있다.
이러한 박막 증착법을 적용하여 특수한 결정면을 성장시키는 것이 가능하다. 따라서, 상기 증착법으로 비결정 실리콘 박막을 형성시킨 후 열처리로 결정화를 시킴으로써 거의 일정한 결정상태(즉, 내부압력의 편차가 없는 다결정 실리콘 박막)와 충분히 낮은 전기저항을 갖는 다결정 실리콘막을 얻을 수 있다.
전술한 바와 같이, 매우 균일하고 거의 일정하게 성장된 결정면을 갖는 다결정막을 얻기 위해서는 박막의 결정 성장을 제어하는 것이 중요하다. 또한, 박막증착의 초기부터 다결정층을 성장시키는 경우에 있어서도, 결정 성장제어의 관점에서 박막 증착 초기부터 P밀도를 제어하는 것이 중요하다. 따라서, 상기 박막증착법은 다결정 박막의 결정면을 제어하는 관점에서 매우 중요하다.
본 발명에 따르면, 3족 또는 5족 원소의 불순물로 도핑된 실리콘 박막을 사용한 반도체 디바이스는 하부막과 실리콘 박막 사이의 접촉면 근처의 불순물 밀도를 박막내의 평균 불순물 밀도에 비해 현저히 낮게(바람직하게는 0 또는 거의 0) 또는 충분히 높게 제어함으로서 결정화후의 다결정 실리콘 박막의 결정면 방향이 결과적으로 거의 일정한 방향이 되도록 반도체 디바이스를 생산한다는 것에 그 특징이 있다.
전술한 실리콘 박막 형성을 위한 단계는 임의의 기판 위에 실리콘 박막을 생산하는 프로세스에도 적용할 수 있다.
본 발명에 따른 상기 실리콘 박막을 생산하는데 적합한 화학 증착장치는 웨이퍼와 같은 기판을 놓기 위한 지지판을 안에 가지고 있는 반응실과, 원재료 기체(예를들면 SiH4또는 Si2H6기체)와 불순물 기체(3족 및 5족 원소중에서 선택한)를 반응실에 주입하기 위한 기체 주입장치와, 반응실 내의 막증착을 제어하기 위한 장치, 및 반응실로부터 기체를 배출시키기 위한 배기장치를 구비하고 있으며, 상기 막증착 제어장치는
(1) 원재료 기체만을 넣은 후 소정의 시간 경과 후 원재료 기체와 함께 불순물 기체를 넣도록 되어 있거나,
(2) 불순물 기체와 함께 원재료 기체를 넣기 전에 소정의 시간 동안 불순물 기체만을 넣도록 되어 있다.
본 발명을 다음의 실시예를 통하여 구체적으로 설명한다.
[실시예 1]
본 실시예는 하부막과의 접촉면 근처에서의 불순물 농도와 분포를 제어하는 방법으로서 하부막과의 접촉면 근처에 불순물을 주입하지 아니하는 경우를 보여준다.
본 실시예를 제1도에서 제7도를 참조하여 설명한다. 본 실시예는 MOS트랜지스터의 게이트 전극을 만드는데 적당하다. 제1도는 박막 증착 직후(배선 후)의 단면도이다. 제2도는 다결정 막의 형성 및 절연막(6)의 형성 후의 단면도이다. 제1도 및 제2도에서 1은 실리콘 기판, 2는 실리콘 산화막, 3은 도핑되지 않은 비결정 실리콘층, 4는 P도핑된 비결정 실리콘층, 5는 P도핑된 다결정 실리콘막, 그리고 30은 하부막의 접촉면을 나타낸다. 제3도에서 제6도는 약 500nm 두께의 비결정 실리콘 박막을 하부막의 접촉면 근처에서 P(인)와 같은 불순물로 평방센티미터당 4×1020개의 원자의 평균밀도로 도핑한 후 다결정화를 위한 열처리를 하였을 때의 결정성장을 보여주는 전자 현미경 사진이다. 제3도와 제5도는 박막의 단면도이고, 제4도와 제6도는 박막의 표면도이다. 또한 제5도와 제6도는 도핑안된 층을 형성시키는 경우를 보여준다. 제7도는 게이트 전극막을 생산하는 프로세스를 보여주는 흐름도이다.
실리콘 산화막(2)이 형성된 실리콘 기판(1) 상에 P도핑된 실리콘 박막을 증착시키는 프로세스를 제7도를 참조하여 설명한다. (i) 단계에서 P 도핑된 실리콘 박막의 증착이 시작된다. 먼저, 비결정 실리콘막을 증착시키기 위하여 소정의 시간 동안 원재료 기체(예를들면, SiH4기체 또는 Si2H6기체)만을 주입시킨다(ii). 이것에 의하여 제1도의 P 도핑되지 않은 비도핑층(3)이 형성된다(iii). 소정의 시간 경과 후 P 도핑기체(예를들면 PH3기체)를 주입한다(iv). 그러면 P 도핑된 비결정 실리콘막(4)의 증착이 소정의 두께까지 진행된다(v). 이 경우, 박막의 전체 두께와 평균 P 밀도는 하부막의 접촉면 근처의 P 밀도를 양으로 제어하지 않는 경우와 동일하게 된다. 이것에 의하여, 제1도의 비결정 실리콘 박막이 형성된다(vi). 열처리후 P 도핑된 다결정 실리콘막(5)이 결정화에 의해 형성된다.
최초에 하부막의 접촉면 근처에서 각각의 결정입자를 성장시키고 박막 표면까지 수직 구조를 성장시킴으로써 이렇게 다결정화된 막을 얻게 된다. 이것은 단면 방향에서 관찰하는 제3도 및 제5도로 확인된다. 바꿔 말하면, 각각의 결정입자의 결정핵은 하부막 접촉면 근처에서 성장된다. 그러나 박막의 표면 방향에서 관찰하면 비도핑층이 형성되지 않았을 때 결정입자의 평면 모양은 제4도에 도시된 바와 같이 두 종류로 나뉘는 것에 주의하여야 한다. 즉, 별모양으로 성장된 결정입자와 타원형으로 성장된 결정입자가 섞여있다. 반면, 제6도에서와 같이 비도핑층을 형성한 경우, 별모양을 가진 결정입자는 없고 타원형 모양을 가진 결정입자만이 생긴다. 타원형 결정은 박막 표면쪽으로 성장된 결정면(311)을 갖는다. 이것은 전자회절측정법으로 측정된 결과로 확인된다.
이러한 측정결과로부터, 하부막 접촉면 근처에서 양으로 P 도핑되지 않은 비도핑층을 형성함으로써 결정면(311)만이 성장된 박막을 형성하는 것이 가능하다는 것이 분명해진다.
다른 한편으로, 전체 박막의 전기 저항성을 줄이기 위해 불순물을 첨가하지 않은 층의 두께를 제한없이 두껍게 하는 것은 불가능하다. 그러므로 불순물로 도핑되지 않는 층의 두께는 결정성장 방식을 균일하게 하기 위해 가능한한 작다. 그리고 박막의 윗층의 도핑을 위한 불순물 양은 전체 전기저항을 미리 정하여진 값으로 조절하기에 충분한 양이다.
비도핑층이 두께가 1nm 보다 작을 때 전술한 효과는 줄어든다는 것이 실험자료로부터 명백하다. 이것은 P 도핑이 비도핑층의 형성후에 시작되기 때문에 비도핑층이 1nm보다 작은 두께를 작고 있을 때 P도핑된 막의 증착 중 P가 비도핑층으로 확산되기 때문인 것으로 보인다. 그러므로, 특정 결정면의 성장은 공지의 생산과정의 경우처럼 내부응력을 제어하기 어렵게 할 만큼 지배적이지는 않는다. 두께가 1nm나 그 이상일 때, p도핑된 박막의 증착 동안 P가 확산되는 경우에도, 그 효과는 하부막 접촉면 근처의 비도핑층에까지 도달되지 않게 되고, 그 결과 결정성장에 영향을 주지 않는다. 또한, 두께가 10nm나 그 이하로 되면, 전술한 효과를 보여주기에 충분하다는 것이 실험에 의해 확인되었다. 10nm 이상의 두께일 때, 특정결정면의 성장률은 변하지 않으나, 실리콘 박막의 전기저항성은 바람직하지 않게 증가한다. 그러므로 실리콘 박막의 전기저항성을 줄이기 위해 불순물을 포함하지 않은 층의 두께는 1에서 10nm로 하는 것이 바람직하다. 그러므로 비결정막을 증착하는데 미리 정해진 시간은 위에서 언급된 범위안의 막두께를 가지는 막을 증착하는데 필요한 시간을 의미한다.
다른 한편으로, 막증착의 초기에서 다결정층을 성장하는 경우 조차 결정성장은 막증착 시작에서 다결정층이 성장하는 경우에도, 결정성장은 막증착 조기에서 P농도를 제어함으로 제어될 수 있다. 예를들어 다결정층이 SiH4가스를 사용하여 실리콘산화막 위에 형성될 때 (311) 결정면이 P 첨가 시간을 지체함으로써 지배적으로 성장한다. 반면에, (211) 결정면은 P가 양으로 첨가될 때 지배적으로 성장한다.
위에서 언급된 구조를 가진 박막은 두단계로 나누어짐 없이 형성될 수 있다.
원지 도핑으로 불순물로 도핑된 실리콘 박막 형성의 경우, 도판트 가스의 흐름은 실리콘 박막 형성을 위한 원재료 가스가 흐르고나서 소정 시간 후에 시작될 수 있다. 이것으로 불순물이 포함되지 않은 실리콘 박막 및 불순물이 도핑된 실리콘 박막의 계속적인 형성이 가능하다.
도판트로 사용된 불순물은 P에 한정되지 않는다. B(붕소)나 As(비소)도 사용될 수 있다. 그러므로 도판트가스, 도핑된 비결정 실리콘막 그리고 다결정 실리콘 박막은 P를 대신해 B나 As를 포함할 수 있다. 이것은 후술하는 실시예에도 적용될 수도 있다.
이 실시예에서는, 결정화는 비결정 실리콘막의 패턴형성후에 (제1도에 나타난 상태에 따라) 행하여 지지만, 거기에 한정되지 않고 패턴형성 전에도 가능하다.
또한, 불순물로서 B나 As는 P를 대신해 도판트로서 사용될 수 있다. 이것은 또한 후술하는 실시예에도 적용되어질 수 있다.
또 이 예의 프로세스는 MOS의 트랜지스터 구조의 게이트 전극의 생산에 한정되지 않는다. 쌍극성 트랜지스터의 에미터, 베이스, 콜렉터 전극의 생산에 응용할 수 있거나 플래쉬 메모리구조의 게이트 전극, 부동전극과 제어전극에 적용할 수도 있다.
[실시예 2]
이 실시예는 하부막접촉면 근처의 불순물 농도를 충분히 큰 값으로 제어하는 경우를 나타낸 것이다.
이 실시예는 제8도에서 제10도를 참조하여 설명된다. 이 실시예는 또한 실시예 1에서 처럼 MOS 트랜지스터의 게이트 전극의 생성을 보여준 것이다. 제8도는 증착 단계를 설명하는 흐름도이다. 제9도는 막증착(막증착 형성) 직후의 단면도로서, 숫자 7은 p 고농도층을 표시한다. 제10도는 다결정막이 형성된 후 절연막이 형성된 때의 단면도이다.
하부 막과 실리콘 박막 사이의 접촉면 근처에 충분히 큰 값으로 불순물 농도들 제어하기 위해 다음과 같은 것이 바람직하다. 하부 막의 접촉면 근처에 불순물 층를 형성하기 위해 실리콘 박막을 증착하는 동안, SiH4가스나 Si2H6가스 같은 원재료 가스를 도입하기 전에 소정 시간 동안 불순물 가스만을 주입하고 이어 불순물로 도포된 실리콘 박막을 증착시키는 것이 바람직하다.
이 실시예는 제8도의 흐름도를 참조하여 설명한다. 이 실시예에서, 실리콘산화막(2)이 형성된, 실리콘 기판(1)상에 P 도핑된 비결정 실리콘막(4)이 증착된다(i). 먼저 P 도판트 가스만 시작 후 즉시 공급된다(ii). 미리 정해진 시간 동안 P도판트를 도입함으로써 P고농도층(7)은 형성된다(iii). 그리고, 실리콘박막을 증착하기 위한 원재료가스(예를들어 SiH4가스나 Si2H6가스)가 주입된다(iv). P도핑된 비결정 실리콘막(4)의 증착은 미리 정해진 두께를 얻기 위해 계속된다(v). 이 경우 전체 박막의 두께와 박막내의 평균 P농도는 하부막접촉면 근처에서 P농도를 양으로 조절하지 않은 경우와 동일하게 만들어진다. 이것에 의해 제9도에 보여진 구조를 가진 비결정 실리콘 박막이 형성된다(vi). 열처리에 의한 결정화 후 P도핑된 다결정 실리콘막(5)이 형성된다.
이 증착방법을 사용함으로써 P-도핑된 비결정 실리콘막(4)은 하부 실리콘산환막(2)의 접촉면근처에 불순물이 균일하지 않게 나타난 P고농도층(7)의 형성후에 형성된다. 그 결과로서 생긴 박막을 열처리시킴으로써 균일치 않게 증착된 고농도 P가 결정성장전에 발생하는 결정핵으로 되는 다결정층이 형성되고, 별모양의 결정입자가 실제 90%이상으로 지배적으로 성장하며 그 결과 결정입자가 (111) 결정면 방향으로 성장한다. 그 결과로써 결정화 반응 후 다결정막은 균일한 (111) 결정면의 방향을 가진다. 그러므로 내부응력은 안전한 소정 값으로 줄어든다.
이 실시예의 과정은 MOS 트랜지스터 구조의 게이트 전극의 생산에만 한정되지 않는다. 그리고 쌍극성 트랜지스터의 에미터, 베이스, 콜렉터 트랜지스터 생산에 적용될 수 있다. 그리고 플래쉬 메모리구조의 게이트전극과 부동전극 그리고 제어전극에 적용될 수 있다.
[실시예 3]
이 실시예는 제7도, 제11도 및 제12도를 참조하여 설명한다. 이 실시예에서 본 발명은 트랜지스터와 다이오드 같은 반도체 소자를 형성하는 다결정 실리콘 박막 형성에 적용될 수 있다.
제7도는 다결정 실리콘 박막 형성에 대한 단계를 보여주는 흐름도이다. 제11도는 박막 증착 직후와 상태를 보여주는 단면도이다. 그리고 제12도는 다결정 실리콘 박막에 형성된 트랜지스터의 단면도이다. 여기에서 숫자 8은 하부막을 나타내고, 숫자 9는 에미터 전극을 나타내며, 숫자 10은 베이스 전극을 나타내고, 숫자 11은 콜렉터 전극이며, 숫자 12는 기판이다. 이 실시예에서 트랜지스터 형성에 대해 불순물 첨가단계는 빠져 있다. 이것은 이 실시예의 핵심과 관련을 갖고 있지 않기 때문이다.
이 실시예에서, 실리콘 기판(1) 위에 실리콘과 다른 물질(예를 들어 SiN)로부터 만들어진 하부막(8)이 형성되어 있다. 이 위에 P도핑된 실리콘막이 형성된다(j). 먼저, 원재료 물질(예를들어 SiH4가스 혹은 Si2H6가스)만이 주입된다(ii). 지정된 시간후에 지정된 두께를 가진 비도핑된 비결정 실리콘층이 형성된다(iii). 그리고 나서 도판트가스로서 P 불순물이 주입된다(iv). p도핑된 비결정 실리콘막(4)의 증착이 지정된 두께를 얻을 때까지 계속된다(v). 전체 박막의 두께와 거의 평균 P농도는 하부막 접촉면 근처에서 양으로 P농도 조절을 하지 않은 경우와 같게된다. 제11도는 그렇게 생산되어진 박막의 단면도이다(vi).
이 실시예에서 (311) 결정면이 처음 도핑된 층에 이미 성장하기 시작하므로 P 도핑된 층에서의 (311) 결정면의 성장은 계속되어서 궁극적으로 (311) 결정면 방향으로 일정하게 방향을 가진 다결정막을 얻게된다. 무엇보다 P가 실시예 1 처럼 양으로 첨가되었을 때 (211) 결정면이 지배적으로 성장한다. 열처리에 의해 결정화 반응 후 P 도핑된 다결정 실리콘막(5)이 형성된다. 그러므로 트랜지스터는 제12도에서 보여진 것처럼 단면구조를 가진 반도체 소자를 형성한다.
이 실시예에서 쌍극성 트랜지스터가 만들어지기 때문에, 베이스전극(10), 에미터전극(9), 콜렉터 전극(11) 등이 형성되어 있다.
이들 전극은 항상 근접하여 형성될 필요는 없으며, 그들의 위치순서는 선택적이다. 또한 다결정실리콘 박막에 형성된 트랜지스터는 항상 쌍극성 트랜지스터에만 한정되지는 않으며, 그것은 다이오드일수도 다른 형태의 트랜지스터일수도 있으며 반도체 소자와 비슷한 것일 수도 있다.
이 실시예에서 비도핑된 층은 P도핑된 비결정 실리콘 박막의 하부막 접촉면 근처에 나타난다. 거기에 (311) 결정면의 방향 혹은 (211) 결정면의 방향을 지배적으로(90%에서 그 이상) 가지는 다결정층이 얻어질 수 있다. 또한, p도핑된 실리콘박막이 내부응력에서 안전하도록 얻어질 수 있다. 각각의 결정입자에 형성된 반도체소자(예를들어 트랜지스터)의 성질은 변동이 작고 눈에 띄게 안정화된다.
[실시예 4]
이 실시예는 제8도, 제13도, 제14도를 참조하여 설명한다.
이 실시예는 트랜지스터가 다이오드 같은 반도체 소자가 형성되는 다결정 실리콘 박막 생성에 적당하다. 제13도는 박막 증착 직후의 단면도이다. 제14도는 다결정 실리콘박막에 형성된 트랜지스터의 단면도이다. 이 실시예에서 트랜지스터 형성을 위한 불순물 첨가 단계는 빠져 있다. 이것은 이 실시예의 핵심과 직접 관련이 없기 때문이다.
이 실시예는 제8도의 흐름도를 참조하여 설명된다. 이 실시예에서 실리콘기판(12)위에 실리콘과 같은 재료(예를들어 SiN)로부터 만들어진 하부막(8)이 형성된다. p도핑된 실리콘 박막(4)은 그곳 위에 형성된다(i). 먼저 P 도판트만이 시작 후 즉시 첨가된다(ii). 지정된 시간 후 P고농도층(7)이 형성된다(iii). 그리고 나서 원재료가스(예를들어 SiH4, Si2H6가스)가 실리콘 박막 증착을 위해 첨가된다(iv). p 도핑된 비결정 실리콘막(4)의 증착은 소정 두께를 얻을 때까지 계속된다(v). 이 경우, 전체 박막의 두께와 박막내의 평균 P 농도는 하부막접촉면 근처에서 P 농도 조절을 양으로 하지 않은 경우와 같게 된다. 이것으로 비결정 실리콘 박막이 제13도에 보여진 구조대로 형성된다(vi).
그 결과로 생성된 박막을 열처리시킴으로써, 결정핵으로써 고농도에서 불균등하게 증착된 P를 사용하여 결정성장을 행하여 결정입자가 (111) 결정면의 방향으로 성장하는 P-도핑된 다결정 실리콘 박막(5)이 형성된다. 따라서 결정화 반응 후 다결정 박막은 (111) 결정면 방향을 가지는 균일하고 균질의 막으로 된다.
게다가 P 도핑된 실리콘 박막의 내부응력에 있어서 안정성을 얻을 수 있기 때문에, 각각의 결정입자에 형성된 반도체소자(예를들어 트랜지스터)의 성질은 변동이 적고 눈에 띄게 안정화된다.
제14도는 다결정층에서 트랜지스터를 형성한 반도체 소자의 단면도이다. 이 실시예에서 쌍극성 트랜지스터가 형성되기 때문에, 베이스전극(10), 에미터전극(9), 콜렉터전극(11) 등이 형성된다. 이들 전극은 항상 근접하여 형성될 필요는 없다. 그들 위치의 순서는 선택적이다. 또한, 다결정 실리콘박막에 형성된 트랜지스터는 쌍극성 트랜지스터에만 한정되지 않는다. 그것은 다이오드일수도 다른 형태의 트랜지스터일수도 있으며, 비슷한 반도체소자일 수도 있다. 그리고 P를 대신해 도판트로써 B나 As를 사용하는 것도 가능하다.
[실시예 5]
이 실시예는 제7도와 제15도를 참조하여 설명한다.
제15도는 본 발명에 따라 증착된 다결정 실리콘박막으로 부터 얻어진 MOS 트랜지스터의 게이트전극의 단면도이다.
이 실시예는 P 도핑된 실리콘박막이 실리콘 기판(1) 위에 형성된 실리콘산화막(2)위에 SiN4가스를 사용하여 증착된다(i). 먼저 원재료가스(SiH4가스)가 실리콘 박막 증착을 위해 첨가된다(ii). 소정 시간 후 비도핑된 비결정 실리콘층(3)이 소정 두께를 가지고 형성된다. 이것에 의해 (311) 결정면의 방향을 가진 막이 형성된다(iii). 그리고나서 도판트 P가스가 공급된다(iv). 그리고 P 도핑된 비결정 실리콘막(4)이 계속 증착되어서 소정 두께를 얻게 된다.
이 경우 전체 박막 두께와 박막내의 P농도는 하부막의 접촉면근처의 P 농도 조절을 양으로 하지 않은 경우와 같게 된다(vi). 이어서, 결정화를 위한 열처리가 P 도핑된 다결정 실리콘막(5) 형성을 위해 수행된다. 이것에 의해, 제15도에 보여진 구조를 가진 다결정층이 형성된다.
이 실시예에서, (311) 결정면이 초기 비도핑층에서 이미 성장하기 시작했으므로 P도핑된 층내의 (311) 결정면의 성장이 계속되어서 (311) 결정면의 방향을 가진 균질의 다결정 막을 최종적으로 얻게된다. 박막이 균질이기 때문에 박막은 내부응력을 조절하므로써 안정화된다. 또한 P 대신에 B나 As를 사용하는 것도 가능하다.
[실시예 6]
이 실시예는 제8도 및 제15도를 참조하여 설명한다.
제15도는 본 발명에 따라 증착된 다결정 실리콘 박막으로부터 얻어지는 MOS 트랜지터의 게이트 전극의 단면도이다.
제8도에 나타낸 바와 같이, 이 실시예에서 P 도핑된 실리콘 박막은 실리콘 기판 위에 형성된 실리콘산화막(2) 위에 SiH4가스를 사용하여 증착된다(i), 먼저 P 도판트가스만이 시작 후 즉시 첨가된다(ii). 지정된 시간 후 P 고농도층(7)이 형성된다(iii). 그리고 나서, 원재료가스(SiH4가스)가 실리콘 박막을 증착하기 위해 공급된다(iv). P 도핑된 비결정 실리콘막(4)의 증착은 지정된 두께를 얻기 위해 계속된다(v). 이 경우 전체 박막의 두께와 박막내의 평균 P농도가 하부막 접촉면 근처에서 P 농도조절을 양으로 하지 않은 경우와 같게 된다.
이 증착방법을 이용함으로써 고농도로 불균등하게 P를 포함하는 층이 하부의 실리콘 산화막 접촉면 근처에서 형성되어 있는 다결정 실리콘 박막이 형성된다. 고농도와 불균등한 P를 결정핵으로 사용하여 결정성장을 진행함으로써 (211) 결정면의 방향을 가진 결정입자가 성장한다. 그러므로 결정화의 종료 후 제5도에 보여진 P도핑된 다결정 실리콘막(5)은 안정화된 내부응력 값을 나타내며, 박막 표면에 균일하게 (211) 결정면을 가진 균질막으로 된다.
이 실시예에서 B나 As를 P 대신에 도판트로 사용하는 것이 가능하다.
[실시예 7]
이 실시예는 제8도와 제12도를 참조하여 설명한다. 이 실시예에서 다결정 실리콘박막이 증착되고 이어서 다결정 실리콘박막에서 트랜지스터가 형성된다. 제12도는 트랜지스터가 다결정층에 형성된 반도체소자의 단면도이다. 제8도는 다결정 실리콘 박막 형성을 위한 단계를 보여주는 흐름도이다. 또한, 불순물 첨가단계가 트랜지스터 형성에 관계가 없으므로 생략했다.
제8도에서 보여진 것처럼, 이 실시예에서 P 도핑된 실리콘박막은 실리콘기판(1)과는 다른 물질로 만들어진 기판(12) 위에 형성된 실리콘산화막(2)에 형성된다(i). 먼저 P도판트가스는 시작 후 바로 공급된다(ii). 소정 시간 후 P 고농도층(7)이 형성된다(iii). 그리고나서 원재료가스(SiH4가스)가 실리콘 박막 증착을 위해 공급된다(iv). P도핑된 비결정 실리콘막(4)의 증착은 지정된 두께를 얻을 때까지 계속된다(v). 이 경우 전체 박막의 두께와 그곳의 평균 P 농도가 하부막 접촉면 근처의 P농도 조절을 양으로 하지 않은 경우와 같게 된다.
이 증착방법을 사용함으로서, 실리콘산화막(2)의 접촉면 근처에 고농도의 P를 포함하는 층의 형성 후 P 도핑된 다결정 실리콘막(5)이 형성되는 곳에 다결정 실리콘박막이 형성된다.
결정핵으로서 고농도에 증착된 P를 사용하여 결정성장을 진행함으로써 결정입자가 (211) 결정면 방향으로 성장한다. 그러므로 결정화 반응 후 다결정막은 안정화된 내부응력값을 보이며 균일하게 (211) 결정면 방향을 가진 균질의 막으로 된다. 이 실시예에서 P를 대신해 도판트로서 B나 As를 사용하는 것도 또한 가능하다.
이 실시예에서, 쌍극성 트랜지스터가 형성되기 때문에, 베이스전극(10), 에미터 전극(9), 콜렉터 전극(11) 등이 형성된다. 이들 전극은 근접하여 형성되도록 항상 요구되어지는 것이 아니다. 그들의 위치순서는 선택적이다.
게다가 다결정 실리콘박막에 형성된 트랜지스터는 쌍극성 트랜지스터에만 한정되지 않는다. 그것이 다이오드 일수도, 트랜지스터의 또다른 형태일 수도, 비슷한 반도체소자일 수 있다.
이 실시예에서 비도핑된 층이 P 도핑된 비결정 실리콘박막 아래의 하부막의 접촉면 근처에 나타나므로 (211) 결정면이 주로 열처리에 의한 결정화 반응시간에 성장하여 균질의 다결정층을 만든다.
또한, 안정화된 내부응력 값을 가진 P 도핑된 실리콘박막이 얻어지므로 개개의 결정 입자에서 형성된 반도체소자(예를들어 트랜지스터)의 성질은 변동이 작고 그러므로 안정화되어 있다.
[실시예 8]
이 실시예는 제16도를 참조하여 설명한다.
이 실시예에서 본 발명은 플래쉬 메모리에 응용되고 있다. 제16도는 플래쉬메모리의 단면도이다. 거기에서 숫자 27은 부동전극을 나타내고, 숫자 28은 다결정 실리콘 열산화막을 나타낸다. 플래쉬메모리는 실리콘기판(1), 그 위에 형성된 실리콘산화막(2), 실리콘산화막 위에 형성된 P 도핑 다결정실리콘막(5), 다결정실리콘박막 표면에 열산화에 의해 형성된 다결정 실리콘 열산화막(28), 그리고 다결정 실리콘 열산화막(28) 위에 형성된 부동전극으로 되는 전기전도 박막(27)으로 구성되어 있다.
P 도핑된 다결정 실리콘막(5)은 실시예 1에서 설명된 바와 같이, 하부 산화막의 접촉면 근처에서 비도핑층을 생성하거나 또는 실시예 2에서 설명한 것처럼 P 고농도 도핑층을 생성함으로써 생성될 수 있다. 어느 경우에 있어서나, 결과로 생성된 P 도핑된 다결정 실리콘막은 앞에서 설명했듯이 거의 균일한 방향을 가지고 있다.
P 도핑된 다결정 실리콘 박막(5) 표면의 열산화에 의해 실리콘산화막(28)을 형성한 경우, 다결정 실리콘 박막이 거의 균일한 방향의 결정면을 가지므로 개개의 입자에서 성장한 열산화막의 두께는 일정하다. 이것은 산화막의 성장속도가 결정면 방향에 따라 실리콘 결정의 열산화의 경우와 다른 비등방성의 영향을 잃어버린 결과이다. 그러므로 균일한 막 두께를 얻는 것이 가능하다.
이 예에서는 열산화막(28)만이 P 도핑된 다결정실리콘막(5)과 부동전극(27) 사이에 형성되어 있다. 그러나 유전상수를 향상시키기 위해, 질소규소막을 형성하거나 질소규소막과 열산화막(25)과 부동전극(27) 사이의 산화막의 적층을 형성하는 것도 가능하다. P를 대신하여 도판트로서 B나 As를 사용하는 것도 또한 가능하다.
이 실시예에서 열산화막의 막두께가 P 도핑된 다결정 실리콘막(5)과 부동전극(28)사이에 국부적으로(각 결정입자의 단위당) 균일하게 형성할 수 있으므로 산화막 두께에서 변동에 기인한 압력저항의 변동을 조절하여 가능한한 얇게 산화막 두께를 설계하는 것이 가능하다.
[실시예 9]
제7도, 제8도 및 제17도를 참조하여 본 실시예를 설명한다. 본 실시예는, 본 발명의 박막 증착구조와 증착 프로레스를 구현하는 박막을 증착하기 위한 장치의 구조를 나타낸 것이다. 제17도는 화학 기상 성장(CVD) 장치의 회로도이며, 20은 박막 증착을 위한 반응실, 21은 기체주입부, 22는 기체흐름 제어밸브, 23은 실리콘 박막 증착을 위한 가스봄(bomb), 24는 불순물 원소 주입을 위한 가스봄, 25는 반응실 내의 막증착제어부, 26은 배기부, 31은 웨이퍼, 32는 판을 나타낸다. 제17도에서 수직형 CVD 장치를 도시하였지만 (도면상에 가열기는 도시하지 않았다), 수평형 CVD 또는 시트처리형도 사용할 수 있다.
반응실(20)에서, 웨이퍼(31)는 판(32)위에 놓여져 있다. 막증착제어부(25)는 반응실내의 온도를 제어하고 박막을 증착시킬 기판의 운반을 제어하는 일을 한다. 가스봄(23)은 실리콘 박막적층을 위한 원재료 기체(예를들면, SiH4기체 또는 Si2H6기체)를 저장하는데 사용된다. 가스봄(24)는 P, B, As 등의 도핑재료로서의 불순물 기체를 저장하는데 사용된다.
기체 주입부(21)는 각 기체를 반응실(20)에 주입시키는 시간과 P 도핑된 실리콘 박막 적층을 위한 기체 흐름 제어밸브(22)의 개폐시간을 제7도 또는 제8도에 도시한 프로세스에 따라 제어한다.
제17도에는 원재료기체와 불순물 기체를 주입시키는 경로가 한가지씩 도시되어 있지만, 반응실(20)에 이들 기체를 주입시키는 데에는 복수개의 파이프를 사용하는 것도 가능하다. 각 경우에 있어서, 기체 주입경로와 기체주입시간은 기체주입부(21)에 의해 제어되어야 한다. 이 장치에서, 불순물 도핑된 실리콘 박막은 비결정 실리콘층일 수도 있고, 또는 다결정 실리콘층일 수도 있다.
제17도에 도시한 장치를 사용하여 비도핑층을 형성시키거나 하부막 접촉면 근처에 고불순물 밀도층을 형성시키는 것도 가능하다. 따라서, 다결정 실리콘막박의 결정방위를 제어할 수 있게 되어 안정된 내부압력치를 갖는 균일한 실리콘 박막을 고수율로 안정되게 얻을 수 있게 된다.
상기 실시예에서 (311)면, (211)면 혹은 (111)면의 결정 방위가 도시되어 있지만 그것이 한정되지는 않는다. 결정면은 (100)면, (110)면 등도 또한 포함할 수 있다. 전술한 바와 같이, 다결정 실리콘 박막과 실리콘 막결정을 사용한 반도체 디바이스를 거의 일정한 결정면 방향을 갖도록 제어할 수 있으며, 따라서 안정된 내부 압력치를 갖는 균일한 다결정 실리콘 박막을 고수율로 안정되게 생산할 수 있다.

Claims (22)

  1. 첫번째 기간동안 불순물을 도입하면서 실리콘막을 증착하는 공정과, 그리고나서 두번째 기간동안 불순물 도입량을 변화시킴으로써 실리콘막을 증착하는 공정에 의해 게이트 전극을 형성하는 것을 특징으로 한 반도체 장치의 제조방법.
  2. 첫번째 기간동안 실리콘막을 증착하는 공정과, 그리고나서 두번째 기간동안 불순물을 도입하면서 실리콘막을 증착하는 공정에 의해 게이트전극을 형성하는 것을 특징으로 한 반도체 장치의 제조방법.
  3. 첫번째 기간동안 실리콘막을 증착하기 위한 가스와 불순물을 도입하기 위한 가스를 사용하여 막을 증착하는 공정과, 두번째 기간동안 실리콘막을 증착하기 위한 가스와 불순물을 도입하기 위한 가스의 비율을 변화시킴으로써 막을 증착하는 공정에 의해 게이트전극을 형성하는 것을 특징으로 한 반도체 장치의 제조방법.
  4. 첫번째 기간동안 불순물을 도입하면서 실리콘막을 증착하는 공정과, 그리고나서 두번째 기간동안, 상기 첫번째 기간동안 증착된 실리콘막의 불순물 농도보다도 불순물 농도가 더 높게 되도록 불순물을 도입하면서 실리콘막을 증착하는 공정에 의해 게이트전극을 형성하는 것을 특징으로 한 반도체 장치의 제조방법.
  5. 첫번째 기간동안 실리콘막을 증착하기 위한 가스를 사용하여 실리콘막을 증착하는 공정과, 그리고나서 두번째 기간동안 실리콘막을 증착하기 위한 가스와 불순물을 도입하기 위한 가스를 사용하여 실리콘막을 증착하는 공정에 의해 게이트전극을 형성하는 것을 특징으로 한 반도체 장치의 제조방법.
  6. 첫번째 기간동안 제1의 온도에서 불순물을 도입하면서 비정질 실리콘막을 증착하는 공정과, 두번째 기간동안, 상기 첫번째 기간동안 증착된 실리콘막의 불순물 농도보다도 불순물 농도가 더 높게 되도록 불순물을 도입하면서 비정질 실리콘막을 증착하는 공정과, 그리고나서 상기 제1의 온도보다 높은 제2의 온도에서 비정질 실리콘막을 다결정 실리콘막으로 변환하는 공정에 의해 게이트전극을 형성하는 것을 특징으로 한 반도체 장치의 제조방법.
  7. 첫번째 기간동안 제1의 온도에서 비정질 실리콘막을 증착하는 공정과, 두번째 기간동안 불순물을 도입하면서 비정질 실리콘막을 증착하는 공정과, 그리고나서 상기 제1의 온도보다 높은 제2의 온도에서 비정질 실리콘막을 다결정 실리콘막으로 변환하는 공정에 의해 게이트전극을 형성하는 것을 특징으로 한 반도체 장치의 제조방법.
  8. 첫번째 기간동안 3족 및 5족 원소중에서 선택한 불순물 원소를 도입하면서 실리콘막을 증착하는 공정과, 두번째 기간동안, 상기 첫번째 기간동안 증착된 실리콘막의 불순물 농도보다도 불순물 농도가 높게 되도록 불순물을 도입하면서 실리콘막을 증착하는 공정에 의해 게이트전극을 형성하는 것을 특징으로 한 반도체 장치의 제조방법.
  9. 첫번째 기간동안 실리콘막을 증착하는 공정과, 두번째 기간동안 3족 및 5족 원소중에서 선택한 불순물 원소를 도입하면서 실리콘막을 증착하는 공정에 의해 게이트전극을 형성하는 것을 특징으로 한 반도체 장치의 제조방법.
  10. 첫번째 기간동안 인을 도입하면서 비정질 실리콘 박막을 증착하는 공정과, 두번째 기간동안, 상기 첫번째 기간동안 증착된 비정질 실리콘 박막의 인 농도보다도 인 농도가 높게 되도록 인을 도입하면서 비정질 실리콘 박막을 증착하는 공정에 의해 게이트전극을 형성하는 것을 특징으로 한 반도체 장치의 제조방법.
  11. 첫번째 기간동안 비정질 실리콘 박막을 증착하는 공정과, 두번째 기간동안 인을 도입하면서 비정질 실리콘 박막을 증착하는 공정에 의해 게이트전극을 형성하는 것을 특징으로 한 반도체 장치의 제조방법.
  12. 실리콘막을 증착하기 위한 가스를 사용하여 1nm 내지 10nm의 두께로 실리콘막을 증착하는 공정과, 실리콘막을 증착하기 위한 가스와 불순물을 도입하기 위한 가스를 사용하여 실리콘막을 증착하는 공정에 의해 게이트전극을 형성하는 것을 특징으로 한 반도체 장치의 제조방법.
  13. 첫번째 기간동안 SiH4또는 Si2H6가스를 사용하여 실리콘막을 증착하는 공정과, 두번째 기간동안 SiH4또는 Si2H6그리고 PH3가스를 사용하여 실리콘막을 증착하는 공정과, 그리고나서 실리콘막을 다결정실리콘막으로 변환하는 공정에 의해 게이트전극을 형성하는 것을 특징으로 한 반도체 장치의 제조방법.
  14. 반도체기판과, 이 반도체 기판의 일주면에 절연층을 통하여 형성된 게이트전극을 포함하는 반도체 장치의 제조방법으로서, 상기 게이트전극의 형성공정에는, 상기 절연층 표면상에 제1의 실리콘층을 형성하는 공정과, 상기 제1의 실리콘층보다 불순물 농도가 높은 제2의 실리콘층을 상기 제1의 실리콘층 상에 형성하는 공정이 구비되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제14항에 있어서, 상기 반도체 장치는 트랜지스터인 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 반도체 기판과 이 반도체 기판 표면 상에 절연층을 통하여 형성된 게이트전극을 포함하는 반도체장치의 제조방법으로서, 상기 게이트전극의 형성공정에는 상기 절연층 표면 상에 제1의 실리콘층을 기상성장하는 공정과, 상기 제1의 실리콘층보다 불순물 농도가 높은 제2의 실리콘층을 상기 제1의 실리콘층 상에 기상성장하는 공정이 구비되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제16에 있어서, 상기 제2의 실리콘층의 두께가 상기 제1의 실리콘층의 두께보다도 두꺼운 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 반도체 기판과, 이 반도체 기판 표면상에 절연층을 통하여 형성된 게이트전극을 포함하는 반도체 장치의 제조방법으로서, 상기 게이트전극은 실리콘 및 인을 포함하는 가스를 기상성장시키는 공정에 의해 형성되어 있고, 상기 기상성장은 상기 인의 농도를 변화시키면서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제18항에 있어서, 상기 게이트전극의 상기 반도체 기판에 가까운 쪽의 인농도가, 상기 게이트전극의 상기 반도체 기판으로부터 먼 쪽의 인농도 보다도 낮게 되도록 한 것을 특징으로 한 반도체 장치의 제조방법.
  20. 제18항에 있어서, 인을 농도가, 상기 게이트전극의 상기 반도체 기판으로부터 먼 쪽의 인 농도보다도 낮게 되도록 한 것을 특징으로 한 반도체 장치의 제조방법.
  21. 제1 도전형의 반도체 기판과 상기 기판과 반대 도전형으로서 각각 상기 기판과의 사이에서 PN접합을 형성하는 제1 및 제2의 영역과, 상기 제1 및 제2의 영역을 걸치도록 상기 기판 표면상에 절연층을 통하여 형성된 게이트전극을 포함하는 전계효과 트랜지스터의 제조방법으로서, 상기 절연층 표면 상에 제1의 실리콘층을 형성하는 공정과, 상기 제1의 실리콘층보다 불순물 농도가 높은 제2의 실리콘층을 상기 제1의 실리콘층 상에 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  22. 제1 도전형의 반도체 기판과 상기 기판과 반대 도전형으로서 각각 상기 기판과의 사이에서 PN접합을 형성하는 제1 및 제2의 영역과, 상기 제1 및 제2의 영역을 걸치도록 상기 기판 표면상에 절연층을 통하여 형성된 게이트전극을 포함하는 전계효과 트랜지스터의 제조방법으로서, 상기 절연층 표면 상에 제1의 실리콘층을 기상성장하는 공정과, 상기 제1의 실리콘층보다 불순물 농도가 높은 제2의 실리콘층을 상기 제1의 실리콘층 상에 기상성장하는 공정을 구비하여 이루어지는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
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