KR960015568B1 - 비정질 실리콘 및 다결정 실리콘을 이용한 새로운 전극구조의 형성방법 - Google Patents
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Abstract
내용없음
Description
[발명의 명칭]
비정질 실리콘 및 다결정 실리콘을 이용한 새로운 전극구조의 형성방법
[도면의 간단한 설명]
제1도는 종래 MOSFET장치에서 n+-게이트 전극구조를 도시하며,
제2a도는 종래 MOSFET장치의 게이트 전극 부분에 해당하며, 본 발명에 따른 제1실시예인 기판/다결정 실리콘/비정질 실리콘의 게이트 전극 구조를 도시하며,
제2b도는 종래 MOSFET장치의 게이트 전극 부분에 해당하며, 본 발명에 따른 제2실시예인 기판/비정질 실리콘/다결정 실리콘의 게이트 전극을 도시하며,
제2c도는 종래 MOSFET장치의 게이트 전극 부분에 해당하며, 본 발명에 따른 제3실시예인 기판/비정질 실리콘/다결정 실리콘의 게이트 전극 구조를 도시하며,
제2d도는 종래 MOSFET장치의 게이트 전극 부분에 해당하며, 본 발명에 따른 제4실시예인 기판/비정질 실리콘/다결정 실리콘의 게이트 전극 구조를 도시하며,
제3도는 다양한 구성을 갖춘 게이트 전극에 있어서, 이온주입후 열처리에 따른 전극의 면저항율값의 변화를 도시하고 있다.
[발명의 상세한 설명]
(기술분야)
본 발명은 비정질 실리콘 및 다결정 실리콘을 이용한 새로운 전극구조의 형성방법에 관한 것으로, 특히 반도체소자 제조공정에서 중요부분인 채널부분의 전극도핑불순물의 후속 열처리에 따른 재분포에 의한 특성열화를 방지하는 것에 관한 것이다.
(배경기술)
일반적으로 BF2, B를 이용한 p+-게이트 전극을 갖춘 p-MOSFET 소자 제조시 p+-게이트 전극에 도핑되어 있는 B가 제조공정상 필요로 하는 열처리공정중에 재분포되어 채널영역으로 침투함으로서 소자의 열화현상이 일어난다. 따라서, 이러한 문제점으로 인해 현재까지는 제1도에 도시되는 바와 같은 P 또는 As를 이용하는 n+-게이트를 이용하여 공핍모드(depletion mode)-p-MOSFET로만 소자를 제조하였다.
그러나 이러한 n+-게이트가 형성된 공핍모드 p-MOSFET는 게이트 전극과 채널영역의 일함수의 차이에 의해 생성되는 표면전위(ψs)가 발생된다.
또한 이 구조는 동작시 소자문턱전압의 조정을 위해 채널영역으로 작용되는 부분이 B등으로 공핍되게 불순물이 주입되어 있다.
따라서, 이 공핍영역이 소자가 고밀도화되면서, 공핍을 위하여 주입된 B이온의 저온에서의 전기적 활성화의 저하, 턴-오프특성의 저하, 드레숄드 롤-오프(threshold roll-off)현상 등이 일어나며, 또한 소오스 및 드레인영역에 의한 공핍 영역의 확장에 따라 공핍영역을 통한 펀치-드로우(punch-through)현상 혹은 쇼트 채널(short channel) 효과 등이 일어날 수 있다. 또한 문턱전압의 조절을 위하여 도핑된 불순물(B)이 고온에서의 빠른 확산으로 인해 불순물 분포가 쉽게 변형되어 문턱전압조절의 어려움 등 많은 문제를 야기하고 있다.
한편 게이트 전극에 P형 불순물이 도프된 p+-게이트 전극 p-MOSFET는 상기 채널형성에 따른 위와 같은 단점이 나타나고 있지 않으며, 소자의 문턱전압(threshold voltage), 서브드레숄드(subthreshold) 특성, 쇼트채널효과 등의 조절 및 특성이 우수하다고 알려져 있다. 이는 차세대 고속도 소자에 필수적인 요건이 되고 있다.
그러나, 이 소자의 제조상의 단점으로는 상기에서 언급한 p+-게이트를 형성하기 위한 BF2, B의 불순물 주입후 열처리시 확산이 빠른 B가 채널영역으로 침투하여 소자의 열화를 초래함으로써 소자제조에 난관이 되어 왔다.
(발명의 목적)
따라서 본원의 목적은 종래 MOSFET에서 기존의 단층의 폴리실리콘의 게이트 전극 대신에 다층의 박막을 이용하는 것 이외에는 공정의 변화를 필요치 않으면서 p+-게이트전극 p-MOSFET에서 B의 확산에 따른 채널영역에로의 침투현상을 최소화할 수 있는 게이트 전극 구조의 제조방법을 제공하는 것이다.
(발명의 구성)
본 발명의 특징은 종래의 게이트 산화막 및 전극 구성방법을 따르면서 게이트 전극 부분의 공정을 달리하는 것이다. 즉, 지금까지는 다결정질 실리콘에 P, As등 또는 B, BF2를 이용한 단일전극을 사용하고 있었다.
그러나, 본 공정은 게이트 산화막 생성후, 게이트 전극을 증착하는 공정을 단일 공정으로 하지 않고 비정질 실리콘 및 다결정 실리콘을 연속적으로 증착하므로서 비정질 실리콘 및 다결정 실리콘의 증착순서를 변화시킨 다양한 박막구조의 게이트 전극 구조가 제공된다.
(실시예)
이하, 예시도면을 참조해서 본 발명의 각 실시예를 설명한다.
먼저 제2a도는 본 발명의 제1실시예를 도시하는 것으로 그 제조공정을 살펴보면 다음과 같다.
먼저 소자의 활성영역과 소자의 분리를 위한 필드절연영역을 LOCOS공정을 통하여 형성하게 된다.
이후 소자의 문턱전압을 조절하기 위한 소자의 채널영역에 이온주입이 행하여지며, 이후 70∼100Å의 게이트산화막을 생성하게 된다(제1도 참조).
상기 게이트 산화막 형성후, 다결정 실리콘/비정질 실리콘 게이트 전극 구조를 형성하기 위해 증착압력을 200∼400mTorr로 유지시키며 약 625℃에서 SiH4가스를 이용한 저압 열화학기상증착법(LPCAD)으로 약 2000Å 정도의 다결정 실리콘(poly-silicon)을 증착하게 된다.
그후 계속해서 노의 온도를 낮추기 위해 10∼30분의 시간이 소요되며, 이때 Si의 증착이 없도록 고순도 질소가스(N2)를 불어넣어주어 세정을 행하고 나서 약 580℃에서 SiH4가스를 이용하여 동일한 방식으로 약 2000Å 정도의 비정질 실리콘을 형성한다. 이때 증착온도는 대략 550℃ 내지 650℃ 온도범위에서도 동일한 효과를 얻을 수 있다. 또한 본 실시예에서는 비정질 실리콘, 다결정 실리콘 모두 각각 약 2000Å영역으로 결정하는데 이는 게이트 전극의 두께가 대략 4000Å이기 때문이다. 물론 이 구조의 각 박막의 두께는 사용하고자 하는 두께의 영역에서 가감될 수 있다. 한편 차세대 고집적(64, 256M DRAM)의 경우는 약 2000Å 내외이므로, 각 층의 두께는 1000Å으로 분리하여 사용할 수도 있다.
본 구조의 작용효과는 다음과 같이 설명될 수 있다. 즉, SiO2/(p-Si/a-Si) 구조로 형성된 게이트 전극구조에서 상층으로 존재하는 비정질 실리콘층에 의하여, 이온주입되는 B 혹은 BF2이온의 다결정 실리콘의 경우 주상 구조로 형성되는 전극매질의 결정화에 따른 결정면 및 결정성에 의존하는 B, BF2이온의 이온주입 채널링(channeling)을 방지할 수 있다. 이 채널링은 실리콘의 특정 결정면 방향으로 생성될 수 있는 원자배열상의 빈 공간, 즉 채널의 영향으로 결정성이 있는 매질에 이온주입을 할 경우 발생할 수 있는 문제이다.
이는 특히 결정방향의 (100)일 경우가 (111)일 경우보다 심하게 나타나게 된다. 이 현상은 매질의 결정성을 완화, 비정질화하여 줌으로써, 채널이 형성되는 빈 공간을 다른 원자들이 가려, 즉 마스크 효과를 획득, 채널링 현상이 없어짐으로서 해결가능하다. 또한 열처리에 따른 영향으로 비정질화된 전극구조에 의해 결정된 이온분포의 잇점과 더불어 비정질의 열처리하에서의 빠른 결정화 속도 및 이에 따른 큰 입자의 생성을 들 수 있다. 대부분 전극부에서의 이온의 확산은 입계면을 따라 일어나게 되는데, 이는 입계가 빠른 확산경로를 제공하게 되기 때문이다. 따라서, 비정질에서 다결정질로 변태하면서 생성된 큰 입자의 상대적인 입계는 약 5∼20분의 1정도로 적게 된다. 따라서, 분포된 B이온의 손실을 줄일 수 있으며, 전극의 저항을 줄일 수 있다.
계속해서 상기 제1실시예와 동일한 작용효과를 얻을 수 있는 다양한 다층 게이트 구조에 관해 설명한다.
제2b도는 게이트 전극 구조가 비정질 실리콘/다결정 실리콘의 구조를 갖는 본 발명의 제2실시예를 도시하고 있는데, 제1실시예에서의 게이트산화막 및 게이트 전극의 형성조건과 동일하며, 따라서 게이트 산화막 형성후 먼저 증착온도 약 580℃에서 약 2000Å의 비정질 실리콘막을 형성하게 된다.
그후 노의 온도를 증착온도를 625℃까지 상승시킨 후 약 2000Å의 다결정 실리콘막을 형성하게 된다. 이때 마찬가지로 이 공정의 단속시간 동안을 고순도 질소를 이용한 세정을 행하게 된다.
본 구조 즉, SiO2(a-Si/p-Si) 구조의 작용 설명은 다음과 같다.
이 방법은 실리콘 전극에 P를 도핑한 n+-전극형태에 적당한 전극구조이다. 이는 POCl3등에 의한 불순물 확산주입시 상층부의 다결정 실리콘의 계면에서 존재하고 있는 P의 열처리에 따른 입계를 통한 빠른 확산에 대하여, 하층에 있는 비정질 실리콘층에 의하여 열처리에 따른 빠른 입자성장 속도로 큰 입자를 형성, 기존의 다결정 실리콘층보다 확선경로인 입계를 적게 제공함으로써 확산을 방지하게 되며, P가 특히 실리콘내에서의 용해도가 크고, 또한 입계에 격리(segregation)가 많이 일어남에 따른 현상을 이용하는 것이다.
또한 게이트 산화막과 p-Si막과의 열처리에 따른 열팽창계수의 상이에 따른 게이트 산화막에 영향을 줄 수 있는 스트레스 등을 줄여줄 수 있다.
이 구조는 B의 경우에는 어떤 효과를 발생하는가의 문제는 확산속도론(diffusion kinetics)적인 문제로 해결하여야 할 것이므로, 최적화 공정을 요구하게 된다.
계속해서 제3실시예인 다결정 실리콘/다결정 실리콘 전극구조인 제2c도를 살펴보면 마찬가지로 증착조건은 상기 실시예들과 동일하며, 먼저 약 2000Å 두께의 제1다결정 실리콘의 증착후, 약 10∼20분 정도의 시간동안 증착을 멈추고, 고순도 질소를 불어 넣어주면서 세정을 행하고 나서 다시 약 2000Å 두께의 제2다결정 실리콘박막을 증착하게 된다.
이 경우의 증착시 다결정 실리콘박막을 나누어 증착함으로써, 전극구조내에서 다결정 실리콘 구조상에서 결정계면이 서로 엇갈리게 만들 수 있다. 이는 열처리에 따른 전극의 불순물 분포시 결정구조의 불일치에 따른 재분포를 결정입계를 통한 확산을 억제하여, 소자의 특성열화를 방지한다. 이는 입계를 통한 B, P 등의 빠른 확산속도를 일단의 p-Si/p-Si층간 계면에서의 입계 엇갈림으로 장벽을 생성, 단층의 다결정 실리콘 박막 전극에서 생성될 수 있는 확산문제를 해결할 수 있다.
이 방법의 또다른 장점은 상기 이중구조를 형성하기 위한 시간을 단축할 수 있다는 것이다. 그 이유는 일반적인 경우에는 비정질 실리콘의 증착속도가 다결정 실리콘의 증속에 약 1/4정도이므로 이에 따른 속도를 보완해 줄 수 있기 때문이다.
물론 제2a도 및 2b도에 제시된 방법과의 경쟁성이 있으며 각각의 특성의 최적화는 소자공정에 따라 선택될 수 있다.
마지막으로 제4실시예인 비정질 실리콘/다결정 실리콘/비정질 실리콘 3층 구조의 게이트 전극을 도시하는 제2d도에 대새서 살펴보면, 증착조건은 동일하며 비정질 실리콘의 증착후 다결정 실리콘을 증착하게 되며 이후 다시 비정질 실리콘을 증착하게 된다.
이때 제시되고 있는 전극두께가 4000Å의 경우에는, 각 층의 두께가 a-Si, 500∼1000Å/p-Si, 2000Å/a-Si, 1000Å∼1500Å 정도의 두께를 갖는 것이 바람직하며, 이는 차세대 소자의 제조시 약 2500Å 정도의 두께를 갖는 경우에는 a-Si, 500Å/p-Si, 1000Å/a-Si, 1000Å 정도의 두께영역이 바람직하다.
따라서 SiO2/(a-Si/p-Si/a-Si) 구조로 형성된 본 장치는 상층부의 a-Si에 의한 상기 제1실시예의 구조의 효과를 획득할 수 있으며, 또한 게이트 산화막과 다결정 실리콘막과의 열처리에 따른 열팽창계수의 상이에 따른 게이트 산화막에 영향을 줄 수 있는 스트레스 등을 줄여줄 수 있으며, 또한 n+-게이트 및 p+-게이트 전극이 함께 공존하는 듀알 게이트 전극 CMOS소자 제조시, n+-게이트 및 p+-게이트 전극의 개별생성에 따른 영향을 최소화하면서 각 전극의 도핑효과 및 전극불순물의 확산에 의한 특성열화를 최소화하고자 하는 소자구조로서 제1 및 제2실시예 구조의 복합구조이다.
한편, 전극의 다층구조 박막형태로 증착하는 과정에서의 중간단속기간에 고순도 질소가스를 통한 세정시 아주 얇은 산화막이 생성될 수 있다.
그러나 이는 전기적 특성에는 영향을 주지않는 정도로 생성되며, 이 층의 역할도 B의 재분포에 있어 영향을 줄 수 있다. 즉, B의 경우 산화막과 실리콘중에서 실리콘 산화막에 용해도가 더 크다. 따라서, 이를 이용하여 B의 게이트 산화막쪽으로 확산을 조절하면서 각 층의 B농도를 조절할 수 있는 격막형태로 사용가능하게 된다.
이는 또한 BF2이온의 형태로 이온주입이 되었을 때, F에 의한 B이온의 확산촉진 작용이 생성된다. 또한 F에 의한 계면에서의 계면준위를 F가 치환함으로써 산화막 특성의 개선효과가 알려져 있다.
따라서, 이와 같이 상기 현상들이 복합적으로 영향을 미치게 되어, B원소의 재분포에 따른 소자특성의 중요한 변수인 채널영역의 특성열화를 감소시킨 p+-게이트전극을 채택한 p-MOSFET를 제작할 수 있다.
한편 제3도는 각각의 단층 및 다층구조에서 이온주입후 열처리에 따른 전극의 면저항을 측정함으로써 그 열화특성을 관찰한 것이다.
즉 종래의 단일 다결정(p-Si) 전극층만으로 적층 및 이온주입을 행한 것의 면저항은 그래프상의 중간을 차지하고 있으며, 이는 일반적인 특성경향을 보여주고 있다.
그러나, 비정질 실리콘 단층 적층 및 이온주입은 이보다 약 1/2정도 낮은 면저항을 보여주고 있는데, 이는 비정질 실리콘층의 열처리에 따른 큰 결정생성으로 전기전도에 방해가 되는 입계등이 적게됨과 동시에 B이온의 분포에 의한 영향인 것으로 생각된다. 그러나, 이때의 B이온의 거동의 기구는 규명되고 있지 못하다. (p-Si/a-Si/SiO2) 구조의 경우에도 낮은 면저항값을 갖고 있는데, 이는 이온주입시 다결정 실리콘을 통한 B이온 꼬리현상으로 비정질 실리콘 영역에 원하는 양보다 과도하게 B이온이 주입되어 있다. 이는 비정질 실리콘이 열처리에 따른 거동으로 생성된 큰 입자를 통과한 B의 산화막을 통과한 열화현상이 일어남을 관찰할 수 있다.
따라서 다결정 실리콘 단일층, a-Si 단일츨, 및 (p-Si/a-Si/Si)/SiO2구조는 채널영역의 열화를 관찰할 수 있다.
(a-Si/p-Si)/SiO2의 구조인 경우는 다결정 단일적층 전극의 면저항보다는 약간 높은 값을 형성하고 있으나, 채널영역의 열화방지를 획득할 수 있다. 또한 이들 각 B이온의 열처리시간에 따른 면저항값의 변화는 주입된 이온의 열처리에 따른 활성화 및 확산거동에 의한 것으로, 이때 적층된 두께도 고려되어야 한다.
Claims (7)
- 반도체기판상에 게이트 전극을 형성하는 방법에 있어서, 상기 반도체기판상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막위에 다결정 실리콘막을 형성하는 단계, 상기 다결정 실리콘막위에 비정질 실리콘막을 형성하는 단계, 및 상기 비정질 실리콘막위에 p형 불순물을 도핑한 후 열처리하는 단계로 구성되는 것을 특징으로 하는 p+형 게이트 전극의 형성방법.
- 반도체기판상에 게이트 전극을 형성하는 방법에 있어서, 상기 반도체기판상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막위에 비정질 실리콘막을 형성하는 단계, 상기 비정질 실리콘막위에 다결정 실리콘막을 형성하는 단계, 및 상기 다결정 실리콘막위에 p형 불순물을 도핑한 후 열처리하는 단계로 구성되는 것을 특징으로 하는 p+형 게이트 전극의 형성방법.
- 반도체기판상에 게이트 전극을 형성하는 방법에 있어서, 상기 반도체기판상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막위에 제1다결정 실리콘막을 형성하는 단계, 상기 제1다결정 실리콘막위에 제2다결정 실리콘막을 형성하는 단계, 및 상기 제2다결정 실리콘막위에 p형 불순물을 도핑한 후 열처리하는 단계로 구성되는 것을 특징으로 하는 p+형 게이트 전극의 형성방법.
- 제1항에 있어서, 상기 다결정 실리콘막 및 상기 비정질 실리콘막을 LPCVD방법으로 조작온도 550℃ 내지 650℃의 범위와 압력 200 내지 400m Torr의 영역에서 각각 증착하며 그 두께를 각각 2000Å정도로 형성하는 것을 특징으로 하는 p+형 게이트 전극의 형성방법.
- 반도체기판상에 게이트 전극을 형성하는 방법에 있어서, 상기 반도체기판상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막위에 제1비정질 실리콘막을 형성하는 단계, 상기 제1비정질 실리콘막위에 다결정 실리콘막을 형성하는 단계, 및 상기 다결정 실리콘막위에 제2비정질 실리콘막을 형성하는 단계, 및 상기 제2비정질 실리콘막위에 p형 불순물을 도핑한 후 열처리하는 단계로 구성되는 것을 특징으로 하는 p+형 게이트 전극의 형성방법.
- 제2항에 있어서, 상기 비정질 실리콘막 및 상기 다결정 실리콘막을 LPCVD방법으로 조작온도 550℃ 내지 650℃의 범위와 압력 200 내지 400m Torr의 영역에서 각각 증착하며 그 두께를 각각 2000Å정도로 형성하는 것을 특징으로 하는 p+형 게이트 전극의 형성방법.
- 제3항에 있어서, 상기 제1다결정 실리콘막 및 상기 제2다결정 실리콘막을 LPCVD방법으로 조작온도 550℃ 내지 650℃의 범위와 압력 200 내지 400m Torr의 영역에서 각각 증착하며 그 두께를 각각 2000Å정도로 형성하는 것을 특징으로 하는 p+형 게이트 전극의 형성방법.
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|---|---|---|---|
| KR1019930011255A KR960015568B1 (ko) | 1993-06-19 | 1993-06-19 | 비정질 실리콘 및 다결정 실리콘을 이용한 새로운 전극구조의 형성방법 |
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