KR100259784B1 - 승압 회로 - Google Patents

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가네꼬 히사시
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Abstract

출력 전압이 충분히 승압되며 진동이 거의 없이 원하는 전압 레벨을 유지하도록 원할이 용이하게 제어되는 승압 회로를 제공하기 위해서, 본 발명의 승압 회로는 각각이 전원(Vcc)와 전원보다 더 큰 전압을 제공하는 출력 단자(VPUMP) 사이에 병렬 접속되며 한 쌍의 상보 펌프 클럭에 의해 구동되는 복수의 펌프 회로(1-1 내지 1-n)와; 출력 단자의 전위에 따라 상기 복수의 펌프 회로중 동작 개수를 결정하는 펌프 동작 신호를 발생하기 위한 수단; 및 상기 펌프 동작 신호로 제어되는 복수의 펌프 회로중 동작 개수 각각에 한 쌍의 상보 펌프 클럭을 제공하기 위한 스위칭 수단(6-1 내지 6-n)를 포함한다.

Description

승압 회로
본 발명은 승압 회로에 관한 것으로, 특히 출력 전압이 정적으로 제어될 수 있는 승압 회로에 관한 것이다.
이제 까지 알려진 승압 회로로는, 출력 전압이 기준 전압에 대해 최대치 이상으로 제어되지 않는 형태가 있다. 이런 형태의 승압 회로의 일 예로서는, 일본 특허 출원 공개 공보 No. 132088/'92에 개시된 종래 기술이 있는데, 이것은 비휘발성 반도체 메모리를 소거 또는 기록하는 데에 사용되는 출력의 최대 전압을 제한하기 위해 제공된 클램핑 트랜지스터의 차단을 제거하기 위한 것이다.
도 8은 복수의 펌프 유닛(11-1 내지 11-n)을 갖는 종래 기술의 회로 형태를 설명하는 블럭도이다. 이들 각각, 예를 들어 펌프 유닛(11-1)은 각각 다이오드 접속된 제1 및 제2 nMOS 트랜지스터(MN1 및 MN2)와, 제1 및 제2 펌프 커패시터(C1 및 C2)를 포함한다.
펌프 클럭 발생기(360)은 한 쌍의 상보적인 펌프 클럭(Tc 및 Bc)을 발생하고, 이들중 하나 예를 들어, 펌프 클럭 Tc는 제1 펌프 커패시터(C1)를 통해 제1 nMOS 트랜지스터(MN1)의 게이트/드레인 접속부에 공급되는 한편, 다른 하나인 펌프 클럭 Bc는 복수의 펌프 유닛(11-1 내지 11-n) 각각의 제2 펌프 커패시터(C2)를 통해 제2 nMOS 트랜지스터(MN2)의 게이트/드레인 접속부에 공급된다.
제1 nMOS 트랜지스터(MN1)의 드레인에는 입력 nMOS 트랜지스터(NTr11)의 다이오드 접속부를 통해 정의 전원(Vcc)이 공급된다. 다음의 펌프 유닛(11-2 내지 11-n) 각각의 제1 nMOS 트랜지스터의 드레인은 이들의 이전 펌프 유닛(11-1 내지 11-(n-1)) 각각의 제2 nMOS 트랜지스터(MN2)의 소스와 출력 단자(VPUMP)에 접속된 마지막 펌프 유닛(11-n)의 소스로부터 공급된다.
정의 전원(Vcc)로부터 공급되는 게이트 및 드레인과 다이오드 접속된 풀-업 nMOS 트랜지스터(NTr12)의 소스에 접속된 출력 단자(VPUMP)는 또한 전압 분할기(320)의 입력에 접속된다. 전압 분할기(320)로부터 출력된 출력 레벨 신호(VPUMPC)는 제어 신호를 성취하기 위한 차동 증폭기(330)에 의해 기준 전압 발생기(340)로부터 공급된 기준 전압(VREF)와 비교되고, 이것으로 펌프 클럭 발생기(360)가 온/오프 제어된다.
출력 단자(VPUMP)의 전위에 비례하는 출력 레벨 신호(VPUMPC)가 기준전압(VREF) 보다 낮을 때, 차동 증폭기(330)는 한 쌍의 상보 펌프 클럭(Tc)와 (Bc)를 발생시키기 위한 제어 신호로 펌프 클럭 발생기(360)를 동작시키고, 이것은 복수의 펌프 유닛(11-1 내지 11-n) 모두의 펌프 커패시터(C1 및 C2)를 HIGH 및 LOW 레벨로 교대로 및 상보적으로 구동시킨다.
제1 펌프 유닛(11-1)의 제1 펌프 커패시터(C1)가 상보 펌프 클럭(Tc)의 LOW 레벨에 의해 풀 다운될 때, 이것은 입력 nMOS 트랜지스터(NTr11)을 통해 전압 레벨(Vcc-Vth)(여기에서, Vth는 nMOS 트랜지스터의 임계 전압)을 향하여 정의 전원(Vcc)으로 충전되는데, 이는 제1 nMOS 트랜지스터(MN1)가 다른 상보 펌프 클럭(Bc)의 HIGH 레벨에 의해 소스가 푸시 업되어 OFF가 되기 때문이다. 상보 펌프 클럭(Tc)가 HIGH 레벨로 전환될 때, 제1 펌프 커패시터(C1)는 푸시 업되고 그 전하는 온되는 제2 nMOS 트랜지스터(MN2)를 통해 제2 펌프 커패시터(C2)로 흐르고, 입력 nMOS 트랜지스터(NTr11)가 다음에 오프가 된다.
동일하게, nMOS 트랜지스터(MN1)의 드레인으로부터 복수의 펌프 유닛(11-1 내지 11-n) 각각의 제2 nMOS 트랜지스터(MN2)의 소스로 전하가 펌프 업된다. 따라서, 이들 펌프 사이클을 반복하여, 출력 단자(VPUMP)의 전위가 전위(Vcc~Vth+△V)로 승압되고, 여기에서 △V는 승압 회로의 일정 범위의 출력 로드에 대해서, 펌프 유닛(11-1 내지 11-n)의 개수 n와 상보 펌프 클럭(Tc 및 Bc)의 피크-투-피크 전압에 비례하며, 또한 한 쌍의 상보 펌프 클럭(Tc 및 Bc)의 펄스 폭에 따라 달라지는 전위이다.
출력 단자(VPUMP)의 전위는 전압 분할기(320)에 의해 출력 레벨 신호(VPUMPC)로 분할되고, 이것은 차동 증폭기(330)에 의해 기준 전압 발생기(340)로 부터 발생된 기준 전압(VREF)와 비교된다. 따라서, 출력 단자(VPUMP)의 전위는 출력 레벨 신호(VPUMPC)가 기준 전압(VREF)보다 더 커질 때 펌프 클럭 발생기(360)가 디세이블될 때 까지 VREF≥VPUMPC 동안 승압된다.
따라서, 기준 전압(VREF)에 비례하는 출력 전압이 도 8의 종래 기술에서는, 출력 단자(VPUMP)로부터 성취된다.
또한 출력 전위가 상보 펌프 클럭의 펄스폭을 변화시켜 제어되는 다른 형태의 승압 회로를 제안하고 있다.
그러나, 도 8의 종래 기술에서는, 일반적인 가변의 로드에 비교하여 충분한 승압 능력을 가져야 하는 승압 회로가 종래 기술에서는 온/오프 제어될 수 없기 때문에, 출력 단자(VPUMP)의 전위를 약간의 오버슈팅 또는 언더슈팅 없이 기준 전압(VREF)에 비례하는 원하는 전압으로 정확하게 유지하기 어려운 문제가 있다.
한편, 다른 형태의 승압 회로에서는, 복잡한 회로 형태가 승압 회로의 출력레벨에 따라 피드백-제어 펄스폭에 대해 연속적으로 필요하게 되어, 전력 소모를 야기한다고 하는 다른 문제가 있다.
따라서, 본 발명의 주요 목적은 출력 전압이 충분한 능력으로 승압되며, 원하는 전압 레벨을 진동이 거의 없이 유지하도록 용이하게 제어되는 간단한 회로 구성의 승압 회로를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명의 승압 회로는:
전원과 상기 전원보다 더 높은 전압을 공급하기 위한 출력 단자 사이에 각각 병렬 접속되며, 한 쌍의 상보 펌프 클럭에 의해 구동되는 복수의 펌프 회로들; 복수의 펌프 회로들 각각에 각각 대응하는 기준 전압을 발생하기 위한 기준 전압 발생기; 출력 단자의 전위에 비례하는 출력 레벨 신호를 발생하기 위한 전압 분할기; 기준 전압 각각에 대응하며 출력 레벨 신호와 대응하는 각 기준 전압 사이의 전위차에 따른 로직을 각각 가지는 각 펌프 동작 신호를 발생하는 차동 증폭기들; 한 쌍의 상보 펌프 클럭에 각각 대응하며 이 클럭을 대응하는 각 펌프 동작신호의 로직에 따라 복수의 펌프 회로 각각에 각각 공급하는 스위칭 회로들을 포함한다.
따라서, 본 발명에 따른 승압 회로에서는, 기준 전압의 각 값을 적당히 마련함으로써 출력 단자가 충분한 능력으로 승압되며 오버슈팅이나 언더슈팅이 거의 없이 원하는 전위를 유지하도록 제어될 수 있다.
제1도는 본 발명의 실시예에 따른 승압 회로를 나타내는 블럭도.
제2도는 복수의 펌프 회로(1-1 내지 1-n)에 적용되는 펌프 회로 예를 설명하는 회로도.
제3도는 제1도의 전압 분할기(2)의 예를 설명하는 회로도.
제4도는 제1도의 차동 증폭기(3-1 내지 3-n)에 적용되는 차동 증폭기 예를 설명하는 회로도.
제5도는 제1도의 펌프 클럭 발생기(5) 예를 설명하는 회로도.
제6도는 제1도의 실시예에서의 파형 예를 설명하는 타임 챠트.
제7도는 본 발명의 다른 실시예를 설명하는 블럭도.
제8도는 종래 기술의 승압 회로를 설명하는 블럭도.
〈도면의 주요부분에 대한 부호의 설명〉
1-1 내지 1-n : 펌프 회로 2 : 전압 분할기
3-1 내지 3-n : 차동 증폭기 4 : 기준 전압 발생기
5 : 펌프 클럭 발생기 6-1 내지 6-n : 스위칭 회로
7 : 클럭 제어 회로
본 발명의 상기 및 다른 목적, 특성 및 장점들은 다음의 상세한 설명, 청구범위, 및 동일 참조 부호가 동일하거나 대응하는 부분을 나타내고 있는 첨부 도면을 참조하면 명백하게 될 것이다.
이제, 본 발명의 실시예가 도면과 관련하여 설명된다.
도 1은 다음으로 이루어지는, 본 발명의 실시예에 따른 승압 회로를 설명하는 블럭도이다;
각각의 출력이 출력 단자(VPUMP)에 병렬로 접속되어 있는 복수의 펌프 회로(1-1 내지 1-n), 각 복수의 펌프 회로(1-1 내지 1-n)에 각각 대응하는 스위칭 회로(6-1 내지 6-n), 클럭 동작 신호(CAct)로 동작될 때 대응하는 각 스위칭 회로(6-1 내지 6-n)을 통해 복수의 펌프 회로(1-1 내지 1-n) 각각에 대응하여 공급되는 상보 펌프 클럭(Tc-1 및 Bc-1) 내지 (Tc-n 및 Bc-n) 쌍을 발생하기 위한 펌프 클럭 발생기(5), 출력 단자(VPUMP)의 전위에 비례하는 출력 레벨 신호(VPUMPC)를 발생하기 위한 전압 분할기(2), 각각이 복수의 펌프 회로(1-1 내지 1-n) 각각에 대응하며 서로 다른 전위를 갖는 기준 전압(VREF-1 내지 VREF-n)를 발생하기 위한 기준 전압 발생기(4), 복수의 펌프 회로(1-1 내지 1-n) 각각에 대응하며 출력 레벨 신호(VPUMPC)와 대응하는 각 기준 전압(VREF-1 내지 VREF-n) 사이의 전위차에 따라 대응하는 각 스위칭 회로(6-1 내지 6-n)을 제어하기 위한 각 펌프 동작 신호(PAct-1 내지 PAct-n)를 출력하는 차동 증폭기(3-1 내지 3-n)를 포함한다.
복수의 펌프 회로(1-1 내지 1-n), 전압 분할기(2), 차동 증폭기(3-1 내지 3-n) 및 펌프 클럭 발생기(5) 각각에 대해 어떤 적당한 각각의 회로가 적용될 수 있으며, 기준 전압 발생기(4) 또는 스위칭 회로(6-1 내지 6-n)에도 마찬가지이다.
본 실시예에서는, 도 8의 종래 기술에 적용된 것과 유사한, 도 2에서 나타낸 바와 같은 구성을 갖는 펌프 회로가 복수의 펌프 회로(1-1 내지 1-n) 각각에 대해 적용된다.
도 2를 참조하면, 펌프 회로는; 스위칭 회로(6-1 내지 6-n)중 대응하는 것(6-i)을 통해 공급된 상보 펌프 클럭(Tc-1 및 Bc-1) 내지 (Tc-n 및 Bc-n) 쌍중 하나(Tc-i 및 Bc-i)로 구동된 복수의 펌프 유닛(11-1 내지 11-m)의 캐스케이드 접속부와; 캐드케이스 접속부의 제1 펌프 유닛(3-1)에 정의 전원(Vcc)를 공급하기 위한 입력 nMOS 트랜지스터(NTr11)의 다이오드 접속부와; 출력 단자(VPUMP)의 전위를 정의 전윈(Vcc) 마이너스 임계 전압(Vth)보다 더 크게 유지하기 위한 풀-업 nMOS 트랜지스터(NTr12)의 다이오드 접속부를 포함한다.
복수의 펌프 유닛(11-1 내지 11-m) 각각은 도 8의 펌프 유닛(11-1)과 동일한 회로 구성을 가지고 있으므로 중복 기재는 생략한다.
도 3은 출력 단자(VPUMP)와 접지 사이에 접속된 저항 소자(R1 및 R2)의 직렬 접속부를 갖는 전압 분할기(2) 예를 설명하는 회로도이고, 출력 레벨 신호(VPUMPC)는 저항 소자(R1 및 R2)의 접속점으로부터 성취되는 전위 VPUMPC=VPUMP·R2/(R1+R2)를 갖는다.
도 4는 차동 증폭기(3-1 내지 3-n)에 대해 적용된 차동 증폭기의 예를 설명하는 회로도로서: 소스가 접지되고 게이트가 클럭 동작 신호(CAct)에 의해 제어되며, 불필요할 때 차동 회로를 디세이블시키는 스위칭 nMOS 트랜지스터(NTr3)와, 스위칭 nMOS 트랜지스터(NTr3)의 드레인, 출력 레벨 신호 VPUMPC가 공급된 nMOS 트랜지스터(NTr1)의 게이트 및 기준 전압(VREF-1 내지 VREF-n)중 nMOS 트랜지스터(NTr2)가 공급된 것(VREF-j)의 게이트에 소스가 접속된 nMOS 트랜지스터(NTr1 및 NTr2)의 차동 쌍, 및 입력 pMOS 트랜지스터(PTr1)과 출력 pMOS 트랜지스터(PTr2)를 가지며, 이들의 소스는 정의 전원(Vcc)에 접속되며, 이들의 게이트는 서로 접속되며 입력 pMOS 트랜지스터(PTr1)의 드레인와 함께 nMOS 트랜지스터(NTr1)의 드레인에 접속되며, 출력 pMOS 트랜지스터(PTr2)의 드레인으 nMOS 트랜지스터(NTr2)의 드레인에 접속되는 전류 미러를 포함한다.
스위칭 회로(6-1 내지 6-n)중 하나(6-j)를 제어하기 위한 펌프 동작 신호(PAct-j)는 nMOS 트랜지스터의 드레인으로부터 취득되고, 이것은 VPUMPC≤VREF-j일 때 HIGH이고 아닐 때에는 LOW이다.
도 5는 펌프 클럭 발생기(5)의 예를 설명하는 회로도로서: 클럭 동작 신호(CAct)와 그 반전 신호에 의해 구동된 클럭 반전기(CInv-1 내지 CInv-n)의 링 접속부를 갖는 링 오실레이터, 클럭 동작 신호(CAct)의 반전 신호를 성취하기 위한 동작 신호 인버터(AInv), 및 대응하는 각 클럭 반전기(CInv-1 내지 CInv-n)의 출력으로부터 취득된 대응하는 각 상보 펌프 클럭(Tc-1 내지 Tc-n)을 반전시킴으로써 상보 펌프 클럭(Bc-1 내지 Bc-n) 각각을 발생하는 클럭 반전기(Inv-1 내지 Inv-n)을 포함한다.
이제, 도 1의 실시예의 동작이 본 실시예의 파형 예를 설명하는 도 6의 타임챠트에 따라 설명된다.
클럭 동작 신호(CAct)가 타이밍 T0까지 LOW 레벨에서 디세이블될 때, 출력 단자(VPUMP)의 전위는 복수의 펌프 회로(1-1 내지 1-n) 각각의 풀-업 nMOS 트랜지스터(NTr12)에 의해 풀 업된 Vcc-Vth로 유지된다.
클럭 동작 신호(CAct)가 타이밍 T0에서 HIGH가 될 때, 펌프 클럭 발생기(5)는 상보 펌프 클럭(Tc-1 및 Bc-1) 내지 (Tc-n 및 Bc-n) 쌍을 발진 및 발생하기 시작한다.
시작부 즉, 출력 레벨 신호(VPUMPC)가 기준 전압(VREF-1 내지 VREF-n)중 어느 것보다 낮은 타이밍 T0에서 타이밍 T1 까지의 간격에서는, 모든 스위칭 회로(6-1 내지 6-n)가 차동 증폭기(3-1 내지 3-n)로부터 출력된 펌프 동작 신호(PAct-1 내지 PAct-n)에 의해 ON이 되도록 제어되기 때문에, 출력 단자(VPUMP)는 도 8과 관련하여 이미 설명한 바와 같은 동일한 방법으로 복수의 펌프 회로(1-1 내지 1-n) 모두에 의해 승압된다.
복수의 펌프 회로(1-1 내지 1-n)의 전체 능력으로 승압되는 출력 단자(VPUMP)의 전위에 비례하는 출력 레벨 신호(VPUMPC)가 최저 기준 전압, 예를 들어 타이밍 T1에서의 VREF-1보다 더 높아질 때, 대응하는 차동 증폭기(3-1)가 전환되어 펌프 동작 신호(PAct-1)가 LOW가 되고, 이어서 스위칭 회로(6-1)가 오프가되어, 상보 펌프 클럭(Tc-1 및 Bc-1) 쌍의 공급을 중단함으로써 펌프 회로(1-1)를 디세이블시킨다.
출력 단자(VPUMP)의 전위는, 출력 레벨 신호(VPUMPC)가 최고 기준 전압, 예를 들어 타이밍 Tn에서의 VREF-n과 동일한 전위를 취득할 때 까지 펌프 회로가 유사한 방법으로 점차 감소되게 동작 유지되어 계속 승압된다.
출력 레벨 신호(VPUMPC)가 출력 단자(VPUMP)의 방전에 따라 최고 기준전압(VREF-n)보다 더 낮아질 때, 대응하는 펌프 회로(1-n)는 그 출력 레벨을 유지하기 위해 출력 단자(VPUMP)를 다시 승압하기 시작한다.
따라서, 기준 전압(VREF-1 내지 VREF-n)의 각 값을 적당히 마련함으로써, 출력 단자(VPUMP)는 충분한 능력으로 승압될 수 있으며 오버슈팅이나 언더슈팅이 거의 없이 원하는 전위를 유지하도록 제어될 수 있다.
도 7은 본 발명의 다른 실시예를 설명하는 블럭도로서, 이는 클럭 제어 회로(7)을 제외하고 도 1의 실시예와 동일한 구성을 가지고 있어, 중복되는 설명은 생략한다.
클럭 제어 회로(7)는 클럭 동작 신호(CAct)를 최고 기준 전압, 예를 들어 VREF-n에 대응하는 펌프 동작 신호(PAct-n)의 로직에 따라 펌프 클럭 발생기(5)에 공급되도록 제어한다.
펌프 동작 신호(PAct-n)가 로직 LOW에 있을 때, 즉 출력 단자(VPUMP)가 충분히 승압되고 모든 펌프 회로(1-1 내지 1-n)가 디세이블될 때, 클럭 제어 회로(7)는 펌프 클럭 발생기(5)에의 클럭 동작 신호(CAct)의 공급을 중단한다.
따라서, 펌프 클럭 발생기(5)에서의 불필요한 전류 소모가 도 7의 실시예에서는 억제된다.
이상 설명한 바와 같이 본 발명의 승압 회로에서는, 출력 전위가 간단하며 경제적인 회로 구성으로 동작되는 펌프 회로수를 제어함으로써 복수의 펌프 회로에 의해 충분한 능력으로 승압되며, 원하는 전압 레벨을 진동이 거의 없이 유지하도록 용이하게 제어된다.

Claims (5)

  1. 승압 회로에 있어서, 각 출력이 출력 단자(VPUMP)에 접속된 복수의 펌프 회로들(1-1 내지 1-n); 및 상기 출력 단자(VPUMP)의 전위에 따라 상기 복수의 펌프 회로들(1-1 내지 1-n)중에서 동작되는 개수를 증가 또는 감소하기 위한 수단을 포함하는 승압 회로.
  2. 각각 전원(Vcc)과 상기 전원(Vcc)보다 더 높은 전압을 제공하는 출력 단자(VPUMP) 사이에 병렬 접속되며 한 쌍의 상보 펌프 클럭에 의해 구동되는 복수의 펌프 회로들(1-1 내지 1-n); 상기 출력 단자(VPUMP)의 전위에 따라 상기 복수의 펌프 회로들(1-1 내지 1-n)중에서 동작되는 개수를 결정하는 펌프 동작 신호를 발생하기 위한 수단 ; 및 상기 펌프 동작 신호로 제어되는 상기 복수의 펌프 회로들(1-1 내지 1-n)중 상기 동작되는 개수 각각에 상기 한 쌍의 상보 펌프 클럭을 공급하기 위한 스위칭 수단들(6-1 내지 6-n)을 포함하는 승압 회로.
  3. 제2항에 있어서, 상기 펌프 동작 신호를 발생하는 상기 수단은: 상기 각 복수의 펌프 회로들(1-1 내지 1-n)에 각각 대응하는, 기준 전압을 발생하기 위한 기준 전압 발생기(4); 상기 출력 단자(VPUMP)의 전위에 비례하는 출력 레벨 신호를 발생하기 위한 전압 분할기(2); 및 상기 각 기준 전압에 각각 대응하며, 상기 출력 레벨 신호와 대응하는 각 상기 기준 전압 사이의 전위차에 따른 로직을 각각 가지는 상기 펌프 동작 신호를 각각 발생하는 차동 증폭기들(3-1 내지 3-n)를 포함하는 승압 회로.
  4. 제2항에 있어서, 상기 스위칭 수단은, 상기 쌍의 상보 펌프 클럭에 대응하며 이 클럭을 대응하는 각 상기 펌프 동작 신호에 따라 상기 각 복수의 펌프 회로들(1-1 내지 1-n)에 각각 공급하는 스위칭 회로들(6-1 내지 6-n)을 포함하는 승압 회로.
  5. 제2항에 있어서, 상기 스위칭 수단들(6-1 내지 6-n)이 상기 한 쌍의 상보 펌프 클럭을 상기 복수의 펌프 회로들(1-1 내지 1-n)중 어디에도 공급하지 않도록 제어될 때 상기 한 쌍의 상보 펌프 클럭 각각을 발생하는 펌프 클럭 발생기(5)를 디세이블하기 위한 수단을 더 포함하는 승압 회로.
KR1019970018954A 1996-05-17 1997-05-16 승압 회로 KR100259784B1 (ko)

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