KR100249456B1 - 반도체기판의 제조방법 - Google Patents

반도체기판의 제조방법 Download PDF

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KR100249456B1
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porous
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etching
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켄지 야마가타
타카오 요네하라
노부히코 사토
키요후미 사카구치
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미다라이 후지오
캐논 가부시끼가이샤
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Abstract

실리콘기판을 다공질화하여 다공질실리콘층을 형성하고 해당 다공질실리콘층상에 비다공질결정실리콘층을 에피택셜성장한 실리콘으로 구성된 제1기판을 설치하는 공정과, 제1 및 제2기판중 적어도 한쪽의 적층면이 실리콘산화층을 지니고, 이들 적층 기판사이에 상기 비다공질결정실리콘층이 삽입되도록 상기 제1기판을 제2기판상에 적층하는 공정과, 상기 다공질실리콘층을 에칭에 의해 제거하는 공정으로 이루어진 반도체기판의 제조방법에 있어서 상기 다공질실리콘층은 상기 비다공질결정실리콘층 및 상기 실리콘산화층을 각가 10Å/min이하의 에칭속도에서 에칭하는 에천트에 의해 에칭함으로써 제거되는 것을 특징으로 하는 반도체기판의 제조방법을 제공한다.

Description

반도체기판의 제조방법
제1a~e도는 본 발명의 공정의 일례의 개략도.
제2a~g도는 본 발명의 공정의 다른 예의 개략도.
제3a~g도는 본 발명의 공정의 또 다른 예의 개략도.
제4a~e도는 본 발명의 공정의 또 다른 예의 개략도.
제5a~h도는 본 발명의 공정의 또 다른 예의 개략도.
제6a~f도는 본 발명의 공정의 또 다른 예의 개략도.
제7a~e도는 본 발명의 공정의 또 다른 예의 개략도.
제8a 및 b도는 실리콘기판을 다공질화하는 장치의 개략도.
제9도는 TMAH용액의, 단결정실리콘 및 SiO2의 에칭속도의 TMAH농도에 대한 의존성을 도시한 그래프.
제10도는 플루오르화수소산-과산화수소혼합용액의, 단결정실리콘 및 SiO2의 에칭속도의 플루오르화수소산농도에 대한 의존성을 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
100, 200, 300, 400, 500 : 단결정실리콘기판
101, 201, 301, 401, 501 : 다공질실리콘기판
102, 202, 302, 402, 502 : 에피택셜성장층
103, 104, 203, 303, 403, 503 : SiO2층(산화막)
110, 210, 310, 410, 510 : 지지기판
604, 604' : 에칭액 605, 605' : 정전극
606, 606' : 부전극 1102 : 에피택셜실리콘층
1104 : 산화층 1110 : 제2기판
[발명의 목적]
[발명의 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 절연체상에 단결정웨이퍼처럼 우수한 단결정층을 지닌 SOL기판의 제조방법, 특히 제조시 균일성, 제어성이 우수한 제조방법에 관한 것이다.
절연체상의 단결정반도체층의 형성은, 실리콘온인설레이터기술(silicon-on-insulator : SOI)로서 널리 공지되어 있다. 통상 크기의 실리콘집적회로용 실리콘기판에 의해 달성될 수 없는 다수의 이점 때문에 이 SOI기술에 많은 연구가 이루어져 왔다.
최근 보고된 SOI의 일례로는 소위 "적층SOI"가 있다. 이 적층SOI는, 적어도 한쪽면에 절연막을 지닌 2매의 웨이퍼의 각 거울연마면을 밀착시키고, 열처리를 실시하여 밀착계면의 접합을 강력하게 한 다음, 웨이퍼중 한쪽을 연마 또는 에칭하여 절연막상에 희망하는 두께의 실리콘단결정박막(활성층)을 남기는 것에 의해 제조된다. 이 적층 SOI형성의 기술에 잇어서, 가장 중요한 단계는 실리콘기판을 박막화하는 연마 또는 에칭공정으로, 수백미크론 두께의 실리콘기판을 수 미크론 또는 1미크론 미만의 두께까지 균일하게 연마 또는 에칭하는 공정이다. 이 공정은 제어성이나 균일성의 면에서 기술적으로 매우 곤란하다.
이 실리콘의 박막화의 방법은 2종류의 분류된다. 하나는 연마에 의해서만 박막을 형성하는 방법(BPSOI : Bonding and Polishing SOI)이고, 다른 하나는 남아 있는 박막의 바로 위에 에칭스톱층을 설치하고, 기판의 에칭과 에칭스톱층의 에칭으로 구성된 2단계로 에칭을 행하는 방법(BPSOI : Bonding and Polishing SOI)이다.
BPSOI방법에서는, 남아있는 실리콘막두께를 용이하게 제어하는 것이 곤란하다. 즉, 피연마시료가 배치되어 있는 연마기의 배치면을 기준면으로 하여 연마동작을 행하므로 지지기판웨이퍼자체의 어떠한 두께분포도 활성층의 두께분포에 영향을 미치게 된다.
통상 박막 SOI의 활성층의 두께는 수십옹스트롬이내로 제어되어야만 한다. 하지만, 두께가 그러한 범위내에 있도록 기판자체를 제어하는 것은 실제로 불가능하므로, BPSOI방법은 활성층의 두께를 용이하게 제어할 수 없다.
반면, BPSOI방법에서는 미리 형성되어 있는 에칭스톱층상에 에피택셜성장에 의해 실리콘활성층을 형성하는 경우가 많다. 그러므로, 막두께의 균일성을 확보하기에는 BPSOI방법이 유리하다고 간주되고 있다. 하지만, 에칭스톱층은 불순물을 고농도로 함유하고 있는 경우가 많고, 이 불순물농도에 의해서 에칭의 선택성을 얻은 경우가 대부분이다.
이것은 적층후 어닐링등의 열처리시에 불순물이 확산하면 에칭특성을 변화시킬 가능성이 있다는 것을 의미한다. 또 일반적으로 에칭속도비 또는 에칭선택비는 불순물농도에 의해서 최고수십 또는 수백으로 변화하고, 활성층의 과잉에칭 또는 두께분포를 반드시 야기시킨다.
BPSOI와 같이 활성층의 두께가 균일하고, 종래의 BPSOI보다도 에칭액의 선택성이 수자리요인만큼 높은 본 발명의 발명자들에 의해 한가지 방법이 제안되어 있다. 제안된 방법은, 실리콘기판의 표면을 양극화성에 의해 다공질화하고 그위에 실리콘활성층을 에피텍셜성장한 후 형성된 실리콘층을 적층에 의해 다른 기판상으로 전사하여 SOI기판을 제조하는 방법이다(일본국 특개평 5-21338호 공보). 이 방법은 비다공질단결정실리콘에 비해서 에천트에 의한 다공질실리콘의 매우 높은 에칭속도에 의거하고, 우수한 SOI기판을 저가로 제조하는 것이 가능하다.
상기 공정에 적용가능한 에천트도 본 발명의 출원인에 의해 제안되어 왔다(일본국 특개평 6-342784호 공보 등). 본 발명의 발명자들에 의해 행해져온 연구에 의하면, 플루오르화수소산과 과산화수소의 혼합물 등의 플루오르화수소산계 에천트를 이용하여 다공질실리콘의 고에칭선택성을 얻을 수 있다.
[발명이 이루고자 하는 기술적 과제]
하지만, 최근, 플루오르화수소산계 에천트도 결정의 결함을 활성츠으로 에칭한다고 보고되고 있다(IEEE 국제 SOI회담의 회보, 1944, p111). 본 발명의 발명자들에 의해 행해진 조사의 결과로서, 이 에천트의 작용은 활성층에 핀홀을 형성하고, 이 핀홀을 통해 아래에 위치한 산화막을 침식하거나, 또는 기판간의 적층계면에 공간을 형성한다.
본 발명의 목적은, 다공질층의 선택적 에칭기술을 이용한 SOI기판의 제조방법에 있어서, 다공질층의 에칭시 결정의 결함에 의해 야기되는 공간형성을 매우 낮은 레벨까지 억제한 제조방법을 제공하는 것이다.
본 발명의 다른 목적은, 적층계면내의 공간 및 비다공질단결정실리콘층내의 결함을 매우 낮은 레벨까지의 수로 감소시킨 반도체기판의 제조방법을 제공하는 것이다.
본 발명의 반도체기판의 제조방법은 실리콘기판을 다공질화하여 다공질실리콘층을 형성하고 해당 다공질실리콘층상에 비다공질단결정실리콘층을 에피택셜성장한 실리콘으로 구성된 제1기판을 설치하는 공정과, 제1 및 제2기판 중 적어도 한쪽의 적층면이 실리콘산화층을 지니고, 이들 적층기판사이에 상기 비다공질단결정실리콘이 삽입되도록 상기 제1기판을 제2기판상에 적층하는 공정과, 상기 다공질실리콘층을 에칭에 의해 제거하는 공정으로 이루어진 반도체기판의 제조방법에 있어서, 상기 다공질실리콘층을 에칭에 의해 제거하는 공정으로 이루어진 반도체기판의 제조방법에 있어서, 상기 다공질실리콘층은 상기 비다공질단결정실리콘층 및 상기 실리콘산화층을 각각 10Å/min이하의 에칭속도에서 에칭하는 에천트에 의해 에칭함으로써 제거되는 것을 특징으로 한다.
본 발명의 상기 구성은 전술한 문제점을 해소하여 고품질의 SOI기판의 제조를 가능하게 한다.
[발명의 구성 및 작용]
본 발명의 반도체기판의 제조방법은 상기와 같은 구성을 지닌다.
본 발명의 일실시예에 있어서, 제1기판은 비다공질단결정실리콘기판의 표면부분을 다공질화하고, 비다공질단결정실리콘을 다공질 단결정실리콘의 층내에서 에피텍셜성장시키는 것에 의해 제조한다. 에피택셜성장된 비다공질단결정실리콘층이 적층기판 사이에 삽입되도록 제1기판을 제2기판상에 적층한 후, 제1기판의 남아있는 변화되지 않은 비다공질단결정실리콘의 일부 또는 전체를 연마 또는 분쇄에 의해 기계적으로 제거한다.
비다공질 단결정실리콘기판의 양극화성에 의해 실리콘기판의 다공질부분을 형성할 수 있다. 얻어진 다공질실리콘층은 평균직경이 약 600Å인 다수의 기공을 가지며, 아직은 단결정이다.
다공질단결정실리콘층의 선택적 에칭은 다음의 에칭메카니즘에 의해 진행한다. 먼저 에칭액이 모세관현상에 의해서 기공내로 침투함과 동시에 가공벽면의 에칭이 개시된다. 이때 단결정실리콘의 에칭속도가 충분리 느리면, 다공질층의 내공벽면이 완전히 에칭되기전에, 에칭액이 다공질층을 침투하여 활성층(다공질층상에 에피택셜성장에 의해 형성된 비다공질단결정실리콘층)과 다공질층 사이의 계면에까지 소멸한다.
이 에칭시에 활성층도 다소 에칭된다. 실제로는 활성층의 에칭량이 다공질층의 내벽두께의 절반정도이하, 즉 수십 Å(응스트롬)이므로, 두꺼운 다공질층을 에칭에 의해 완전히 제거하여도 활성층은 대부분이 에칭되지 않은채 남아 있다.
반면, 에칭액에 의한 단결정실리콘의 에칭속도가 충분히 빠르면, 에칭은 모세관현상에 의해서 에칭액의 침투보다도 빠르게 다공질층의 외부면에서 기공내로 진행하여 기공의 내벽이 붕괴될 때까지 다공질층이 외부면으로부터 등속도로 에칭된다. 같은 속도로 활성층도 연속해서 에칭되고 에칭선택성은 양호하지 못하다.
즉, 에칭은, 시간 t에서의 다공질층의 외부면으로부터의 에칭량(두께)이 ys, 같은 시간 t에서의 다공질층으로의 에칭액의 침투거리가 yp일때, ys＜yp의 조건을 만족하면, 선택적으로 진행한다. ys의 값은 에칭속도 a에, yp의 값은 에칭액의 기공내로의 침투속도 k에 각각 의존한다. yp의 값은 기공의 직경과 다른 특성의 함수이다.
통상, 다공질상에 양질의 단결정박막을 만족스럽게 에피택셜성장시키기 위해서는 한정된 조건(다공성등)의 다공체만이 이용된다. 그러므로, k값은 거의 일정하고, a값에 의해서만 에칭선택성이 결정된다.
에칭속도 a의 값은 실험결과로부터 바람직하게는 약 10Å/min이하, 보다 바람직하게는 약 2Å/min이다. 1Å/min미만의 값 a는 충분한 선택성에도 불구하고 총에칭시간이 지나치게 길기 때문에 부적당하고, 10Å/min보다 큰 값 a는 에칭선택성이 낮고, 남아있는 단결정박막이 너무 과잉으로 에칭되어 막두께 분포가 커지기 때문에 부적당하다.
종래, 선택에칭은 플루오르화수소산계 에칭액으로, 단결정실리콘에 대한 에칭속도가 충분리 느리도록 조정된 것을 이용하여 행하고, 플루오르화수소산(49%)과 과산화수소수(30%)의 1 : 5혼합액이 대표적인 예이다.
이것은 선택에칭에만 관한 한 적당하다. 종래의 선택에칭액은 활성층내의 각종 결함의 에칭속도 또는 아래에 위치한 산화층의 에칭속도에 대해서는 일절 고려하지 않고 제공된다.
본 발명의 발명자들은 종래의 에칭액과 같이 충분히 느린속도로 단결정실리콘을 에칭함과 동시에, 느린속도에서 아래에 위치한 SiO2도 에칭하는 에칭액을 사용하여 다공질실리콘의 선택에칭을 행하였다.
사용한 에칭액의 예로는, 유기알킬리인 TMAH(테트라메틸암모늄히드록시드)가 있다. TMAH수용액은 도 9에 도시한 바와 같이 용액의 농도에 의존하는 속도에서 실리콘을 에칭한다, 이 용액에 의한 SiO2의 에칭속도는 용액농도에 의존하지 않고도 검출한계이하이다. 따라서, 10Å/min이하의 에칭속도로 다공체의 선택에칭을 행하기 위해서는, TMAH용액을 약 50ppm이하의 농도로 사용한다.
사용되는 에칭액의 다른 예로는 도 10에 도시한 바와 같이, 플루오르화수소산과 과산화수소수의 혼합물이 있다. 이 용액은 TMAH용액과는 다르게, 실리콘을 넓은 농도 범위에 걸쳐서 2~3Å/min정도의 속도로 일정하게 에칭하고, 농도의 함수로서의 속도에서 SiO2를 에칭한다.
따라서, 다공체와 SiO2의 양방의 에칭속도를 10Å/min이하로 하기 위해서는, 과산화수소수에 대한 플루오르화수소산농도를 약 0.5%이하로 사용하지 않으면 안된다. 상기 과산화수소수의 80%를 물로 치환하여도 에칭특성을 변화시키지 않는 것으로 발견되었다.
알칼리계 에칭액으로서는, KOH수용액, NaOH수용액, 암모니아수(NH4OH)등이 있다. 이들 용액은 TMAH와 유사하게 용액농도에 의존하지 않고 매우 느린 에칭속도로 SiO2를 에칭한다.
또, 플루오르화수소산계 에칭액으로서는 플루오르화수소산, 질산 및 물의 혼합용액, 및 플루오르화수소산, 질산, 아세트산 및 물의 혼합용액 등이 있다. 이들 에칭액은 어느 일정영역에서 플루오르화수소-과산화수소혼합액과 유사한 농도/에칭특성을 보인다.
본 발명은 상기와 같이 다공질층을 에칭하기 위해서 이용하는 에천트를 특징으로 하고, 고품질의 SOI기판을 얻기 위한 실시예들을 포함하고 있다. 도면을 참조하여 본 발명의 공정을 설명한다.
[실시예 1]
도 1a~도 1e, 도 8a 및 도 8b를 참조하여 실시예 1을 설명한다.
단결정실리콘기판(100)을 양극화성하여 다공질실리콘(101)을 형성한다(도 1a). 다공질층의 두께는 기판의 일면상에서 수Å~수십Å이면 된다. 그렇지 않으면, 실리콘기판(100) 전체를 양극화성해도 된다.
다공질실리콘의 형성방법에 대해서 도 8a 및 도 8b를 참조하여 설명한다. 먼저 기판으로서 P형 단결정실리콘기판(600)을 사용한다. N형을 사용하면, 저 저항기판에 한정되거나, 또는 광을 조사하여 구멍의 생성을 촉진하는 상태로 행하지 않으면 안된다. 기판(600)을 도 8a에 도시한 장치에, 기판의 일면이 부전극(606)이 설치된 플루오르화수소산계 용액에 접하고, 기판의 다른면이 정의 금속전극에 접하도록 세팅한다.
또는, 도 8b에 도시한 바와 같이, 정전극(605')이 용액(604')을 통해서 기판에 전기적으로 접속되어도 된다. 어느 방법으로도, 플루오르화수소산계용액에 접하는 부전극측의 면에서 다공질화가 야기된다. 플루오르화수소산계 용액(604)은 일반적으로 진한 플루오르화수소산용액(49%HF)이다. 진한 플루오르화수소산과 순수한 물과의 희석은, 인가전류치에 의존하는 어느 레벨이하의 농도에서 에칭이 발생할 것이므로 적합하지 않다. 양극화성동안에 기판(600)의 표면상에 형성되는 기포는 계면활성제로서 알콜을 가하여 효과적으로 제거하면 된다. 알콜로는, 메탄올, 에탄올, 프로판올 및 이소프로판올 등이 있다. 계면활성제의 첨가대신에, 양극화성중에 교반기를 이용하여 용액을 교반해도 된다. 부전극(606)은 플루오르화수소산용액에 대해서 내성이 있는 재료, 예를 들면, 금(Au) 및 백금(Pt)등으로 이루어져 있다.
일반적으로 이용되는 금속재료로 이루어진 정전극(605)은, 기판(600)전체가 양극화성되버리면 플루오르화수소산용액(604)의 정전극(605)에 도달하므로 정전극의 표면에도 내플루오르화수소산용액성의 금속막을 코팅하는 것이 바람직하다. 양극화성을 행하기 위한 전류강도는 수백 mA/cm2이하이고 0보다는 크다. 전류강도는 다공질화한 실리콘층의 외부면에 양질의 에피택셜성장이 발생할 수 있는 범위내로 결정된다. 통상 전류강도가 크면, 양극화성의 속도가 증가함과 동시에, 다공질실리콘층의 밀도가 감소하게 되고, 기공의 체적은 커진다. 이것에 의해 에피택셜성장조건이 변화된다.
상기와 같이 형성된 다공질층(101)상에, 비다공질단결정실리콘층(102)을 에피택셜성장한다(도 1b). 에피택셜성장은 일반적인 열 CVD, 감압 CVD, 플라즈마 CVD, 분자선에피택시, 스퍼터링법 등에 의해 행해진다. 성장한 층두께는 SOI층의 설계두께와 동일하도록 제어된다.
에피택셜층(102)의 표면을 산화하여 SiO2층(103)을 형성한다(도 1c). (산화공정은 열산화를 포함한다). 에피택셜층을 다음의 공정에서 직접 지지기판과 적층하면, 적층계면에는 불순물이 편석하기 쉽고, 또 계면의 원자의 비결합수가 증가하는 경향이 있어서 얻어진 박막디바이스의 특성을 불안정화시킨다.
그러니므로, 상기 현상에 의해 문제가 발생하지 않는 디바이스구성을 이용하여 생략해도 된다. SiO2층(103)은 SOI기판의 절연층으로 작용한다. 이 절연층은 함께 적층되는 기판의 적어도 일면에 형성되어야 한다. 절연막은 각종 방식으로 형성할 수 있다. 형성된 산화막은 적층계면의 대기중으로부터의 오염의 영향을 받지않는 정도의 두께를 갖도록 제어한다.
산화된 에피택셜면을 지닌 상기 기판(100)과 단독으로 그 표면에 SiO2층(104)을 지닌 지지기판(110)을 설치한다. 지지기판(110)은 실리콘기판표면을 산화한 것이고(열산화포함), 석영글래스, 결정화글래스, 임의기판상에 SiO2를 퇴적한 것 등이 있다.
상기 양기판을 세정한 후, 적층시킨다(도 1d). 세정방법은 통상의 반도체 기판(예를 들면, 산화전의 세정)의 세정공정과 유사하게 행한다.
적층결합을 강화하기 위해서는, 적층후에 기판의 전면에 가압하는 것이 효과적이다. 적층한 기판을 열처리한다. 열처리온도는 보다 높은 것이 바람직하다. 하지만, 지나치게 높은 온도는 다공질층(101)의 구조변화를 야기하거나 기판으로부터 에피택셜층까지의 불순물의 확산을 초래할 수 있다. 그러므로, 상기 문제가 발생하지 않도록 온도와 가열시간을 선택한다.
구체적으로는, 처리온도가 약 600℃~1100℃의 범위에 있는 것이 바람직하다. 어떤 기판은 고온에서 열처리를 견딜 수 없다. 예를 들면, 기판(110)으로서 석영글래스는, 실리콘과 석영의 열팽창계수가 다르므로, 약 200℃미만의 온도에서 처리되어야 한다. 이 온도를 초과하면, 적층기판이 응력에 의해서 분리되거나 금이 갈지도 모른다. 열처리후의 기판은 다음 공정에서 벌크실리콘(100)의 연마 또는 에칭시에 응력에 대해서 내성이 요구된다. 따라서, 200℃이하의 온도에서도 활성화의 표면처리조건을 최적화함으로써 공정을 행할 수 있다.
다음에, 에피택셜성장층(102)을 남겨서 실리콘기판부분(100)과 다공질층부분(101)을 선택적으로 제거한다(도 1e). 먼저, 실리콘기판부분(100)은 표면그라인더 등에 의해 연마 또는 그라인딩하거나 또는, 수산화칼륨용액 및 암모니아수 등의 알카리용액 또는 TMAH용액 등의 유기알칼리용액에 의해 제거한다. 에칭의 경우는 100℃이하의 온도에서 따뜻한 용액중에서 효과적으로 행할 수 있다. 지지기판이 글래스판 또는 산화막으로 피복된 실리콘기판으로 이루어진 경우, 알칼리계 용액은 SiO2를 거의 에칭하지 않으므로 실리콘기판부분만을 알칼리계 용액에 의해서 선택적으로 에칭할 수 있다.
또, 플루오르화수소산과 질산 및 선택적으로 초산을 가한 혼합액에 의해 에칭하여 제거할 수도 있다. 다만, 플루오르화수소산-질산계에천트는 지지기판을 다소 에칭하므로 에칭시 장시간의 사용을 피해야 한다.
실리콘기판부분(100)을 기계적연마 또는 화학에칭에 의해 제거하고 다공질부분(101)이 노출된 시점에서, 연마 또는 에칭을 일단 종료한다. 그 다음에, 노출된 다공질부분(101)은 전술한 바와 같이 단결정실리콘 및 SiO2를 10Å/min이하의 에칭속도에서 에칭할 수 있는 용액을 이용하여 에칭함으로써 제거한다. 에칭시, 막의 균일성을 위해서는 초음파작용에 의해 에칭속도가 어느 정도 상승하는 것에 주의해서 초음파세정장치를 이용하는 것이 바람직하다.
상기 공정이외에, 이하의 공정을 더 행해도 된다.
[1] 다공질층내의 내부기공벽의 산화 :
다공질실리콘층에 있어서, 인접한 기공간의 벽의 두께는 수nm~수십nm의 범위로 매우 얇다. 매우 얇은 기공벽은 합체하여 두꺼운 벽을 형성하고 에피택셜실리콘층 형성 등의 다공질층의 고온처리 및 기판적층후의 가열시 기공을 블록화함으로써 에칭속도를 저하시킬 지도 모른다. 기공벽의 조밀화 및 기공의 조야화는 다공질층형성 후에 기공벽상에 산화박막을 형성하는 것에 의해 지연시킬 수 있다.
하지만, 산화는, 비다공질단결정실리콘층이 그위에 에피택셜성장되므로, 가공벽의 내부에 단결정성을 유지하기 위해서, 기공의 내벽의 표면에 있도록 제한되어야 할 필요가 있다. 형성된 산화막두께의 범위는 수Å~수십Å이 바람직하다. 그러한 두께의 산화막은, 산소분위기중에서 바람직하게는 200℃~700℃, 보다 바람직하게는 250℃~500℃의 온도에서 열처리에 의해 형성된다.
[2] 수소어닐링 :
수소분위기중에서 열처리에 의해 실리콘표면의 미세한 불균일을 제거하여 매우 평활한 실리콘표면을 얻을 수 있다는 것이 EP553852A2의 본 발명의 발명자들에 의해 보여졌다. 이 수소분위기중에서의 어닐링은 본 발명에 적용가능하다.
예를 들면, 다공질실리콘층형성후와 에피택셜실리콘층형성전에 수소어닐링을 행할 수 있다. 또는, 다공질실리콘층을 에칭에 의해 제거하여 얻어진 SOI기판에 대해서 수소어닐링을 행해도 된다. 에피택셜실리콘층형성전에 핸해진 수소어닐링에서는, 다공질실리콘의 표면을 구성하는 수소원자가 이동하여 기공의 가장바깥쪽부분을 블록한다. 가장바깥쪽 부분에서 블록된 기공에 의해 결정의 결함이 적은 에피택셜실리콘층이 형성될 것이다. 반면, 다공질실리콘층의 에칭제거후의 수소어닐링에 있어서는, 에칭에 의해 어느 정도 조야해진 에피택셜실리콘표면이 평활해지고, 세정질로부터 적층계면으로 결합동작시에 불가피하게 주입된 붕소가 제거된다.
[실시예 2]
도 2a~도 2g를 참조하여 본 발명의 실시예 2를 설명한다. 도 2a~도 2g중에서, 동일 부재에 대해서는 도 1a~도 1e에서와 같이 동일 참조부호를 사용한다. 상기 실시예 1에서는, 한쪽 기판의 SiO2층(103)과 다른쪽 기판의 SiO2층(104)을 접합함으로써 양기판을 적층하지만, 접합된 기판중 적어도 한쪽만 이 SiO2로 구성될 필요가 있다.
실시예 2의 일례에서는, 다공질실리콘층(101)상에 형성된 도 2b의 에피택셜실리콘층(1102)을 제2기판(1110)상에 형성된 도 2c의 산화층(1104)과 접합한다.
실시예 2의 다른예에서는, 도 2e의 에피텍셜실리콘층(1102)의 표면을 열산화하고, 얻어진 산화막(1103)을 도 2f에 도시한 바와 같이 비산화실리콘기판(1110)의 표면과 접합하다.
본 실시예에 있어서, 실시예 1과 동일한 방식으로 다른 공정을 행한다.
[실시예 3]
도 3a~도 3g를 참조하여 본 발명의 실시예 3을 설명한다. 도 3a~도 3g중, 동일 부재에 대해서는, 도 1a~도 1e에서와 같이 동일 참조부호를 사용한다. 본 실시예 3은, 그위에 에피텍셜실리콘막을 지닌 제1기판(도 3b 및 도 3e)상으로 적층하려는 제2기판으로서 사용되는 석영글래스 및 블루평판글래스 등의 글래스재료(1210)(도 3c 및 도 3f)를 특징으로 한다.
본 실시예 3의 일례에서는, 도 3b의 에피텍셜실리콘층(1102)을 도 3c의 글래스기판(1210)에 접합한다.
본 실시예 3의 다른 예에서는, 도 3c의 에피텍셜실리콘층(1102)의 표면의 열산화에 의해 형성된 산화막(1103)을 도 3f에 도시한 바와 같이 글래스기판(1210)에 접합한다.
본 실시예에서는, 실시예 1과 동일한 방식으로 다른 공정을 행한다.
이하, 예들을 참조하여 본 발명을 보다 상세히 설명한다.
[예 1]
두께가 625㎛, 크기가 5인치, 저항률이 0.1~0.2Ωcm인 P형(100)단결정실리콘기판을 사용하여 도 8a에 도시한 장치에 세팅하고 양극화성을 행하였다. 그럼으로써 실리콘기판(100)의 표면상에 20㎛ 두께의 다공질실리콘층(101)을 형성하였다(도 1a). 용액(604)으로서는 49%HF용액을 사용하였다. 양극화성을 전류밀도 1mA/cm2에서 행하였다. 다공질층형성속도는 약 1㎛/min이었고, 20㎛두께의 다공질층은 약 20분만에 얻어졌다.
얻어진 다공질실리콘층(101)상에, CVD법에 의해, 단결정실리콘층(102)을 0.25㎛(도 1b)의 두께로 에피택셜성장하였다. 퇴적조건은 이하와 같다 :
사용가스 : SiH4/H2
가스유속 : 0.62/140(L/min)
온도 : 850℃
압력 : 80Torr
성장속도 : 0.12㎛/min
얻어진 기판을 수증기분위기중에서 900℃에서 처리하여 0.1㎛두께의 산화막(103)을 형성하였다(도 1c).
상기 표면을 산화한 기판과, 따로 준비한 그 표면상에 0.5㎛산화막(104)을 지닌 5인치기판(110)을 산과 암모니아를 이용한 세정계에 의해 세정한 후 스핀드라이어에 의해 건조하였다. 기판의 처리면을 서로 적층하여 적층판을 형성하였다(도 1d). 상기 적층판을 800℃에서 6시간 열처리하였다.
열처리후, 실리콘기판(100)의 610㎛부분을 표면연마기에 의해 연마하여 다공질실리콘(101)을 노출시켰다. 이 기판을 선택에칭용액중에 침수시키고, 초음파를 적용하여 다공질부분(101)만을 전부 에칭하였다(제1e). 조건은 이하와 같다 :
선택에칭용액 : TMAH수용액(24ppm)
실리콘에칭속도 : 5Å/min
SiO2에칭속도 : 1Å/min이하
그 결과, 그위에 0.6㎛ 두께의 실리콘산화막을 구비하고, 그 위에는 약 0.2㎛ 두께의 단결정실리콘막을 구비한 SOI기판이 얻어졌다. SOI막의 보이드밀도는, SiO2에칭속도가 빠른 에칭액에 의해 다공질층을 에칭하여 제작한 종래의 SOI막에 비교해서 약 1/100로 감소하였다.
[예 2]
도 4a~도 4e를 참조하여 예 2를 설명한다.
두께가 300㎛, 크기가 4인치, 저항률이 0.01Ωcm인 P형(100)단결정실리콘기판을 사용하였다. 이 실리콘기판의 표면층을 예 1과 동일한 방식으로 20㎛ 두께의 다공질실리콘층(201)으로 하였다(도 4a).
얻어진 다공질실리콘층표면상에, 예 1과 동일한 방식으로 단결정실리콘층(202)을 0.15㎛ 두께로 에피택셜성장시켰다(도 4b).
얻어진 기판을, 1000℃에서 수증기분위기중에서 처리하여 0.1㎛ 두께의 산화막(203)을 형성하였다(도 4c).
상기 표면을 산화한 기판(200)과, 따로 준비한 4인치석영기판(210)을 세정한 후, 기판의 미러면을 함께 접합하여 적층판을 형성하였다(도 4d). 적층판을 180℃에서 24시간 열처리하였다.
열처리후, 280㎛ 두께의 실리콘기판(200)을 플루오르화수소산/질산.초산(1 : 10 : 10)의 혼합물로 에칭하여 표면상에 다공질실리콘(201)을 노출시켰다.
그 다음에 다공질층(201)을 플루오르화수소산/과산화수소(1 : 300)의 혼합물로 선택적으로 에칭하였다(도 4e). 에칭속도는 이하와 같다 :
실리콘에칭속도 : 3Å/min
SiO2에칭속도 : 6Å/min이하
그 결과, 그위에 0.1㎛ 두께의 단결정실리콘박막을 구비한 SOI기판이 얻어졌다. SOI내의 보이드밀도는, SiO2에칭속도가 빠른 에칭액에 의해 다공질층을 에칭하여 제작한 종래의 SOI막에 비교해서 약 1/100로 감소하였다.
[예 3]
도 5a~도 5h를 참조하여 예 3을 설명한다.
두께가 400㎛, 크기가 5인치, 저항률이 0.01Ωcm인 P형(100)단결정실리콘기판을 사용하였다. 이 실리콘기판의 표면층을 예 1과 동일한 방식으로 20㎛ 두께의 다공질실리콘층(301)으로 변화시켰다(도 5a).
얻어진 다공질실리콘층 표면상에, 예 1과 동일한 방식으로 에피택셜층(302)을 0.5㎛ 두께로 성장시켰다(도 5b).
기판상의 에피택셜층(302)의 표면을 1000℃에서 수증기분위기중에서 산화하여 0.2㎛ 두께의 SiO2막(303)을 형성하고 (도 5c), 0.4㎛ 두께의 단결정실리콘을 남겼다.
상기 기판(200)과, 따로 준비한 합성석영기판(310)을 접합면을 활성화하기 위해 RF플라즈마로 처리하였다(도 5d 및 도 e). 처리조건은 이하와 같다 :
사용가스 : CF4/O2
가스유속 : 70/6(sccm)
압력 : 30(pa.)
RF츨력 : 350W
처리시간 : 30초
처리된 기판을 과산화수소용액으로 세정하고, 순수한 물로 더 헹군다음 건조하였다. 건조한 기판을 함께 접합하여(도 5f) 적층판을 형성하였다. 이 적층판을 70톤의 압력으로 10분간 가압하였다.
열처리를 하지 않고, 상기 기판적층판의 실리콘기판측을 에칭액으로 에칭하였다. 에칭시, 실리콘기판을 커버하고 있는 열산화에 의해 형성된 산화막을 희석한 플루오르화수소산으로 제거한 다음, 기파적층판을 2.4%TMAH수용액에 침수시켜서 90℃에서 5시간 유지하였다. 그럼으로써 실리콘기판측의 벌크실리콘부분(300)은 전체적으로 에칭되어 다공질층(301)이 노출되었다.
이어서, 다공질부분(301)을 실온에서 24ppmTMAH수용액으로 선택적으로 에칭하였다(도 5g).
상기 공정에 의해 얻어진 석영기판(310)상에 형성된 단결정실리콘박막(302)을, 설계된 소자의 활성층의 면적, 형상 및 배치에 대응하는 섬형상으로 패터닝하였다(도 5h). 패터닝후, 소자형성의 제1공정으로서, 각각의 섬형상영역을 1000℃에서 산소분위기중에서 산화함과 동시에 열처리하였다. 그 결과, 투명기판상에 약 0.4㎛ 두께의 단결정실리콘박막을 지닌 SOI기판을 얻었다. 보이드는 관찰되지 않았다.
[예 4]
도 6a~도 6f를 참조하여 예 4를 설명한다.
두께가 400㎛, 크기가 5인치, 저항률이 0.01Ωcm인 P형(100) 실리콘기판(400)을 사용하였다. 이 실리콘기판의 표면층을 예 1과 동일한 방식으로 20㎛의 두께의 다공질실리콘층(401)으로 변화시켰다(도 6a).
얻어진 다공질실리콘층 표면상에, 예 1과 동일한 방식으로 에피택셜층(402)을 0.5㎛ 두께로 성장시켰다(도 6b).
상기 기판의 에피택셜층(402)의 표면을 수증기분위기중에서 900℃에서 산화(열산화)하여 두께가 0.05㎛인 SiO2막(403)을 형성하였다(도 6c).
얻은 기판(400)과. 따로 준비한 5인치 합성석영기판(410)을 세정하고, 이 기판들을 서로 접합하여 적층판을 형성했다(도 6d).
상기 기판적층판을 실리콘기판측으로부터, 표면연마기를 이용하여 실리콘기판을 100㎛ 남길 때까지 연마하였다(도 6e). 연마된 것을 300℃에서 24시간 열처리하였다.
남아있는 벌크부분(400)을 표면연마기로 더 연마하여 다공질실리콘부분(401)을 노출시켰다.
그 다음에, 0.04%암모니아수용액으로 다공질층을 선택적으로 에칭하였다(도 6f). 에칭속도는 이하와 같다 :
실리콘에칭속도 : 4Å/min
SiO2에칭속도 : 1Å/min이하
그 결과, 기판상에 두께가 약 0.4㎛인 단결정실리콘박막(402)을 구비한 SOI기판이 얻어졌다. SOI내의 보이드의 밀도는 SiO2에칭속도가 빠른 에칭액으로 다공질층을 에칭하여 제작한 종래의 SOI에 비교해서 약 1/100로 감소했다.
[예 5]
도 7a~도 7e를 참조하여 예 5를 설명한다.
두께가 30㎛, 크기가 4인치, 저항률이 0.01Ωcm인 P형(100) 실리콘기판(500)을 사용하였다. 이 실리콘기판의 표면층을 예 1과 동일한 방식으로 20㎛의 두께의 다공질실리콘층(501)으로 변화시켰다(도 5a).
얻어진 다공질실리콘층 표면상에, 예 1과 동일한 방식으로 에피택셜층(502)을 0.15㎛ 두께로 성장시켰다(도 7b).
상기 기판의 에피택셜층(502)의 표면을 1000℃의 수증기분위기중에서 열산화하여 0.1㎛두께의 SiO2층(503)을 형성하였다(도 7c). 그럼으로써 에피택셜층의 실리콘단결정부분이 0.1㎛, 산화막부분이 0.1㎛의 막두께로 되었다.
상기 기판(500)의 에피택셜층(502)의 표면과, 따로 준비한 노즐실리콘기판(510)을 산 및 알칼리로 세정하고, 이 기판을 서로 적층하여 적층판을 형성하였다(도 7d). 또, 기판적층판을 1000℃에서 30분간 어닐링하였다.
에피택셜층을 지닌 상기 기판(500)을 표면연마기에 의해 에피택셜층과 반대측으로부터 연마하여 다공질실리콘부분(501)을 노출시켰다.
그 다음에, 플루오르화수소산(49%), 질산(70%), 초산(100%) 및 물을 각각 1 : 80 : 80 : 340으로 혼합한 용액을 이용하여 다공질층(501)을 선택적으로 에칭하였다(도 7e). 에칭속도는 이하와 같다 :
실리콘에칭속도 : 4Å/min
SiO2에칭속도 : 3Å/min
그 결과, 기판상에 두께가 약 0.1㎛인 실리콘산화막을 구비하고, 그 위에 또 두께가 0.1㎛인 단결정실리콘막을 구비한 SOI기판이 얻어졌다. SOI내의 보이드밀도는, SiO2에칭속도가 빠른 에칭액으로 다공질층을 에칭하여 제작한 종래의 SOI에 비교해서 약 1/100로 감소했다.
[예 6]
도 7a~도 7e를 참조하여 예 6를 설명한다.
두께가 30㎛, 크기가 4인치, 저항률이 0.01Ωcm인 P형(100) 실리콘기판(500)을 사용하였다. 이 실리콘기판의 표면층을 예 1과 동일한 방식으로 20㎛의 두께의 다공질실리콘층(501)으로 변화시켰다(도 7a).
얻어진 기판을 400℃의 산소분위기중에서 1시간 열처리하여 다공질실리콘층 (501)의 기공벽과 표면상에 매우 얇은 산화막을 형성하였다.
그 다음에, 다공질층(501)의 표면을 HF용액중에 침수시켜서, 기공벽상에 산화막이 제거되지 않은 채 남아있는 다공질실리콘층(501)의 가장 바깥쪽표면으로부터 산화막을 제거하였다. 그럼으로써, 다공질결정실리콘층을 노출시켰다.
이어서, 기판을 1000℃의 수소분위기중에서 7분간 열처리하여 다공질실리콘층의 표면에서 가공을 블록하였다. 에피택셜실리콘층의 개시가스로서 디클로로실란을 성막실로 도입하는 것에 의해 그 위에 0.15㎛의 두께로 에피택셜실리콘층(502)을 형성하였다. 에피택셜실리콘층(502)의 표면을 열산화하여 산화막(503)을 형성하였다(도 7c).
상기 기판의 열산화한 막(503)의 표면과 다른 비산화실리콘기판(510)을 산과 알칼리로 세정한 다음, 서로 접합하여 적층판을 형성하였다(도 7d). 이 기판 적층판을 1000℃에서 30분간 어닐하였다.
에피택셜층을 지닌 상기 기판(500)을 그 작은 부분이 연마되지 않은 채 남도록 표면연마기에 의해 에피택셜층과 반대측으로부터 연마하고, 기판(500)의 남아있는 비연마부분을 에칭으로 제거하여 다공질실리콘부분(501)을 노출시켰다.
그 다음에 다공질층을 플루오르화수소산(49%), 질산(70%), 초산(100%) 및 물을 혼합비 1 : 80 : 80 : 340으로 혼합한 용액으로 선택적으로 에칭하였다(도 7e).
에칭속도는 이하와 같다 :
실리콘에칭속도 : 4Å/min
SiO2에칭속도 : 3Å/min
얻어진 SOI기판을 1000℃의 수소분위기중에서 열처리하였다.
그 결과, 기판상에 두께가 0.1㎛인 실리콘산화막을 구비하고, 그 위에 또 두께가 0.1㎛인 단결정실리콘막을 구비한 SOI기판이 얻어졌다. SOI내의 보이드밀도는 SiO2에칭속도가 높은 에칭액으로 다공질층을 에칭하여 제작한 종래의 SOI에 비교해서 약 1/100로 감소했다.

Claims (20)

  1. 실리콘기판을 다공질화하여 다공질실리콘층을 형성하고 해당 다공질실리콘층상에 비다공질결정실리콘층을 에피택셜성장한 실리콘으로 구성된 제1기판을 설치하는 공정과, 제1 및 제2기판중 적어도 한쪽의 적층면이 실리콘산화층을 지니고, 이들 적층 기판사이에 상기 비다공질결정실리콘층이 삽입되도록 상기 제1기판을 제2기판상에 적충하고, 상기 적충된 기판으로부터 상기 실리콘기판을 제거하는 공정과, 상기 실리콘산화층상의 상기 비다공질단결정실리콘층의 표면상의 상기 다공질실리콘층을 에칭에 의해 제거하는 공정으로 이루어진 반도체기판의 제조방법에 있어서,
    상기 다공질실리콘층은 상기 비다공질단결정실리콘층 및 상기 실리콘산화층을 각각 10Å/min이하의 에칭속도에서 에칭하는 에천트에 의해 에칭함으로써 제거되는 것을 특징으로 하는 반도체기판의 제조방법.
  2. 제1항에 있어서, 상기 다공질실리콘층은 양극화성에 의해 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  3. 제1항에 있어서, 상기 실리콘산화층은 상기 제1기판상에 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  4. 제3항에 있어서, 상기 실리콘산화층은 에피택셜성장된 비다공질단결정실리콘층의 표면의 열산화에 의해 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  5. 제3항 또는 제4항에 있어서, 상기 제2기판은 단결정실리콘기판인 것을 특징으로 하는 반도체기판의 제조방법.
  6. 제5항에 있어서, 상기 실리콘산화층은 상기 제2기판의 적층면상에 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  7. 제5항에 있어서, 상기 제2기판의 적층면은 단결정실리콘으로 구성된 것을 특징으로 하는 반도체기판의 제조방법.
  8. 제3항 또는 제4항에 있어서, 상기 제2기판은 글래스기판인 것을 특징으로 하는 반도체기판의 제조방법.
  9. *제1항에 있어서, 상기 실리콘산화층은 상기 제2기판상에 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  10. 제9항에 있어서, 상기 실리콘산화층은 상기 단결정실리콘기판의 열산화에 의해 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  11. 제9항에 있어서, 상기 실리콘산화층은 글래스기판으로 구성된 것을 특징으로 하는 반도체기판의 제조방법.
  12. 제9항 내지 제11항중 어느 한 항에 있어서, 상기 제1기판의 적층면은 에피택셜성장된 비다공질단결정실리콘층인 것을 특징으로 하는 반도체기판의 제조방법.
  13. 제1항에 있어서, 상기 비다공질단결정실리콘층은 상기 다공질층의 기공벽이 산화된 후 에피택셜성장에 의해 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  14. 제13항에 있어서, 상기 비다공질단결정실리콘층은 상기 다공질층이 수소분위기중에서 열처리된 후 에피택셜성장에 의해 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  15. 제1항에 있어서, 상기 다공질실리콘층의 에칭은 플루오르화수소산과 과산화수소수로 구성된 혼합에칭액에 의해 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  16. 제1항에 있어서, 상기 다공질실리콘층의 에칭은 플루오르화수소산, 질산 및 선택적으로 초산을 첨가하여 구성된 혼합에칭액에 의해 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  17. 제1항에 있어서, 상기 다공질실리콘층의 에칭은 알칼리 또는 유기알칼리계 에칭액에 의해 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  18. 제1항에 있어서, 상기 다공질실리콘츠의 에칭은, 농도가 약 50ppm이하인 TMAH수용액에 의해 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  19. 제1항에 있어서, 상기 다공질실리콘층의 에칭은 플루오르화수소산과 과산화수소 수용액의 혼합용액에 의해, 과산화수소수용액에 대해서 약 0.5%이하인 플루오르화수소산농도에서 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
  20. 제1항에 있어서, 상기 에칭에 의한 제거후에 수소분위기중에서 열처리를 행하는 것을 특징으로 하는 반도체기판의 제조방법.
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