JPWO2016111260A1 - 電力変換装置 - Google Patents

Abstract

複数の第１の電力用半導体素子で構成された第１の電力変換回路と、第１の電力変換回路に並列接続され、複数の第２の電力用半導体素子で構成された第２の電力変換回路と、第１及び第２の電力変換回路の各電力用半導体素子を制御するための制御信号を発生する制御回路と、第１の電力用半導体素子に流れる第１の電流量を、第２の電力用半導体素子に流れる第２の電流量と比較し、比較結果に基づいて、第１及び第２の電力変換回路に入力される制御信号の立ち上がり又は立ち下がりのタイミングを制御するタイミング制御信号を発生するタイミング制御信号発生回路と、タイミング制御信号に基づいて、第１及び第２の電力変換回路に入力される制御信号の立ち上がり又は立ち下がりのタイミングを補正するように制御するタイミング補正回路とを備える。

Description

本発明は、複数の電力変換回路（インバータ回路）からなる電力変換装置に関する。

従来、複数の電力用半導体素子を用いてパルス幅変調制御を行う複数の電力変換回路を並列に接続し、同一の交流電圧に基づきこれらを並列駆動する電力変換装置（並列駆動装置）がある。しかしながら、複数の電力用半導体素子を並列に接続したとき、電力用半導体素子の製造上の特性ばらつきによって電力用半導体素子に流れる電流にアンバランスが発生する。従って、同じタイミングでスイッチングさせると特性ばらつきによって、先にオンした電力用半導体素子と、遅れてオフした電力用半導体素子に電流が偏って流れ、大きなスイッチング損失が生じて発熱する。この発熱を抑制するには、大型の放熱フィンが必要なため並列駆動装置の小型化が困難であった。さらに、電流の偏りが大きく、電力用半導体素子の定格電流を上回ると故障が発生する可能性があり、電力用半導体素子を並列駆動しても、出力電流を増加させることができないという問題があった。

例えば、特許文献１には、この電流アンバランスを抑制することが可能なＰＷＭ方式の並列駆動装置が開示されている。また、並列駆動装置は、ＰＷＭ波形の立ち上がりと立ち下がりとを、それぞれ独立して遅らせることが可能な補正回路を備えている。ここで、補正回路は、各並列駆動装置の出力電流の差を比例積分演算して、出力電流の偏りを判定し、ＰＷＭ波形の立ち上がり時には出力電流の大きい並列駆動装置の補正回路の立ち上がり遅れ時間を出力電流の小さい並列駆動装置の補正回路の遅れ時間より長くなるように制御し、ＰＷＭ波形の立ち下がり時には出力電流の大きい並列駆動装置の補正回路の立ち下がり遅れ時間を出力電流の小さい並列駆動装置の補正回路の遅れ時間より短くなるように制御する。

特開平５−３０６６１号公報

しかしながら、引用文献１に開示される並列駆動装置では、各電流検出器で検出した出力電流の差を比例積分演算するにはＤＳＰやマイコンなどの演算機能を有するＩＣを必要とし、さらに電流検出器から出力されるアナログ信号をデジタル信号に変換するためのＡＤコンバータが必要となる。従って、回路規模が大きくなるので、広い実装スペースが必要であるという問題があった。

また、各並列駆動装置の出力電流を検出して比例演算処理を行って電流の偏りを判定するので、出力電流を検出するための信号に対して絶縁対策を施す必要がある。従って、絶縁型の電流検出器が必要となるので、製造コストが高くなるという問題があった。

本発明の目的は以上の問題点を解決し、電力用半導体素子の製造上の特性ばらつきによる電力用半導体素子に流れる電流アンバランスを抑制できる電力変換装置を提供することにある。

本発明に係る電力変換装置は、
複数の第１の電力用半導体素子で構成された第１の電力変換回路と、
上記第１の電力変換回路に並列接続され、複数の第２の電力用半導体素子で構成された第２の電力変換回路と、
上記第１の電力変換回路及び上記第２の電力変換回路の各電力用半導体素子を制御するための制御信号を発生する制御回路と、
上記第１の電力用半導体素子に流れる第１の電流量を、上記第２の電力用半導体素子に流れる第２の電流量と比較し、当該比較結果に基づいて、上記第１の電力変換回路及び第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを制御するタイミング制御信号を発生するタイミング制御信号発生回路と、
上記タイミング制御信号に基づいて、上記第１及び第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを補正する、または上記第１及び第２の電力変換回路に入力される制御信号の立ち上がりおよび立ち下がりのタイミングを補正するように制御するタイミング補正回路とを備えたことを特徴とする。

本発明に係る電力変換装置によれば、ロジック回路をベースとした簡易な回路を用いて各電力用半導体素子に流れる電流のアンバランスを抑制できるので、回路規模を縮小できる。

本発明の実施の形態１に係る電力変換装置の斜視図である。 図１の電力変換装置の構成要素を示すブロック図である。 図２の電力変換装置の動作を示す各信号のタイミングチャートである。 本発明の実施の形態２に係る電力変換装置の構成要素を示すブロック図である。 実施の形態３に係るタイミング補正回路２２（２３）の回路図である。 本発明の実施の形態４に係る電力変換装置の斜視図である。 本発明の実施の形態５に係る電力変換装置の構成要素を示すブロック図である。 図７の電力変換装置の動作を示す各信号のタイミングチャートである。

以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付して説明は省略する。

実施の形態１．
複数の電力用半導体素子からなる３相モータ駆動用のインバータ回路が１つのパッケージに収められるパワーモジュールを並列駆動する場合は、各パワーモジュールに内蔵される３相モータ駆動用のインバータ回路は、電力用半導体素子を直列に２個接続し、それを３並列接続されて構成される。このインバータ回路では、２個直列接続される電力用半導体素子の接続部がパワーモジュールのパッケージ外に出力端子として取り出される。

図１は、本発明の実施の形態１に係る電力変換装置の斜視図である。図１において、複数の電力用半導体素子からそれぞれ構成される電力変換回路２，３（後述する）がそれぞれ樹脂封止されるパワーモジュールＰＭ１，ＰＭ２が同一のヒートシンク１上にネジ止めされ、２つのパワーモジュールＰＭ１，ＰＭ２のリード部はプリント基板４に半田付けされる。従って、同一のヒートシンク１上に２つのパワーモジュールＰＭ１，ＰＭ２が実装されるので、２つのパワーモジュールＰＭ１，ＰＭ２間の温度差を抑制することが可能となる。

図１において、プリント基板４上には、各機器に接続するためのコネクタ５と、パワーモジュールＰＭ１，ＰＭ２内の電力用半導体素子に流れる電流の偏りを比較する比較器２００，２１０やタイミング補正回路２２，２３などを含むロジック回路６と、スナバコンデンサ７と、電源や負荷に接続するためのネジ端子台８により固定されるバスバー９などが実装される。ここで、電力変換回路２，３はネジ端子台８及びバスバー９を介して負荷であるモータ（誘導電動機）１０に接続される。

ここで、同一ヒートシンク上に２つのパワーモジュールＰＭ１，ＰＭ２を実装するには、各パワーモジュールＰＭ１，ＰＭ２のヒートシンク１への取付面の高さを揃える必要がある。従って、治具にパワーモジュールＰＭ１，ＰＭ２を固定した後に各パワーモジュールＰＭ１，ＰＭ２をプリント基板４にそれぞれ半田付けする。

図２は、図１の電力変換装置の構成要素を示すブロック図である。図２において、電力変換装置は、負極側が接地される直流電圧源２５と、当該直流電圧源２５に並列接続される平滑コンデンサ２６と、直流電圧源２５から供給される直流電圧を所定の電圧及び所定の周波数の交流電圧に電力変換してモータ（Ｍ）１０に出力する第１及び第２の電力変換回路２，３とを備えて構成される。電力変換装置は、第１の電力変換回路のＵ相，Ｖ相，Ｗ相の各相の電流を検出する抵抗Ｒ１〜Ｒ３と、第２の電力変換回路のＵ相，Ｖ相，Ｗ相の各相の電流を検出する抵抗Ｒ４〜Ｒ６と、第１の電力変換回路２及び第２の電力変換回路３の各電力用半導体素子をスイッチング制御するためのゲート制御信号ＧＳを発生する制御回路２４とを備えて構成される。

電力変換装置は、ゲート制御信号ＧＳの立ち上がりエッジを検出する立ち上がりエッジ検出回路１８と、ゲート制御信号ＧＳの立ち下がりエッジを検出する立ち下がりエッジ検出回路１９と、第１の電力変換回路２を構成する各電力用半導体素子に流れる電流量を、第２の電力変換回路３を構成する各電力用半導体素子に流れる電流量と比較し、当該比較結果に基づいて、第１の電力変換回路２に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する第１のタイミング制御信号ＴＳ１を発生する第１のタイミング制御信号発生回路２０と、第１のタイミング制御信号ＴＳ１に基づいて、第１の電力変換回路２に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを補正するように制御するタイミング補正回路２２とを備えて構成される。

ここで、第１のタイミング制御信号発生回路２０は、第１の電力変換回路２を構成する各電力用半導体素子に流れる電流量が第２の電力変換回路３を構成する各電力用半導体素子に流れる電流量よりも大きいときに第１の電力変換回路２の各電力用半導体素子に入力される制御信号ＧＳの立ち上がりのタイミングを遅らせるように制御する第１のタイミング制御信号ＴＳ１を発生する。

電力変換装置は、第１の電力変換回路２を構成する各電力用半導体素子に流れる電流量を、第２の電力変換回路３を構成する各電力用半導体素子に流れる電流量と比較し、当該比較結果に基づいて、第２の電力変換回路３に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する第２のタイミング制御信号ＴＳ２を発生する第２のタイミング制御信号発生回路２１と、第２のタイミング制御信号ＴＳ２に基づいて、第２の電力変換回路３に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを補正するように制御するタイミング補正回路２３とを備えて構成される。

ここで、第２のタイミング制御信号発生回路２１は、第２の電力変換回路３の各電力用半導体素子の電流量が第１の電力変換回路２の各電力用半導体素子の電流量よりも大きいときに第２の電力変換回路３の各電力用半導体素子に入力される制御信号の立ち下がりのタイミングを早めるように制御する第２のタイミング制御信号ＴＳ２を発生する。

第１の電力変換回路２は、第１〜第６の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１，ＵＮ１，ＶＮ１，ＷＮ１と、第１〜第６の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１，ＵＮ１，ＶＮ１，ＷＮ１に対して逆並列にフリーホイールダイオードとしてそれぞれ接続される高周波用ダイオードＤ１，Ｄ３，Ｄ５，Ｄ２，Ｄ４，Ｄ６とを備えて構成される。

図２において、第１の電力用半導体素子ＵＰ１と第４の電力用半導体素子ＵＮ１とを直列接続した第１のハーフブリッジ回路と、第２の電力用半導体素子ＶＰ１と第５の電力用半導体素子ＶＮ１とを直列接続した第２のハーフブリッジ回路と、第３の電力用半導体素子ＷＰ１と第６の電力用半導体素子ＷＮ１とを直列接続した第３のハーフブリッジ回路とを構成し、第１及び第２のハーフブリッジ回路を並列接続し、第２及び第３のハーフブリッジ回路を並列接続する。ここで、第１〜第６の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１，ＵＮ１，ＶＮ１，ＷＮ１としてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を使用し、各第１、第２及び第３の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１のコレクタ端子がそれぞれ接続される３個の第１〜第３の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１が上アーム２Ａを構成し、各第４〜第６の電力用半導体素子ＵＮ１，ＶＮ１，ＷＮ１が下アーム２Ｂを構成する。

また、第１の電力変換回路２は図１のパワーモジュールＰＭ１内に封止され、パワーモジュールＰＭ１は第１〜第７の端子を有し、第１の端子は電源供給端子であり、第１〜第３のハーフブリッジ回路の各一方の端子に接続され、第２〜第４の端子はそれぞれ、第１〜第３のハーフブリッジ回路の各他方の端子に接続され、各第５〜第７の端子は上アーム２Ａの電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１と下アーム２Ｂの電力用半導体素子ＵＮ１，ＶＮ１，ＷＮ１とのそれぞれの接続部にそれぞれ接続される。

第１の電力変換回路２の上アーム２Ａの第１〜第３の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１の各コレクタ端子は、当該各コレクタ端子と接続される電源供給端子Ｔ１を介して直流電圧源２５の正側に接続される。下アーム２Ｂの電力用半導体素子ＵＮ１，ＶＮ１，ＷＮ１のエミッタ端子Ｔ２，Ｔ３，Ｔ４は、各抵抗Ｒ１〜Ｒ３を介して接地される。

上アーム２Ａの第１の電力用半導体素子ＵＰ１のエミッタ端子と下アーム２Ｂの第４の電力用半導体素子ＵＮ１のコレクタ端子とが接続され、上アーム２Ａの第２の電力用半導体素子ＶＰ１のエミッタ端子と下アーム２Ｂの第５の電力用半導体素子ＶＮ１のコレクタ端子とが接続され、上アーム２Ａの第３の電力用半導体素子ＷＰ１のエミッタ端子と下アーム２Ｂの第６の電力用半導体素子ＷＮ１のコレクタ端子とが接続され、各接続部はモータ１０にそれぞれ接続される。

また、第２の電力変換回路３は、第１〜第６の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２，ＵＮ２，ＶＮ２，ＷＮ２と、第１〜第６の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２，ＵＮ２，ＶＮ２，ＷＮ２それぞれに対して逆並列にフリーホイールダイオードとして接続される高周波用ダイオードＤ７，Ｄ９，Ｄ１１，Ｄ８，Ｄ１０，Ｄ１２とを備えて構成される。ここで、第２の電力変換回路３は、第１の電力変換回路２に並列接続される。

図２において、第２の電力用半導体素子ＵＰ２と第４の電力用半導体素子ＵＮ２とを直列接続した第１のハーフブリッジ回路と、第２の電力用半導体素子ＶＰ２と第５の電力用半導体素子ＶＮ２とを直列接続した第２のハーフブリッジ回路と、第３の電力用半導体素子ＷＰ２と第６の電力用半導体素子ＷＮ２とを直列接続した第３のハーフブリッジ回路とを構成し、第１及び第２のハーフブリッジ回路を並列接続し、第２及び第３のハーフブリッジ回路を並列接続する。ここで、第１〜第６の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２，ＵＮ２，ＶＮ２，ＷＮ２としてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を使用し、各第１、第２及び第３の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２のコレクタ端子がそれぞれ接続される３個の第１〜第３の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２が上アーム３Ａを構成し、各第４〜第６の電力用半導体素子ＵＮ２，ＶＮ２，ＷＮ２が下アーム３Ｂを構成する。

また、第２の電力変換回路３はパワーモジュールＰＭ２内に封止され、パワーモジュールＰＭ２は第１〜第７の端子を有し、第１の端子は電源供給端子であり、第４〜第６のハーフブリッジ回路の各一方の端子に接続され、第２〜第４の端子はそれぞれ、第４〜第６のハーフブリッジ回路の各他方の端子に接続され、各第５〜第７の端子は、上アームの電力用半導体素子と下アームの電力用半導体素子との接続部にそれぞれ接続される。

第２の電力変換回路３の上アーム３Ａの第１〜第３の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２の各コレクタ端子は、当該各コレクタ端子と接続される電源供給端子Ｔ５を介して直流電圧源２５の正側に接続される。下アーム３Ｂの電力用半導体素子ＵＮ２，ＶＮ２，ＷＮ２のエミッタ端子Ｔ６，Ｔ７，Ｔ８は、各抵抗Ｒ６〜Ｒ８を介して接地される。

上アーム３Ａの第１の電力用半導体素子ＵＰ２のエミッタ端子と下アーム３Ｂの第４の電力用半導体素子ＵＮ２のコレクタ端子とが接続され、上アーム３Ａの第２の電力用半導体素子ＶＰ２のエミッタ端子と下アーム３Ｂの第５の電力用半導体素子ＶＮ２のコレクタ端子とが接続され、上アーム３Ａの第３の電力用半導体素子ＷＰ２のエミッタ端子と下アーム３Ｂの第６の電力用半導体素子ＷＮ２のコレクタ端子とが接続され、各接続部はモータ１０にそれぞれ接続される。

図２において、第１のタイミング制御信号発生回路２０は、比較器２００と、アンドゲート２０１，２０２と、加算器２０３とを備えて構成される。第２のタイミング制御信号発生回路２０は、比較器２１０と、アンドゲート２１１，２１２と、加算器２１３とを備えて構成される。

立ち上がりエッジ検出回路１８は、ゲート制御信号ＧＳの立ち上がりに同期して所定のパルス幅を有するハイレベルの立ち上がりエッジ検出信号ＧＲＳを発生してアンドゲート２０１，２１１にそれぞれ出力する。立ち下がりエッジ検出回路１９は、ゲート制御信号ＧＳの立ち下がりに同期して所定のパルス幅を有するハイレベルの立ち下がりエッジ検出信号ＧＤＳを発生してアンドゲート２０２，２１２にそれぞれ出力する。ここで、上記パルス幅は、各立ち上がりエッジ検出回路１８及び立ち下がりエッジ検出回路１９に含まれる抵抗Ｒ及び容量ＣのＣＲ時定数で任意に設定できる。

比較器２００は、第１の電力変換回路２のＷ相の電流Ｉ１に相当する抵抗Ｒ３の両端電圧差の値を非反転入力端子に入力し、第２の電力変換回路３のＷ相の電流Ｉ２に相当する抵抗Ｒ６の両端電圧差の値を反転入力端子に入力する。ここで、比較器２００は、電流Ｉ１と電流Ｉ２とを比較して当該比較結果信号ＣＯＳ１を発生してアンドゲート２０１及びアンドゲート２０２に出力する。すなわち、比較器２００は、電流Ｉ１が電流Ｉ２よりも大きいときは比較結果信号ＣＯＳ１としてハイレベル信号（Ｈ）を出力し、電流Ｉ１が電流Ｉ２以下であるときは比較結果信号ＣＯＳ１としてローレベル信号（Ｌ）を出力する。

アンドゲート２０１は、比較結果信号ＣＯＳ１と立ち上がりエッジ検出信号ＧＲＳとの論理積の値を演算し電流偏り信号Ｓ１を発生して加算器２０３に出力する。アンドゲート２０２は、比較結果信号ＣＯＳ１と立ち下がりエッジ検出信号ＧＤＳとの論理積の値を演算し電流偏り信号Ｓ２を発生して加算器２０３に出力する。加算器２０３は、各アンドゲート２０１，２０２から入力される電流偏り信号Ｓ１と電流偏り信号Ｓ２とを加算し、当該加算値を第２の電力変換回路３を制御するゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御するタイミング制御信号ＴＳ１としてタイミング補正回路２３に出力する。すなわち、第１のタイミング制御信号発生回路２０は、第１の比較結果信号ＣＯＳ１と立ち上がりエッジ検出信号ＧＲＳとの第１の論理積の値を演算し、第１の比較結果信号ＣＯＳ１と、立ち下がりエッジ検出信号ＧＤＳとの第２の論理積の値を演算し、第１の論理積の値及び第２の論理積の値のいずれか１つに基づいて第１のタイミング制御信号ＴＳ１を発生する。

比較器２１０は、第１の電力変換回路２のＷ相の電流Ｉ１に相当する抵抗Ｒ３の両端電圧差の値を非反転入力端子に入力し、第２の電力変換回路３のＷ相の電流Ｉ２に相当する抵抗Ｒ６の両端電圧差の値を反転入力端子に入力する。ここで、比較器２１０は、電流Ｉ１と電流Ｉ２とを比較して当該比較結果信号ＣＯＳ２を発生してアンドゲート２１１及びアンドゲート２１２に出力する。すなわち、比較器２１０は、電流Ｉ２が電流Ｉ１よりも大きいときは比較結果信号ＣＯＳ２としてハイレベル信号（Ｈ）を出力し、電流Ｉ２が電流Ｉ１以下であるときは比較結果信号ＣＯＳ２としてローレベル信号（Ｌ）を出力する。

アンドゲート２１１は、比較結果信号ＣＯＳ２と立ち上がりエッジ検出信号ＧＲＳとの論理積の値を演算し電流偏り信号Ｓ３を発生して加算器２１３に出力する。アンドゲート２１２は、比較結果信号ＣＯＳ２と立ち下がりエッジ検出信号ＧＤＳとの論理積の値を演算し電流偏り信号Ｓ４を発生して加算器２１３に出力する。加算器２１３は、各アンドゲート２１１，２１２から入力される電流偏り信号Ｓ３と電流偏り信号Ｓ４とを加算し、当該加算値を第１の電力変換回路２を制御するゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御するタイミング制御信号ＴＳ２としてタイミング補正回路２２に出力する。すなわち、第２のタイミング制御信号発生回路２１は、第２の比較結果信号ＣＯＳ２と立ち上がりエッジ検出信号ＧＲＳとの第１の論理積の値を演算し、第２の比較結果信号ＣＯＳ２と、立ち下がりエッジ検出信号ＧＤＳとの第２の論理積の値を演算し、第１の論理積の値及び第２の論理積の値のいずれか１つに基づいて第２のタイミング制御信号ＴＳ２を発生する。

タイミング補正回路２２は、タイミング制御信号ＴＳ１に基づいて、ゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する。ここで、タイミング補正回路２２は、電流偏り信号Ｓ３が入力されると、ゲート制御信号ＧＳの立ち上がりのタイミングを遅らせる。また、タイミング補正回路２２は、電流偏り信号Ｓ４が入力されると、ゲート制御信号ＧＳの立ち下がりのタイミングを早める。

タイミング補正回路２３は、タイミング制御信号ＴＳ２に基づいて、ゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する。ここで、タイミング補正回路２３は、電流偏り信号Ｓ１が入力されると、ゲート制御信号ＧＳの立ち上がりのタイミングを遅らせる。また、タイミング補正回路２３は、電流偏り信号Ｓ２が入力されると、ゲート制御信号ＧＳの立ち下がりのタイミングを早める。

以上のように構成された電力変換装置の動作及び作用効果について以下に説明する。

図３は、図２の電力変換装置の動作を示す各信号のタイミングチャートである。図３は、図１の２つのパワーモジュールＰＭ１，ＰＭ２内にそれぞれ実装される第１及び第２の電力変換回路２，３の電力用半導体素子ＷＰ１及び電力用半導体素子ＷＰ２に同一のゲート制御信号ＧＳがそれぞれ入力される場合のタイミングチャート図である。ここで、２つのパワーモジュールＰＭ１，ＰＭ２に内蔵される電力用半導体素子の特性ばらつきによって、パワーモジュールＰＭ１に内蔵される第１の電力変換回路２内の電力用半導体素子ＷＰ１がオフからオンし、オンからオフするタイミングがパワーモジュールＰＭ２に内蔵される第２の電力変換回路３内の電力用半導体素子ＷＰ２よりも早いと仮定する。また、ゲート制御信号ＧＳの１パルス毎に第１の電力変換回路２及び第２の電力変換回路３それぞれに流れる電流の偏りを検出し、次のゲート制御信号ＧＳの１パルスで制御信号ＧＳの立ち上がりもしくは立ち下がりが補正されて第１の電力変換回路２及び第２の電力変換回路３にそれぞれ出力される。

最初の１パルスでは、第１の電力変換回路２の電力用半導体素子ＷＰ１及び第２の電力変換回路３の電力用半導体素子ＷＰ２に入力されるゲート制御信号ＧＳ１，ＧＳ２は、時刻ｔ１から時刻ｔ４においてそれぞれハイレベル（Ｈ）である。ここで、各ゲート制御信号ＧＳ１，ＧＳ２は制御回路２４が発生するゲート制御信号ＧＳの立ち上がり及び立ち下がりのタイミングと同一である。すなわち、最初の１パルスでは、タイミング補正回路２２，２３によりゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングは補正されない。

立ち上がりエッジ検出回路１８により検出される立ち上がりエッジ検出信号ＧＲＳは、時刻ｔ１から時刻ｔ２までハイレベルとなる。また、立ち下がりエッジ検出回路１９により検出される立ち下がりエッジ検出信号ＧＤＳは、時刻ｔ４から時刻ｔ５までハイレベルとなる。ここで、時刻ｔ２，ｔ５は、立ち上がりエッジ検出回路１８及び立ち下がりエッジ検出回路１９それぞれのＣＲ時定数により決定される。

先にオンする電力用半導体素子ＷＰ１に流れる電流Ｉ１と、後にオンする電力用半導体素子ＷＰ２に流れる電流Ｉ２とが図示される。ここで、電力用半導体素子ＷＰ１には、電流Ｉ１の流れ始めに偏って流れて高いピーク値を示す。すなわち、時刻ｔ１から時刻ｔ２までの間に電流Ｉ１は急激に増加し、電力用半導体素子ＷＰ２に流れる電流Ｉ２は時刻ｔ１から時刻ｔ３までの間で徐々に増加する。従って、電流Ｉ２が増加するにつれて電流Ｉ１は減少し、時刻ｔ３では電流Ｉ１と電流Ｉ２とはほぼ同一の値となる。

先にオンした電力用半導体素子ＷＰ１は後にオンした電力用半導体素子ＷＰ２よりも先にオフする。ここで、電力用半導体素子ＷＰ２には、電力用半導体素子ＷＰ１がオンからオフするタイミングに電力用半導体素子ＷＰ２に流れる電流に偏りが発生して高いピーク値を示す。すなわち、従って、電力用半導体素子ＷＰ１がオフすると（時刻ｔ４）、電力用半導体素子ＷＰ１に流れる電流Ｉ１は時刻ｔ４から時刻ｔ５まで徐々に減少してゼロの値になる。これに対して、電力用半導体素子ＷＰ１よりも後でオフする電力用半導体素子ＷＰ２に流れる電流Ｉ２は、電力用半導体素子ＷＰ１がオフした時刻ｔ４において急激に増加し、電力用半導体素子ＷＰ２がオフした後時刻ｔ５にかけて徐々に減少してゼロの値になる。

比較器２００により発生される比較結果信号ＣＯＳ１は、時刻ｔ１から時刻ｔ３までは電流Ｉ１が電流Ｉ２よりも大きいので、ハイレベル信号（Ｈ）となる。比較器２１０により発生される比較結果信号ＣＯＳ２は、時刻ｔ４から時刻ｔ５までは電流Ｉ２が電流Ｉ１以下であるので、ハイレベル信号（Ｈ）となる。

比較結果信号ＣＯＳ１と立ち上がりエッジ検出回路ＧＲＳとの論理積である電流偏り信号Ｓ１は、時刻ｔ１から時刻ｔ２まではハイレベル信号（Ｈ）となる。比較結果信号ＣＯＳ１と立ち下がりエッジ検出回路ＧＤＳとの論理積である電流偏り信号Ｓ２は、時刻ｔ１から時刻ｔ５まではローレベル信号（Ｌ）となる。ここで、電流偏り信号Ｓ１がハイレベル信号である場合には電力用半導体素子ＷＰ１が先にオンすることで第１の電力変換回路２に電流が偏って流れたということを検知する。

比較結果信号ＣＯＳ２と立ち上がりエッジ検出回路ＧＲＳとの論理積である電流偏り信号Ｓ３は、時刻ｔ１から時刻ｔ５まではローレベル信号（Ｌ）となる。また、比較結果信号ＣＯＳ２と立ち下がりエッジ検出回路ＧＤＳとの論理積である電流偏り信号Ｓ４は、時刻ｔ４から時刻ｔ５まではハイレベル信号（Ｈ）となる。ここで、電流偏り信号Ｓ４がハイレベル信号である場合には電力用半導体素子ＷＰ１が先にオフしたことで第２の電力変換回路３に電流が偏って流れたということを検知する。

タイミング補正回路２２に電流偏り信号Ｓ１が入力されると、第１の電力変換回路２に入力されるゲート制御信号ＧＳの立ち上がりのタイミングは遅れる。従って、次のスイッチングの際における第１の電力変換回路２に入力されるゲート制御信号ＧＳの立ち上がりのタイミングが時間期間ｔｄｏｎ（秒）だけ遅れる。すなわち、電力用半導体素子ＷＰ２は時刻ｔ６でオンし、電力用半導体素子ＷＰ１は時刻ｔ７でオンする。従って、電力用半導体素子ＷＰ１に流れる電流Ｉ１のピークは減少し、第１の電力変換回路２の電流偏りは減少する。

タイミング補正回路２３に電流偏り信号Ｓ４が入力されると、第２の電力変換回路３に入力されるゲート制御信号ＧＳの立ち下がりのタイミングは早くなる。従って、次のスイッチングの際における第２の電力変換回路３に入力されるゲート制御信号ＧＳの立ち下がりのタイミングが時間期間ｔｄｏｆｆ（秒）だけ早くなる。すなわち、電力用半導体素子ＷＰ２は時刻ｔ８でオフし、電力用半導体素子ＷＰ１は時刻ｔ９でオフする。従って、電力用半導体素子ＷＰ２に流れる電流Ｉ２のピークは減少し、第２の電力変換回路３の電流偏りは減少する。

以上の実施の形態に係る電力変換装置によれば、ロジック回路をベースとした簡易な回路を用いて電力用半導体素子の製造上の特性ばらつきによる電力用半導体素子に流れる電流アンバランスを抑制できる。従って、ＤＳＰやマイコンなど演算処理機能を有するＩＣを使用することがないので、回路規模を縮小することができ、広い実装スペースを必要とすることがないという効果を得ることができる。

また、本実施の形態に係る電力変換装置によれば、電力用半導体素子の製造上のばらつきによる電力用半導体素子に流れる電流のアンバランスを抑制できるので、２つのパワーモジュール間の温度差が小さくすることができる。従って、パワーモジュールに内蔵される電力用半導体素子の温度特性に起因した電流偏りも抑制できる。さらに、２つのパワーモジュールを同一のヒートシンク上に実装する必要がないので、同一の基板上に２つのパワーモジュールを実装する必要がない。従って、２つのパワーモジュールを異なるヒートシンク上にそれぞれ実装することができ、さらには異なる基板上にそれぞれ実装することが可能となる。

また、本実施の形態に係る電力変換装置によれば、各電力用半導体素子に流れる電流を検出する抵抗を下アームの電力用半導体素子と接地との間に設け、抵抗の両端電位を検出して各電力用半導体素子に流れる電流を検出するので、各電力用半導体素子に流れる出力電流を検出するための絶縁型の電流検出器を必要としない。従って、製造コストを大幅に削減することが可能となる。

以上の実施の形態では、Ｗ相の電流を比較することにより電流アンバランスを抑制したが、本発明はこれに限定されない。例えば、Ｕ相，Ｖ相の電流をそれぞれ比較することにより電流アンバランスを抑制してもよいし、Ｕ相の電流とＶ相の電流，Ｖ相の電流とＷ相の電流，Ｗ相の電流とＵ相の電流とを比較することにより電流アンバランスを抑制してもよい。この場合においても、本実施の形態と同様の効果を得ることができる。

また、本実施の形態では、上アームの電力用半導体素子を制御するゲート制御信号と下アームの電力用半導体素子を制御するゲート制御信号とを同一としたが、本発明はこれに限定されない。例えば、上アームの電力用半導体素子と下アームの電力用半導体素子とが異なるゲート制御信号を用いて制御されてもよい。この場合においても、本実施の形態と同様の効果を得ることができる。さらに、上述 した実施の形態に比較すると、上アームの電力用半導体素子のゲート制御信号に同期した立ち上がりエッジ検出信号もしくは立ち下がりエッジ検出信号と、下アームの電力用半導体素子のゲート制御信号に同期した立ち上がりエッジ検出信号もしくは立ち下がりエッジ検出信号との論理積を演算することが可能となるので、上アームの電力用半導体素子に電流が偏って流れたのか、もしくは下アームの電力用半導体素子に電流が偏って流れたのかを検出することが可能となる。

なお、本実施の形態の変形例として、図１の直流電圧源２５を用いる代わりに交流電源を用いてもよく、その場合は例えばダイオードの整流回路などの交流直流変換回路が電力変換装置内に備えられる。この場合においても、本実施の形態と同様の効果を得ることができる。

実施の形態２．
上述した実施の形態では、１パルス毎に電流の偏りを検出して次のパルスにおいて制御信号の立ち上がりもしくは立ち下がりのタイミングを補正するように制御した。この構成では、単位時間あたりの制御回数が多くなるので、制御動作が複雑となり誤動作が発生する場合がある。これに対して、本実施の形態では、第１の電力変換回路２及び第２の電力変換回路３に対する制御信号ＧＳを補正する回数を減少させて制御動作の誤動作を抑制することを特徴とする。

図４は、本発明の実施の形態２に係る電力変換装置の構成要素を示すブロック図である。図４の電力変換装置は、図２の電力変換装置に比較すると、第１のタイミング制御信号発生回路２０と第１のタイミング補正回路２２との間にカウンタ回路３７をさらに備え、第２のタイミング制御信号発生回路２１と第２のタイミング補正回路２３との間にカウンタ回路３８をさらに備えたことを特徴とする。

カウンタ回路３７は、第１のタイミング制御信号ＴＳ１が発生される回数を計数し、所定の単位時間内においてその回数が第１のカウンタ値に到達すれば第１のタイミング制御信号ＴＳ１を第１のタイミング補正回路２２に出力する。カウンタ回路３８は、第２のタイミング制御信号ＴＳ２が発生される回数を計数し、所定の単位時間内においてその回数が第２のカウンタ値に到達すれば第２のタイミング制御信号ＴＳ２を第２のタイミング補正回路２３に出力する。

本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置と同様の動作を行い、同様の作用効果を得ることができる。さらに、本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置に比較すると、第１及び第２のタイミング制御信号ＴＳ１，ＴＳ２の発生回数をカウントしてそれぞれ所定の回数に到達すればこれらの信号を第１及び第２のタイミング補正回路２２，２３にそれぞれ出力することが相違する。従って、本実施の形態に係る電力変換装置は、実施の形態１に係る電力変換装置に比較すると、第１の電力変換回路２及び第２の電力変換回路３に対する制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを補正する回数を減少させることができるので、誤動作の発生を抑制できる。

実施の形態３．
上述した実施の形態２では、第１及び第２のタイミング制御信号が発生される回数がそれぞれ所定のカウンタ値に到達すれば第１の電力変換回路２及び第２の電力変換回路３の各電力用半導体素子に入力されるゲート制御信号ＧＳの立ち下がりもしくは立ち上がりのタイミングを制御した。本実施の形態では、さらにゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを各カウンタ値に基づいて変更できることを特徴とする。

図５は、実施の形態３に係るタイミング補正回路２２（２３）の回路図である。図５において、各タイミング補正回路２２，２３は、制御回路２４に接続されるインバータＩＶ０と、インバータＩＶ０の出力端子にそれぞれ接続される複数Ｎ個のスイッチＳＷ１〜ＳＷＮと、各ＳＷ１〜ＳＷＮに直列接続される抵抗Ｒ及びインバータＩＶ１〜ＩＶＮと、各抵抗Ｒの出力端子と各インバータＩＶ１〜ＩＶＮの入力端子との間にそれぞれ設けられる容量Ｃと、シフトレジスタ５０とを備えて構成される。ここで、各インバータＩＶ１〜ＩＶＮの出力端子は第１の電力変換回路２及び第２の電力変換回路３の各電力用半導体素子のゲート端子に接続され、各容量Ｃの一端は接地されている。

シフトレジスタ５０は、カウンタ回路３７，３８からの第１のカウンタ値，第２のカウンタ値ＣＯ１，ＣＯ２を入力し、各カウンタ値ＣＯ１，ＣＯ２に基づいて、ＣＲ時定数を切り替える切替回路ＳＷのスイッチＳＷ１〜ＳＷＮをスイッチング制御して第１の電力変換回路２及び第２の電力変換回路３の各電力用半導体素子を制御するゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する。

本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置と同様の動作を行い、同様の作用効果を得ることができる。さらに、本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置に比較すると、ゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを各カウンタ値に基づいて変更することができるので、補正回路２２，２３により制御できるタイミングを数パターンに増加させることが可能となる。従って、各電力用半導体素子の特性ばらつきに適したタイミングに設定することが可能となる。

実施の形態４．
上述した実施の形態１に係る電力変換装置では、各電力変換回路が実装されるパワーモジュールＰＭ１，ＰＭ２を同一ヒートシンク上に実装した。従って、各パワーモジュールＰＭ１，ＰＭ２のヒートシンク１への取付面の高さを揃えずにプリント基板４に半田付けすると、ヒートシンク１にパワーモジュールＰＭ１，ＰＭ２をネジ止めするときに、パワーモジュール１の半田付け部に応力が加わってクラックが発生し、パワーモジュールＰＭ１，ＰＭ２とプリント基板１とが電気的に切断されるという問題がある。これに対して、本実施の形態では、各パワーモジュールＰＭ１，ＰＭ２を機械的に分離したヒートシンク４１上にそれぞれネジ止めしたことを特徴とする。

図６は、本発明の実施の形態４に係る電力変換装置の斜視図である。図６において、各小型ヒートシンク４１上にそれぞれ、パワーモジュールＰＭ１，ＰＭ２がネジ止めされ、各パワーモジュールＰＭ１，ＰＭ２のリード部はプリント基板４４にそれぞれ半田付けされる。また、各プリント基板４４上には、スナバコンデンサ４７と、各機器に接続するためのコネクタ４５と、電源や負荷に接続するためのネジ端子台４８とが実装される。ここで、各スナバコンデンサ４７は、各パワーモジュールＰＭ１，ＰＭ２に近接して実装される。

制御基板４８に、パワーモジュールＰＭ１，ＰＭ２内の電力用半導体素子に流れる電流の偏りを比較する比較器２００，２１０やタイミング補正回路２２，２３などを含むロジック回路６が実装され、各コネクタ４５にケーブル４９を介して接続される。また、各パワーモジュールＰＭ１，ＰＭ２が実装される各プリント基板４４上のネジ端子台４８はそれぞれケーブル４９を介して接続され、このケーブル４９を介して負荷であるモータ（誘導電動機）１０に接続される。

本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置と同様の動作を行い、同様の作用効果を得ることができる。さらに、本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置に比較すると、各パワーモジュールＰＭ１，ＰＭ２を機械的に分離したヒートシンク４１上にそれぞれネジ止めするので、ヒートシンク上のクラックの発生を抑制し、このクラックに起因するパワーモジュールＰＭ１，ＰＭ２とプリント基板１との電気的な切断を回避することができる。従って、本実施の形態では、治具でパワーモジュール取付面の高さを揃える必要がないので、上述した実施の形態１に比較すると、電力変換装置の組立性が改善される。

実施の形態５．
上述した実施の形態では、第１〜第６の電力用半導体素子ＵＰ１〜ＷＮ１及び第７〜第１２の電力用半導体素子ＵＰ２〜ＷＮ２としてＩＧＢＴを用い、電力変換回路のＵＶＷ相の電流を６本の抵抗で検出することにより電力用半導体素子に流れる電流のアンバランスを抑制した。この構成によれば、ＩＧＢＴには半導体特性としての蓄積時間が存在するので、ゲート制御信号ＧＳがオフになった後もＩＧＢＴにはある時間、テール電流が流れ続ける。このテール電流が流れる時間は、通電電流の値によって変化するので、各電力変換回路において、同一相を構成する電力用半導体素子に流れる電流偏りをゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングで比較しゲート制御信号ＧＳの立ち上がり、及び立ち下がりの時間を個別に制御する必要があった。

これに対して、本実施の形態では、第１〜第６の電力用半導体素子ＵＰ１〜ＷＮ１及び第７〜第１２の電力用半導体素子ＵＰ２〜ＷＮ２としてＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を用い、電力変換回路のＵＶＷ相の電流を１本の抵抗で検出することにより電力用半導体素子に流れる電流のアンバランスを抑制することを特徴とする。

図７は本発明の実施の形態５に係る電力変換装置の構成要素を示すブロック図である。図７の電力変換装置は、負極側が接地される直流電圧源２５と、当該直流電圧源２５に並列接続される平滑コンデンサ２６と、直流電圧源２５から供給される直流電圧を所定の電圧及び所定の周波数の交流電圧に電力変換してモータ（Ｍ）１０に出力する第１及び第２の電力変換回路２−１，３−１とを備えて構成される。電力変換装置は、第１の電力変換回路２−１のＵ相，Ｖ相，Ｗ相の電流を検出する抵抗Ｒ７と、第２の電力変換回路３−１のＵ相，Ｖ相，Ｗ相の各相の電流を検出する抵抗Ｒ８と、第１の電力変換回路２−１及び第２の電力変換回路３−１の各電力用半導体素子をスイッチング制御するためのゲート制御信号ＧＳを発生する制御回路２４とを備えて構成される。

電力変換装置は、ゲート制御信号ＧＳの立ち上がりエッジを検出する立ち上がりエッジ検出回路１８と、第１の電力変換回路２−１を構成する各電力用半導体素子に流れる電流量を、第２の電力変換回路３−１を構成する各電力用半導体素子に流れる電流量と比較し、当該比較結果に基づいて、第１の電力変換回路２−１に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する第１のタイミング制御信号ＴＳ１を発生する第１のタイミング制御信号発生回路２０Ａと、第１のタイミング制御信号ＴＳ１に基づいて、第１の電力変換回路２−１に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを補正するように制御するタイミング補正回路２２とを備えて構成される。

ここで、第１のタイミング制御信号発生回路２０Ａは、第１の電力変換回路２−１を構成する各電力用半導体素子に流れる電流量が第２の電力変換回路３−１を構成する各電力用半導体素子に流れる電流量よりも大きいときに第１の電力変換回路２−１の各電力用半導体素子に入力される制御信号ＧＳの立ち上がり、もしくは立ち下がりのタイミングを遅らせるように制御する第１のタイミング制御信号ＴＳ１を発生する。

電力変換装置は、第１の電力変換回路２−１を構成する各電力用半導体素子に流れる電流量を、第２の電力変換回路３−１を構成する各電力用半導体素子に流れる電流量と比較し、当該比較結果に基づいて、第２の電力変換回路３−１に入力されるゲート制御信号ＧＳの立ち上がり、もしくは立ち下がりのタイミングを制御する第２のタイミング制御信号ＴＳ２を発生する第２のタイミング制御信号発生回路２１Ａと、第２のタイミング制御信号ＴＳ２に基づいて、第２の電力変換回路３−１に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを補正するように制御するタイミング補正回路２３とを備えて構成される。

ここで、第２のタイミング制御信号発生回路２１Ａは、第２の電力変換回路３−１の各電力用半導体素子の電流量が第１の電力変換回路２−１の各電力用半導体素子の電流量よりも大きいときに第２の電力変換回路３−１の各電力用半導体素子に入力される制御信号の立ち上がり、もしくは立ち下がりのタイミングを遅らせるように制御する第２のタイミング制御信号ＴＳ２を発生する。

第１の電力変換回路２−１は、第１〜第６の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１，ＵＮ１，ＶＮ１，ＷＮ１と、第１〜第６の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１，ＵＮ１，ＶＮ１，ＷＮ１に対して逆並列にフリーホイールダイオードとしてそれぞれ接続される高周波用ダイオードＤ１，Ｄ３，Ｄ５，Ｄ２，Ｄ４，Ｄ６とを備えて構成される。

図７において、第１の電力用半導体素子ＵＰ１と第４の電力用半導体素子ＵＮ１とを直列接続した第１のハーフブリッジ回路と、第２の電力用半導体素子ＶＰ１と第５の電力用半導体素子ＶＮ１とを直列接続した第２のハーフブリッジ回路と、第３の電力用半導体素子ＷＰ１と第６の電力用半導体素子ＷＮ１とを直列接続した第３のハーフブリッジ回路とを構成し、第１及び第２のハーフブリッジ回路を並列接続し、第２及び第３のハーフブリッジ回路を並列接続する。ここで、第１〜第６の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１，ＵＮ１，ＶＮ１，ＷＮ１としてＳｉ半導体またはＳｉＣ半導体で構成されたＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を使用し、各第１、第２及び第３の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１のドレイン端子がそれぞれ接続される３個の第１〜第３の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１が上アーム２−１Ａを構成し、各第４〜第６の電力用半導体素子ＵＮ１，ＶＮ１，ＷＮ１が下アーム２−１Ｂを構成する。

また、第１の電力変換回路２−１は図１のパワーモジュールＰＭ１内に封止され、パワーモジュールＰＭ１は第１〜第７の端子を有し、第１の端子は電源供給端子であり、第１〜第３のハーフブリッジ回路の各一方の端子に接続され、第２〜第４の端子はそれぞれ、第１〜第３のハーフブリッジ回路の各他方の端子に接続され、各第５〜第７の端子は上アーム２−１Ａの電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１と下アーム２−１Ｂの電力用半導体素子ＵＮ１，ＶＮ１，ＷＮ１とのそれぞれの接続部にそれぞれ接続される。

第１の電力変換回路２−１の上アーム２−１Ａの第１〜第３の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１の各ドレイン端子は、当該各ドレイン端子と接続される電源供給端子Ｔ１を介して直流電圧源２５の正側に接続される。下アーム２−１Ｂの電力用半導体素子ＵＮ１，ＶＮ１，ＷＮ１のソース端子Ｔ２，Ｔ３，Ｔ４は抵抗Ｒ７を介して接地される。

図７において、第１の電力用半導体素子ＵＰ２と第４の電力用半導体素子ＵＮ２とを直列接続した第１のハーフブリッジ回路と、第２の電力用半導体素子ＶＰ２と第５の電力用半導体素子ＶＮ２とを直列接続した第２のハーフブリッジ回路と、第３の電力用半導体素子ＷＰ２と第６の電力用半導体素子ＷＮ２とを直列接続した第３のハーフブリッジ回路とを構成し、第１及び第２のハーフブリッジ回路を並列接続し、第２及び第３のハーフブリッジ回路を並列接続する。ここで、第１〜第６の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２，ＵＮ２，ＶＮ２，ＷＮ２としてＳｉ半導体またはＳｉＣ半導体で構成されたＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を使用し、各第１、第２及び第３の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２のドレイン端子がそれぞれ接続される３個の第１〜第３の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２が上アーム３−１Ａを構成し、各第４〜第６の電力用半導体素子ＵＮ２，ＶＮ２，ＷＮ２が下アーム３−１Ｂを構成する。

また、第２の電力変換回路３−１はパワーモジュールＰＭ２内に封止され、パワーモジュールＰＭ２は第１〜第７の端子を有し、第１の端子は電源供給端子であり、第４〜第６のハーフブリッジ回路の各一方の端子に接続され、第２〜第４の端子はそれぞれ、第４〜第６のハーフブリッジ回路の各他方の端子に接続され、各第５〜第７の端子は、上アームの電力用半導体素子と下アームの電力用半導体素子との接続部にそれぞれ接続される。

第２の電力変換回路３−１の上アーム３−１Ａの第１〜第３の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２の各コレクタ端子は、当該各コレクタ端子と接続される電源供給端子Ｔ５を介して直流電圧源２５の正側に接続される。下アーム３−１Ｂの電力用半導体素子ＵＮ２，ＶＮ２，ＷＮ２のエミッタ端子Ｔ６，Ｔ７，Ｔ８は、抵抗Ｒ８を介して接地される。

上アーム３−１Ａの第１の電力用半導体素子ＵＰ２のソース端子と下アーム３−１Ｂの第４の電力用半導体素子ＵＮ２のドレイン端子とが接続され、上アーム３−１Ａの第２の電力用半導体素子ＶＰ２のソース端子と下アーム３−１Ｂの第５の電力用半導体素子ＶＮ２のドレイン端子とが接続され、上アーム３−１Ａの第３の電力用半導体素子ＷＰ２のソース端子と下アーム３−１Ｂの第６の電力用半導体素子ＷＮ２のドレイン端子とが接続され、各接続部はモータ１０にそれぞれ接続される。

図７において、第１のタイミング制御信号発生回路２０Ａは、比較器２００と、アンドゲート２０１とを備えて構成される。第２のタイミング制御信号発生回路２１Ａは、比較器２１０と、アンドゲート２１１とを備えて構成される。

立ち上がりエッジ検出回路１８は、ゲート制御信号ＧＳの立ち上がりに同期して所定のパルス幅を有するハイレベルの立ち上がりエッジ検出信号ＧＲＳを発生してアンドゲート２０１，２１１にそれぞれ出力する。ここで、上記パルス幅は、各立ち上がりエッジ検出回路１８に含まれる抵抗Ｒ及び容量ＣのＣＲ時定数で任意に設定できる。

比較器２００は、第１の電力変換回路２−１のＵＶＷ相の合計電流Ｉ３に相当する抵抗Ｒ７の両端電圧差の値を非反転入力端子に入力し、第２の電力変換回路３−１のＵＶＷ相の電流Ｉ４に相当する抵抗Ｒ８の両端電圧差の値を反転入力端子に入力する。ここで、比較器２００は、電流Ｉ３と電流Ｉ４とを比較して当該比較結果信号ＣＯＳ１を発生してアンドゲート２０１に出力する。すなわち、比較器２００は、電流Ｉ３が電流Ｉ４よりも大きいときは比較結果信号ＣＯＳ１としてハイレベル信号（Ｈ）を出力し、電流Ｉ３が電流Ｉ４以下であるときは比較結果信号ＣＯＳ１としてローレベル信号（Ｌ）を出力する。

アンドゲート２０１は、比較結果信号ＣＯＳ１と立ち上がりエッジ検出信号ＧＲＳとの論理積の値を演算し第１の電力変換回路２−１のスイッチングタイミングが第２の電力変換回路３−１よりも速いことを判断するタイミング制御信号ＴＳ１として、タイミング補正回路２２、２３に出力する。すなわち、第１のタイミング制御信号発生回路２０Ａは、第１の比較結果信号ＣＯＳ１と立ち上がりエッジ検出信号ＧＲＳとの論理積の値を演算し、論理積の値に基づいて第１のタイミング制御信号ＴＳ１を発生する。

比較器２１０は、第１の電力変換回路２−１のＵＶＷ相の合計電流Ｉ３に相当する抵抗Ｒ７の両端電圧差の値を反転入力端子に入力し、第２の電力変換回路３−１のＷ相の電流Ｉ２に相当する抵抗Ｒ６の両端電圧差の値を非反転入力端子に入力する。ここで、比較器２１０は、電流Ｉ３と電流Ｉ４とを比較して当該比較結果信号ＣＯＳ２を発生してアンドゲート２１１に出力する。すなわち、比較器２１０は、電流Ｉ４が電流Ｉ３よりも大きいときは比較結果信号ＣＯＳ２としてハイレベル信号（Ｈ）を出力し、電流Ｉ４が電流Ｉ３以下であるときは比較結果信号ＣＯＳ２としてローレベル信号（Ｌ）を出力する。

アンドゲート２１１は、比較結果信号ＣＯＳ２と立ち上がりエッジ検出信号ＧＲＳとの論理積の値を演算し第２の電力変換回路３−１のスイッチングタイミングが第１の電力変換回路２−１よりも速いことを判断するタイミング制御信号ＴＳ２として、タイミング補正回路２２，２３に出力する。すなわち、第２のタイミング制御信号発生回路２１Ａは、第２の比較結果信号ＣＯＳ２と立ち上がりエッジ検出信号ＧＲＳとの論理積の値を演算し、論理積の値に基づいて第２のタイミング制御信号ＴＳ２を発生する。

タイミング補正回路２２は、タイミング制御信号ＴＳ１、ＴＳ２に基づいて、ゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングを制御する。ここで、タイミング補正回路２２は、タイミング制御信号ＴＳ１が入力されると、ゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングを遅らせる。タイミング補正回路２２は、タイミング制御信号ＴＳ２が入力されると、ゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングを早める。

タイミング補正回路２３は、タイミング制御信号ＴＳ１、ＴＳ２に基づいて、ゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する。ここで、タイミング補正回路２３は、タイミング制御信号ＴＳ２が入力されると、ゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングを遅らせる。タイミング補正回路２３は、タイミング制御信号ＴＳ１が入力されると、ゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングを早める。

以上のように構成された電力変換装置の動作及び作用効果について以下に説明する。

図７の電力変換装置では、第１〜第６の電力用半導体素子ＵＰ１〜ＷＮ１及び第７〜第１２の電力用半導体素子ＵＰ２〜ＷＮ２としてＭＯＳＦＥＴが使用されている。従って、上述した実施の形態に係る電力変換装置で使用されたＩＧＢＴとは異なり、ＭＯＳＦＥＴには半導体特性としての蓄積時間が存在しないので、ＭＯＳＦＥＴへの通電電流の値にかかわらず、ゲート制御信号がオフになると、素子特性に起因するある一定の遅延時間が経過してから、ＭＯＳＦＥＴがオフになる。従って、素子特性に起因するある一定の遅延時間をあらかじめ把握しておけば、ゲート制御信号ＧＳの立ち下がりのタイミングで各電力変換回路に流れる電流偏りを比較することなしに、ゲート制御信号ＧＳの立ち上がりのタイミングのみで電流偏りを比較し、あらかじめ設定した一定の時間だけ、タイミング補正回路２２、２３でゲート制御信号ＧＳの立ち上がり、及び立ち下がりの時間を制御することが可能となる。以下に詳細に説明する。

図８は図７の電力変換装置の動作を示す各信号のタイミングチャートである。図８は、図１の２つのパワーモジュールＰＭ１，ＰＭ２内にそれぞれ実装される第１及び第２の電力変換回路２−１，３−１の電力用半導体素子ＷＰ１及び電力用半導体素子ＷＰ２に同一のゲート制御信号ＧＳがそれぞれ入力される場合のタイミングチャート図である。ここで、２つのパワーモジュールＰＭ１，ＰＭ２に内蔵される電力用半導体素子の特性ばらつきによって、パワーモジュールＰＭ１に内蔵される第１の電力変換回路２−１内の電力用半導体素子ＷＰ１がオフからオンし、オンからオフするタイミングがパワーモジュールＰＭ２に内蔵される第２の電力変換回路３内の電力用半導体素子ＷＰ２よりも早いと仮定する。また、ゲート制御信号ＧＳの１パルス毎に第１の電力変換回路２−１及び第２の電力変換回路３−１それぞれに流れる電流の偏りを検出し、次のゲート制御信号ＧＳの１パルスで制御信号ＧＳの立ち上がりもしくは立ち下がりが補正されて第１の電力変換回路２−１及び第２の電力変換回路３−１にそれぞれ出力される。

最初の１パルスでは、第１の電力変換回路２−１の電力用半導体素子ＷＰ１及び第２の電力変換回路３−１の電力用半導体素子ＷＰ２に入力されるゲート制御信号ＧＳ１，ＧＳ２は、時刻ｔ１から時刻ｔ４においてそれぞれハイレベル（Ｈ）である。ここで、各ゲート制御信号ＧＳ１，ＧＳ２は制御回路２４が発生するゲート制御信号ＧＳの立ち上がり及び立ち下がりのタイミングと同一である。すなわち、最初の１パルスでは、タイミング補正回路２２，２３によりゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングは補正されない。

立ち上がりエッジ検出回路１８により検出される立ち上がりエッジ検出信号ＧＲＳは、時刻ｔ１から時刻ｔ２までハイレベルとなる。ここで、時刻ｔ２は、立ち上がりエッジ検出回路１８のＣＲ時定数により決定される。

先にオンする電力用半導体素子ＷＰ１に流れる電流Ｉ１と、後にオンする電力用半導体素子ＷＰ２に流れる電流Ｉ２とが図示される。ここで、電力用半導体素子ＷＰ１には、電流Ｉ１の流れ始めに偏って流れて高いピーク値を示す。すなわち、時刻ｔ１から時刻ｔ２までの間に電流Ｉ１は急激に増加し、電力用半導体素子ＷＰ２に流れる電流Ｉ２は時刻ｔ１から時刻ｔ３までの間で徐々に増加する。従って、電流Ｉ２が増加するにつれて電流Ｉ１は減少し、時刻ｔ３では電流Ｉ１と電流Ｉ２とはほぼ同一の値となる。

先にオンした電力用半導体素子ＷＰ１は後にオンした電力用半導体素子ＷＰ２よりも先にオフする。ここで、電力用半導体素子ＷＰ２には、電力用半導体素子ＷＰ１がオンからオフするタイミングに電力用半導体素子ＷＰ２に流れる電流に偏りが発生して高いピーク値を示す。すなわち、従って、電力用半導体素子ＷＰ１がオフすると（時刻ｔ４）、電力用半導体素子ＷＰ１に流れる電流Ｉ１は時刻ｔ４から時刻ｔ５まで徐々に減少してゼロの値になる。これに対して、電力用半導体素子ＷＰ１よりも後でオフする電力用半導体素子ＷＰ２に流れる電流Ｉ２は、電力用半導体素子ＷＰ１がオフした時刻ｔ４において急激に増加し、電力用半導体素子ＷＰ２がオフした後時刻ｔ５にかけて徐々に減少してゼロの値になる。

比較器２００により発生される比較結果信号ＣＯＳ１は、時刻ｔ１から時刻ｔ３までは電流Ｉ１が電流Ｉ２よりも大きいので、ハイレベル信号（Ｈ）となる。比較器２１０により発生される比較結果信号ＣＯＳ２は、時刻ｔ４から時刻ｔ５までは電流Ｉ２が電流Ｉ１以下であるので、ハイレベル信号（Ｈ）となる。

比較結果信号ＣＯＳ１と立ち上がりエッジ検出回路ＧＲＳとの論理積であるタイミング制御信号ＴＳ１は、時刻ｔ１から時刻ｔ２まではハイレベル信号（Ｈ）となる。ここで、タイミング制御信号ＴＳ１がハイレベル信号である場合に、電力用半導体素子ＷＰ１が先にオンすることで第１の電力変換回路２−１に電流が偏って流れたということを検知する。

比較結果信号ＣＯＳ２と立ち上がりエッジ検出回路ＧＲＳとの論理積であるタイミング制御信号ＴＳ２は、時刻ｔ１から時刻ｔ５まではローレベル信号（Ｌ）となる。ここで、タイミング制御信号ＴＳ２がハイレベル信号である場合に、電力用半導体素子ＷＰ１が先にオフしたことで第２の電力変換回路３−１に電流が偏って流れたということを検知する。

タイミング補正回路２２に入力されるタイミング制御信号ＴＳ１がハイレベル信号になると、次のスイッチング周期以降から第１の電力変換回路２−１に入力されるゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングが遅れる。従って、次のスイッチングの際における第１の電力変換回路２−１に入力されるゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングが時間期間ｔｄｏｎ、ｔｄｏｆｆ（秒）だけ遅れる。すなわち、電力用半導体素子ＷＰ２は時刻ｔ６でオンし、電力用半導体素子ＷＰ１は時刻ｔ７でオンする。従って、電力用半導体素子ＷＰ１に流れる電流Ｉ１のピークは減少し、第１の電力変換回路２−１の電流偏りは減少する。

タイミング補正回路２２に入力されるタイミング制御信号ＴＳ２がハイレベル信号になると、タイミング補正回路２２の出力信号ＧＳ１がゲート制御信号ＧＳよりも、立ち上がり、及び立ち下がりのタイミングがｔｄｏｎ、ｔｄｏｆｆ（秒）遅れていた場合は次のスイッチング周期で、立ち上がり、及び立ち下がりのタイミングがｔｄｏｎ、ｔｄｏｆｆ（秒）だけ早くなる。

タイミング補正回路２３に入力されるタイミング制御信号ＴＳ１がハイレベル信号になると、次のスイッチング周期以降から第２の電力変換回路３−１に入力されるゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングが早くなる。従って、次のスイッチングの際における第２の電力変換回路３−１に入力されるゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングが時間期間ｔｄｏｎ、ｔｄｏｆｆ（秒）だけ早くなる。すなわち、電力用半導体素子ＷＰ２は時刻ｔ８でオフし、電力用半導体素子ＷＰ１は時刻ｔ９でオフする。従って、電力用半導体素子ＷＰ２に流れる電流Ｉ２のピークは減少し、第２の電力変換回路３−１の電流偏りは減少する。

タイミング補正回路２３に入力されるタイミング制御信号ＴＳ２がハイレベル信号になると、タイミング補正回路２３の出力信号ＧＳ２がゲート制御信号ＧＳよりも、立ち上がり、及び立ち下がりのタイミングがｔｄｏｎ、ｔｄｏｆｆ（秒）早い場合は次のスイッチング周期で、立ち上がり、及び立ち下がりのタイミングがｔｄｏｎ、ｔｄｏｆｆ（秒）だけ遅くなる。

以上の実施の形態に係る電力変換装置によれば、述した実施の形態１と同様の効果を得ることができる。さらに、上述した実施の形態１〜４に係る電力変換装置と比較すると、ゲート制御信号ＧＳの立ち上がりのタイミングのみで、第１の電力変換回路２及び第２の電力変換回路３それぞれに流れる電流の偏りを検出し、どちらの電力変換回路に電流が偏って流れたかを判定することができる。従って、通電電流の値がＵＶＷ相で異なる場合でも、ＭＯＳＦＥＴは蓄積時間が存在しないので、ＵＶＷ相のうち、いずれかひとつの相の電流を比較することで電流アンバランスを抑制できる。

また、以上の実施の形態に係る電力変換装置によれば、上述した実施の形態１に係る電力変換装置と比較すると、電流検出用の抵抗の数を削減できるので、より配線パターンを簡素化できるとともに回路規模をさらに小さくできる。従って、上述した実施の形態１に係る電力変換装置と比較すると、より省スペース化及び低コスト化が可能となる。

なお、以上の電力変換装置によれば、ＵＶＷ相に流れる電流を抵抗Ｒ７もしくはＲ８を使用してＵＶＷ相の電流を一括して検出して電力の偏りを判定したが、本発明はこれに限定されない。例えば、１つの電力変換回路の複数の電力用半導体素子は製造される工程が同一であるので、特性ばらつきを小さくすることができるので、ＵＶＷ相のうちのいずれかのスイッチングタイミングで各電力変換回路の電流を検出して電流偏りを判定して電力の偏りを判定してもよい。

また、本実施の形態に係る電力変換装置では、ゲート制御信号ＧＳの立ち上がりのタイミングのみで並列した電力変換回路の電流偏りを比較したが、本発明はこれに限定されない。例えば、ゲート制御信号ＧＳの立ち下がりのタイミングのみで並列した電力変換回路の電流偏りを比較してもよい。この構成においても、上述した実施の形態と同様の効果を得ることができる。

また、本実施の形態に係る電力変換装置では、第１〜第６の電力用半導体素子ＵＰ１〜ＷＮ１及び第７〜第１２の電力用半導体素子ＵＰ２〜ＷＮ２としてＭＯＳＦＥＴを用いたが、本発明はこれに限定されない。例えば、通電電流値によって蓄積時間が変化し、テール電流が発生するバイポーラトランジスタ、及びＩＧＢＴを除くサイリスタなどの制御系電力用半導体素子を用いてもよい。この場合においても、本実施の形態と同様の効果を得ることができる。

さらに、本実施の形態に係る電力変換装置は、上述した実施の形態２、３に係る電力変換装置と同様にカウンタ回路と組み合わせることで、同様の作用効果を得ることができる。

以上詳述したように、本発明に係る電力変換装置によれば、ロジック回路をベースとした簡易な回路を用いて各電力用半導体素子に流れる電流のアンバランスを抑制できるので、回路規模を縮小できる。

４１ ヒートシンク、２，３，２−１，３−１ 電力変換回路、２Ａ，３Ａ，２−１Ａ，３−１Ａ 上アーム、２Ｂ，３Ｂ，２−１Ｂ，３−１Ｂ 下アーム、４，４４ プリント基板、５，４５ コネクタ、６，４６ ロジック回路、７，４７ スナバコンデンサ、８，４８ ネジ端子台、９ バスバー、１０ モータ、１８ 立ち上がりエッジ検出回路、１９ 立ち下がりエッジ検出回路、２０，２０Ａ 第１のタイミング制御信号発生回路、２１，２１Ａ 第２のタイミング制御信号発生回路、２２，２３ タイミング補正回路、２４ 制御回路、２５ 直流電圧源、２６ 平滑コンデンサ、５０ シフトレジスタ、２００，２１０ 比較器、２０１，２０２，２１１，２１２ アンドゲート、２０３，２１３ 加算器、３７，３８ カウンタ回路。

本発明に係る電力変換装置は、
複数の第１の電力用半導体素子で構成された第１の電力変換回路と、
上記第１の電力変換回路に並列接続され、複数の第２の電力用半導体素子で構成された第２の電力変換回路と、
上記第１の電力変換回路及び上記第２の電力変換回路の各電力用半導体素子を制御するための制御信号を発生する制御回路と、
上記第１の電力用半導体素子に流れる第１の電流量を、上記第２の電力用半導体素子に流れる第２の電流量と比較し、当該比較結果に基づいて、上記第１の電力変換回路及び第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを制御するタイミング制御信号を発生するタイミング制御信号発生回路と、
上記タイミング制御信号に基づいて、上記第１及び第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを補正する、または上記第１及び第２の電力変換回路に入力される制御信号の立ち上がりおよび立ち下がりのタイミングを補正するように制御するタイミング補正回路と、
上記第１の電流量と上記第２の電流量とを比較して上記第１の電流量が上記第２の電流量よりも大きいときにハイレベルの第１の比較結果信号を発生する第１の比較器と、
上記第１の電流量と上記第２の電流量とを比較して上記第１の電流量が上記第２の電流量以下であるときにハイレベルの第２の比較結果信号を発生する第２の比較器と、
上記制御信号の立ち上がりエッジを検出して立ち上がりエッジ検出信号を発生する立ち上がりエッジ検出回路と、
上記制御信号の立ち下がりエッジを検出して立ち下がりエッジ検出信号を発生する立ち下がりエッジ検出回路とを備え、
上記タイミング制御信号発生回路は、第１及び第２のタイミング制御信号発生回路を含み、
上記第１のタイミング制御信号発生回路は、上記第１の比較結果信号と上記立ち上がりエッジ検出信号との第１の論理積の値を演算し、上記第１の比較結果信号と、上記立ち下がりエッジ検出信号との第２の論理積の値を演算し、上記第１の論理積の値及び第２の論理積の値のいずれか１つに基づいて上記第１のタイミング制御信号を発生し、
上記第２のタイミング制御信号発生回路は、上記第２の比較結果信号と上記立ち上がりエッジ検出信号との第３の論理積の値を演算し、上記第２の比較結果信号と、上記立ち下がりエッジ検出信号との第４の論理積の値を演算し、上記第３の論理積の値及び第４の論理積の値のいずれか１つに基づいて上記第１のタイミング制御信号を発生することを特徴とする。

図２において、第１のタイミング制御信号発生回路２０は、比較器２００と、アンドゲート２０１，２０２と、加算器２０３とを備えて構成される。第２のタイミング制御信号発生回路２１は、比較器２１０と、アンドゲート２１１，２１２と、加算器２１３とを備えて構成される。

比較結果信号ＣＯＳ１と立ち上がりエッジ検出信号ＧＲＳとの論理積である電流偏り信号Ｓ１は、時刻ｔ１から時刻ｔ２まではハイレベル信号（Ｈ）となる。比較結果信号ＣＯＳ１と立ち下がりエッジ検出信号ＧＤＳとの論理積である電流偏り信号Ｓ２は、時刻ｔ１から時刻ｔ５まではローレベル信号（Ｌ）となる。ここで、電流偏り信号Ｓ１がハイレベル信号である場合には電力用半導体素子ＷＰ１が先にオンすることで第１の電力変換回路２に電流が偏って流れたということを検知する。

比較結果信号ＣＯＳ２と立ち上がりエッジ検出信号ＧＲＳとの論理積である電流偏り信号Ｓ３は、時刻ｔ１から時刻ｔ５まではローレベル信号（Ｌ）となる。また、比較結果信号ＣＯＳ２と立ち下がりエッジ検出信号ＧＤＳとの論理積である電流偏り信号Ｓ４は、時刻ｔ４から時刻ｔ５まではハイレベル信号（Ｈ）となる。ここで、電流偏り信号Ｓ４がハイレベル信号である場合には電力用半導体素子ＷＰ１が先にオフしたことで第２の電力変換回路３に電流が偏って流れたということを検知する。

実施の形態４．
上述した実施の形態１に係る電力変換装置では、各電力変換回路が実装されるパワーモジュールＰＭ１，ＰＭ２を同一ヒートシンク上に実装した。従って、各パワーモジュールＰＭ１，ＰＭ２のヒートシンク１への取付面の高さを揃えずにプリント基板４に半田付けすると、ヒートシンクＰＭ１，ＰＭ２にパワーモジュールＰＭ１，ＰＭ２をネジ止めするときに、パワーモジュール１の半田付け部に応力が加わってクラックが発生し、パワーモジュールＰＭ１，ＰＭ２とプリント基板４とが電気的に切断されるという問題がある。これに対して、本実施の形態では、各パワーモジュールＰＭ１，ＰＭ２を機械的に分離したヒートシンク４１上にそれぞれネジ止めしたことを特徴とする。

プリント基板４４に、パワーモジュールＰＭ１，ＰＭ２内の電力用半導体素子に流れる電流の偏りを比較する比較器２００，２１０やタイミング補正回路２２，２３などを含むロジック回路６が実装され、各コネクタ４５にケーブル４９を介して接続される。また、各パワーモジュールＰＭ１，ＰＭ２が実装される各プリント基板４４上のネジ端子台４８はそれぞれケーブル４９を介して接続され、このケーブル４９を介して負荷であるモータ（誘導電動機）１０に接続される。

本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置と同様の動作を行い、同様の作用効果を得ることができる。さらに、本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置に比較すると、各パワーモジュールＰＭ１，ＰＭ２を機械的に分離したヒートシンク４１上にそれぞれネジ止めするので、ヒートシンク上のクラックの発生を抑制し、このクラックに起因するパワーモジュールＰＭ１，ＰＭ２とプリント基板４４との電気的な切断を回避することができる。従って、本実施の形態では、治具でパワーモジュール取付面の高さを揃える必要がないので、上述した実施の形態１に比較すると、電力変換装置の組立性が改善される。

図８は図７の電力変換装置の動作を示す各信号のタイミングチャートである。図８は、図１の２つのパワーモジュールＰＭ１，ＰＭ２内にそれぞれ実装される第１及び第２の電力変換回路２−１，３−１の電力用半導体素子ＷＰ１及び電力用半導体素子ＷＰ２に同一のゲート制御信号ＧＳがそれぞれ入力される場合のタイミングチャート図である。ここで、２つのパワーモジュールＰＭ１，ＰＭ２に内蔵される電力用半導体素子の特性ばらつきによって、パワーモジュールＰＭ１に内蔵される第１の電力変換回路２−１内の電力用半導体素子ＷＰ１がオフからオンし、オンからオフするタイミングがパワーモジュールＰＭ２に内蔵される第２の電力変換回路３−１内の電力用半導体素子ＷＰ２よりも早いと仮定する。また、ゲート制御信号ＧＳの１パルス毎に第１の電力変換回路２−１及び第２の電力変換回路３−１それぞれに流れる電流の偏りを検出し、次のゲート制御信号ＧＳの１パルスでゲート制御信号ＧＳの立ち上がりもしくは立ち下がりが補正されて第１の電力変換回路２−１及び第２の電力変換回路３−１にそれぞれ出力される。

１，４１ ヒートシンク、２，３，２−１，３−１ 電力変換回路、２Ａ，３Ａ，２−１Ａ，３−１Ａ 上アーム、２Ｂ，３Ｂ，２−１Ｂ，３−１Ｂ 下アーム、４，４４ プリント基板、５，４５ コネクタ、６，４６ ロジック回路、７，４７ スナバコンデンサ、８，４８ ネジ端子台、９ バスバー、１０ モータ、１８ 立ち上がりエッジ検出回路、１９ 立ち下がりエッジ検出回路、２０，２０Ａ 第１のタイミング制御信号発生回路、２１，２１Ａ 第２のタイミング制御信号発生回路、２２，２３ タイミング補正回路、２４ 制御回路、２５ 直流電圧源、２６ 平滑コンデンサ、５０ シフトレジスタ、２００，２１０ 比較器、２０１，２０２，２１１，２１２ アンドゲート、２０３，２１３ 加算器、３７，３８ カウンタ回路。

Claims (12)

1. 複数の第１の電力用半導体素子で構成された第１の電力変換回路と、
   上記第１の電力変換回路に並列接続され、複数の第２の電力用半導体素子で構成された第２の電力変換回路と、
   上記第１の電力変換回路及び上記第２の電力変換回路の各電力用半導体素子を制御するための制御信号を発生する制御回路と、
   上記第１の電力用半導体素子に流れる第１の電流量を、上記第２の電力用半導体素子に流れる第２の電流量と比較し、当該比較結果に基づいて、上記第１の電力変換回路及び第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを制御するタイミング制御信号を発生するタイミング制御信号発生回路と、
   上記タイミング制御信号に基づいて、上記第１及び第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを補正する、または上記第１及び第２の電力変換回路に入力される制御信号の立ち上がりおよび立ち下がりのタイミングを補正するように制御するタイミング補正回路とを備えたことを特徴とする電力変換装置。
2. 上記タイミング制御信号発生回路は、上記第１の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを制御する第１のタイミング制御信号と、上記第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを制御する第２のタイミング制御信号とを発生し、
   上記タイミング補正回路は、上記第１のタイミング制御信号に基づいて、上記第１の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを補正するように制御し、上記第２のタイミング制御信号に基づいて、上記第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを補正するように制御することを特徴とする請求項１記載の電力変換装置。
3. 上記タイミング制御信号発生回路は、上記第１の電流量が上記第２の電流量よりも大きいときに上記第１の電力用半導体素子に入力される制御信号の立ち上がりのタイミングを遅らせるように制御する上記第１のタイミング制御信号を発生し、上記第２の電流量が上記第１の電流量よりも大きいときに上記第２の電力用半導体素子に入力される制御信号の立ち下がりのタイミングを早めるように制御する上記第２のタイミング制御信号を発生することを特徴とする請求項１または２記載の電力変換装置。
4. 上記第１の電流量と上記第２の電流量とを比較して上記第１の電流量が上記第２の電流量よりも大きいときにハイレベルの第１の比較結果信号を発生する第１の比較器と、
   上記第１の電流量と上記第２の電流量とを比較して上記第１の電流量が上記第２の電流量以下であるときにハイレベルの第２の比較結果信号を発生する第２の比較器と、
   上記制御信号の立ち上がりエッジを検出して立ち上がりエッジ検出信号を発生する立ち上がりエッジ検出回路と、
   上記制御信号の立ち下がりエッジを検出して立ち下がりエッジ検出信号を発生する立ち下がりエッジ検出回路とをさらに備え、
   上記タイミング制御信号発生回路は、第１及び第２のタイミング制御信号発生回路を含み、
   上記第１のタイミング制御信号発生回路は、上記第１の比較結果信号と上記立ち上がりエッジ検出信号との第１の論理積の値を演算し、上記第１の比較結果信号と、上記立ち下がりエッジ検出信号との第２の論理積の値を演算し、上記第１の論理積の値及び第２の論理積の値のいずれか１つに基づいて上記第１のタイミング制御信号を発生し、
   上記第２のタイミング制御信号発生回路は、上記第２の比較結果信号と上記立ち上がりエッジ検出信号との第３の論理積の値を演算し、上記第２の比較結果信号と、上記立ち下がりエッジ検出信号との第４の論理積の値を演算し、上記第３の論理積の値及び第４の論理積の値のいずれか１つに基づいて上記第１のタイミング制御信号を発生することを特徴とする請求項１〜３のうちのいずれか１つに記載の電力変換装置。
5. 上記第１のタイミング制御信号が発生される回数を計数する第１のカウンタ回路をさらに備え、
   上記タイミング補正回路は、第１及び第２のタイミング補正回路を含み、
   上記第１のカウンタ回路は、上記第１のタイミング制御信号が発生される回数が所定の第１のカウンタ値に到達するときに上記第１のタイミング制御信号を上記第１のタイミング補正回路に出力し、
   上記第２のタイミング制御信号が発生される回数を計数する第２のカウンタ回路をさらに備え、
   上記第２のカウンタ回路は、上記第２のタイミング制御信号が発生される回数が所定の第２のカウンタ値に到達するときに上記第２のタイミング制御信号を上記第２のタイミング補正回路に出力することを特徴とする請求項１〜４のうちのいずれか１つに記載の電力変換装置。
6. 上記第１のタイミング補正回路は、上記第１のカウンタ値に基づいて上記第１の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを制御し、
   上記第２のタイミング補正回路は、上記第２のカウンタ値に基づいて上記第２の電力変換回路に入力される制御信号の立ち下がりもしくは立ち下がりのタイミングを制御することを特徴とする請求項５記載の電力変換装置。
7. 上記第１の電力変換回路は、それぞれ第１のアームの電力用半導体素子と第２のアームの電力用半導体素子とを直列接続した第１〜第３のハーフブリッジ回路を備え、上記第１〜第３のハーフブリッジ回路が並列接続され、
   上記第２の電力変換回路は、それぞれ第３のアームの電力用半導体素子と第４のアームの電力用半導体素子とを直列接続した第４〜第６のハーフブリッジ回路を備え、上記第４〜第６のハーフブリッジ回路が並列接続されることを特徴とする請求項１〜６のうちのいずれか１つに記載の電力変換装置。
8. 上記各第１〜第３のハーフブリッジ回路にそれぞれ直列接続される第１〜第３の抵抗と、
   上記各第４〜第６のハーフブリッジ回路にそれぞれ直列接続される第４〜第６の抵抗とをさらに備え、
   上記第１の比較器は、上記第１〜第３の抵抗のいずれか１つの抵抗の両端電圧差と上記第４〜第６の抵抗のいずれか１つの抵抗の両端電圧差とを比較して上記第１の電流量と上記第２の電流量とを比較し、
   上記第２の比較器は、上記第１〜第３の抵抗のいずれか１つの抵抗の両端電圧差と上記第４〜第６の抵抗のいずれか１つの抵抗の両端電圧差とを比較して上記第１の電流量と上記第２の電流量とを比較することを特徴とする請求項７記載の電力変換装置。
9. 上記第１の電力変換回路は第１のパワーモジュール内に封止され、
   上記第１のパワーモジュールは第１〜第７の端子を有し、
   上記第１の端子は電源供給端子であり、上記第１〜第３のハーフブリッジ回路の各一方の端子に接続され、
   上記第２〜第４の端子はそれぞれ、上記第１〜第３のハーフブリッジ回路の各他方の端子に接続され、
   上記各第５〜第７の端子は上記第１のアームの電力用半導体素子と上記第２のアームの電力用半導体素子との接続部にそれぞれ接続され、
   上記第２の電力変換回路は第２のパワーモジュール内に封止され、
   上記第２のパワーモジュールは第８〜第１４の端子を有し、
   上記第８の端子は電源供給端子であり、上記第４〜第６のハーフブリッジ回路の各一方の端子に接続され、
   上記第９〜第１１の端子はそれぞれ、上記第４〜第６のハーフブリッジ回路の各他方の端子に接続され、
   上記各第１２〜第１４の端子は、上記第３のアームの電力用半導体素子と上記第４のアームの電力用半導体素子との接続部にそれぞれ接続されることを特徴とする請求項７または８記載の電力変換装置。
10. 第１及び第２のヒートシンクをさらに備え、
    上記第１のパワーモジュールは上記第１のヒートシンク上に実装され、上記第２のパワーモジュールは上記第２のヒートシンク上に実装されることを特徴とする請求項９記載の電力変換装置。
11. 上記第１の電力用半導体素子及び上記第２の電力用半導体素子は、シリコン半導体もしくはシリコンカーバイド半導体で構成された金属酸化膜半導体電界効果トランジスタであり、
    上記第１の電力用半導体素子に流れる第１の電流量を、上記第２の電力用半導体素子に流れる第２の電流量と比較し、当該比較結果に基づいて、上記第１の電力変換回路及び第２の電力変換回路に入力される制御信号の立ち上がりタイミングを制御するタイミング制御信号を発生する第３のタイミング制御信号発生回路と、
    上記タイミング制御信号に基づいて、上記第１及び第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを補正するように制御する第３のタイミング補正回路とを備えることを特徴とする請求項１〜７のうちのいずれか１つに記載の電力変換装置。
12. 上記各第１〜第３のハーフブリッジ回路にそれぞれ直列接続される第７の抵抗と、
    上記各第４〜第６のハーフブリッジ回路にそれぞれ直列接続される第８の抵抗とをさらに備え、
    上記第１の比較器は、上記第７の抵抗の両端電圧差と上記第８の抵抗の両端電圧差とを比較して上記第１の電流量と上記第２の電流量とを比較することを特徴とする請求項１１記載の電力変換装置。

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