JP2009017727A

JP2009017727A - 電力用半導体装置

Info

Publication number: JP2009017727A
Application number: JP2007178542A
Authority: JP
Inventors: Hiroshi Igarashi; 弘五十嵐; Takashi Kumagai; 隆熊谷; Masaki Takada; 雅樹高田; Takeshi Oi; 健史大井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-07-06
Filing date: 2007-07-06
Publication date: 2009-01-22

Abstract

【課題】複数の電力用半導体素子を並列接続して使用する場合において、特定の半導体素子に偏った発熱が生じ難く、電流アンバランスに起因する電力損失の増大を抑制することが可能な電力用半導体装置を提供する。
【解決手段】並列接続され、それぞれが駆動信号によってオンオフされる複数の電力用半導体素子PD1,PD2と、各電力用半導体素子に対する上記駆動信号を生成する信号生成回路CTaとを備え、上記各駆動信号は異なるタイミングで上記各電力用半導体素子をオンオフする構成とする。
【選択図】図１

Description

この発明は、電力用半導体装置、特に並列接続された複数の電力用半導体素子の電流アンバランスを緩和する電力用半導体装置に関するものである。

従来のこの種、電力用半導体装置においては、並列接続された複数の電力用半導体素子の電気特性のばらつきに起因する電流アンバランスを防止するため、並列接続された電力用半導体素子のゲート間を短絡線によって短絡するようにしていた。（例えば特許文献１参照）。

また、各電力用半導体素子を駆動する駆動回路の駆動信号を他の電力用半導体素子の駆動回路にも与えるようにしていた。（例えば特許文献２参照）。

特開２００２−３６９４９６号公報（要約、図１）特開２００２−３６９４９７号公報（要約、図１）

複数の電力用半導体素子を並列接続して使用する場合、各電力用半導体素子の電気特性にばらつきがあると、並列接続中の特定の電力用半導体素子に電流が多く流れ易い。このため、電流が多く流れる半導体素子が大きく発熱し、その素子の寿命が短くなることがある。

電流アンバランスを起こす要因としては、並列半導体素子間の飽和電圧差、ゲート−エミッタ間のしきい値電圧差の他、温度差などがある。

ゲート駆動回路と電力用半導体素子とで構成されるインテリジェントパワーモジュール(IPM)においては電力用半導体素子だけでなく、ゲート駆動回路の特性のばらつきも電流
アンバランスを起こす要因となる。

並列接続された電力用半導体素子を１つの電力用半導体装置にモジュール化した場合には、１つの半導体素子にでも寿命が来れば、モジュール全体を交換する必要がある。
従って、モジュール全体の寿命を延ばすためには、上述のような特定の半導体素子に発生する偏った発熱を抑制する必要がある。

また、電力用半導体素子において発生する電力損失には、オン動作時に生じる定常損失と、スイッチング期間に生じるスイッチング損失とが存在する。定常損失の主因はオン動作時のオン抵抗にあり、スイッチング損失の主因はターン・オフ時のテール電流にある。

定常損失は、電力用半導体素子の通電電流の増大に従って増加するが、スイッチング損失の主因であるテール電流の値は、通電電流の大小に関わらずほぼ一定である。従って、テール電流に起因する電力損失量は、電力用半導体素子の並列接続数及び電力用半導体素子のスイッチング回数に比例する。そのため高スイッチング周波数で動作させる場合には、スイッチング損失が大きくなり特定の半導体素子に大きく発熱が偏る。

この発明は上記のような問題点を解消するためになされたもので、複数の電力用半導体素子を並列接続して使用する場合において、特定の半導体素子に偏った発熱が生じ難く、
電流アンバランスに起因する電力損失の増大を抑制することが可能な電力用半導体装置を提供することを目的とする。

この発明に係る電力用半導体装置は、並列接続され、それぞれが駆動信号によってオンオフされる複数の電力用半導体素子と、各電力用半導体素子に対する上記駆動信号を生成する信号生成回路とを備え、上記各駆動信号は異なるタイミングで上記各電力用半導体素子をオンオフするものである。

この発明に係る電力用半導体装置は上記のように構成され、各電力用半導体素子のゲート駆動回路に入力される駆動信号が異なるタイミングで各電力用半導体素子をオンオフするようにしているため、電流アンバランスに起因する熱集中が緩和されると共に、電力用半導体素子の長寿命化、熱集中に伴う半導体素子の破壊を防止することができる。またゲート駆動回路からのノイズ発生を低減し、安定した動作を行うことができるため信頼性を大幅に改善することができる。

実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１は、実施の形態１に係わる電力用半導体装置の構成を示す回路図である。この電力用半導体装置は、並列接続された複数の電力用半導体素子と、各半導体素子を個別に駆動するためのゲート駆動回路と、各ゲート駆動回路に駆動信号を供給する信号生成回路とから構成されている。

図中、PD1,PD2は電力用半導体素子であるIGBT(Insulated Gate BipolarTransistor)素子であり、各IGBT素子PD1,PD2のコレクタ同士及びエミッタ同士は互いに接続されて並列接続とされている。

また、PT1,PT2は各IGBT素子のゲートに接続されたゲート駆動回路であり、CTaはIGBT素子PD1,PD2を制御するためゲート駆動回路PT1,PT2に駆動信号を供給する信号生成回路である。

信号生成回路CTaは、入力信号であるPWM(Pulse Width Modulation)信号SOを、各ゲート駆動回路PT1,PT2に対して直接供給するための端子ST1,ST2と、PWM信号SOを遅延回路DLを経由して供給するための端子DT1,DT2とを有する単極双投のスイッチSW1,SW2に与え、PWM信号直接の信号と、遅延回路を経由した信号とを切替えて、信号S1,S2として各ゲート駆動回路に供給する構成とされている。

また、遅延回路DLの出力信号Sdに応じて切替用の信号SOa,SObを発生する切替部CHが設けられ、その出力信号SOa,SObをそれぞれスイッチSW1,SW2に与えることによってPWM信号直接の信号と、遅延回路を経由した信号とを切替えるようにされている。

図２は図１における信号生成回路CTaの具体的構成の一例を示す回路図である。遅延回路DLはインバータIv1,Iv2と抵抗R,コンデンサCとで構成されており、切替部CHはインバータIv3とD-フリップフロップF0で構成されている。各スイッチSW1,SW2は制御信号の切り替えを行うセレクタ回路SA,SBと、オアゲートOA,OBとから構成され、セレクタ回路SAはアンドゲートA1A,A2Aと、フリップフロップF0の出力端Qに接続されたインバータIv4で構成されている。セレクタ回路SBも上記と同様にアンドゲートA1B,A2Bと、フリップフロップF0の出力端Qに接続されたインバータIv5で構成されている。

次に、実施の形態１に係わる電力用半導体装置の動作について説明する。図３に各信号のタイミングチャートを示す。図３（ａ）に示す入力信号SOはアンドゲートA1A,A2Aの一入力端と遅延回路DLのインバータIv1に入力される。遅延回路DLからは図３（ｂ）に示すように、入力信号SOの立ち上がりと立ち下がりのタイミングがtd[nsec](入力信号の半周期以内)遅れた遅延信号Sdが出力される。遅延信号SdはアンドゲートA1B,A2Bの一入力端と切替部CHのインバータIv3に入力され、遅延信号Sdが反転した図３（ｃ）に示す信号/SdがD-フリップフロップF0のクロック入力端CKに入力される。

図３（ｄ）はD−フリップフロップF0の出力端Qの信号、図３（ｅ）はD-フリップフロップF0の反転出力端/Qの出力でD−フリップフロップF0の信号入力端Dに接続されており、D-フリップフロップF0は２分周回路として動作する。遅延信号Sdの立ち下がりエッジに同期してD-フリップフロップF0の出力端Qに”Hi”、”Low”が現れ、遅延信号Sdが２分周されることになる。

D-フリップフロップF0の出力端Qが”Hi”の場合、アンドゲートA2A,A2Bの一入力端には図３（ｇ）（ｉ）に示すように、”Hi”が入力され、アンドゲートA1A,A1Bの一入力端には図３（ｆ）（ｈ）に示すように、インバータIv4,Iv5を経た”Low”が入力されるため、ORゲートOAからは図３（ｊ）に示すように、A2Aの出力信号つまり入力信号SOが出力され、ORゲートOBからは図３（ｋ）に示すように、A2Bの出力信号、つまり遅延信号Sdが出力される。

D-フリップフロップF0の出力端Qが”Low”の場合、アンドゲートA2A,A2Bの一入力端には”Low”が入力され、アンドゲートA1A,A1Bの一入力端にはインバータIv4,Iv5を経た”Hi”が入力されるため、ORゲートOAからはA1Bの出力信号つまり遅延信号Sdが出力され、ORゲートOBからはA1Aの出力信号、つまり入力信号SOが出力される。
よって、D-フリップフロップF0の出力Qに同期して半周期ごとに入力信号SOと遅延信号Sdが互い違いに信号S1,S2として出力される。

図４に信号生成回路CTaから信号S1として入力信号SOが、信号S2として遅延信号Sdが出力され、ゲート駆動回路PT1,PT2に入力された場合のスイッチング素子PD1,PD2に印加されるコレクタ−エミッタ間電圧Vceとスイッチング素子PD1,PD2に流れるコレクタ電流I_c1,I_c2のスイッチング波形を示す。

入力信号SOがゲート駆動回路PT1に入力されると、スイッチング素子PD1がターン・オンし、遅延時間td経過後に遅延信号Sdがゲート駆動回路PT2に入力されてスイッチング素子PD2がターン・オンする。先にターン・オンしたスイッチング素子PD1には図示のように、大きな電流の偏りが発生し、ターン・オン損失が増加する。

また、遅延時間td遅れてターン・オンするスイッチング素子PD2においても大きな電流の偏りが発生する。即ち、大きな電流をオフする時、ストレージタイムtsがあるためターン・オフ時はターン・オン時よりも長時間、電流が流れる結果、ターン・オフ損失が増大する。つまり、遅れてターン・オフするスイッチング素子は損失が大きいため発熱が集中しやすい。

よって、並列駆動時のスイッチング損失においてターン・オン損失よりもターン・オフ損失が大きくなり易く、遅れてターン・オフするスイッチング素子PD2に損失が偏り、熱が集中する。また、信号が切替えられて信号S1として遅延信号Sdが、信号S2として入力信号SOが入力された場合には、上述の説明とは逆にスイッチング素子PD1に発熱が偏る。

例えばIGBT素子PD1,PD2を一括制御した場合に、特性のばらつきによりIGBT素子PD1には電流があまり流れず、IGBT素子PD1に流れるべき分の電流がIGBT素子PD2に余分に流れる場合がある。

実施の形態１によれば、スイッチング素子PD1とスイッチング素子PD2への信号S1,Sdを半周期ごとに切替えているため、過渡的には発熱が偏るが、１周期を平均してみるとスイッチング素子PD1,PD2の発熱は等しく、特定のIGBT素子に発熱が偏ることがなくなる。

なお、以上の説明では、電力用半導体素子が２個並列接続された場合の例を示したが、電力用半導体素子の並列接続数が３個、４個と増加した場合には、信号S3は信号S2と、信号S4は信号S1と対をなすといったように遅延した駆動信号と遅延していない駆動信号とを周期的に交換するように切替えることで複数個の電力用半導体素子が並列接続された場合でも実施の形態１と同様な効果を得ることができる。

また、以上の説明では、遅れてターン・オン、ターン・オフするスイッチング素子に大きな電流が偏る場合を例に挙げて説明したが、IGBT素子の特性によっては先にターン・オン、ターン・オフするスイッチング素子に大きな電流の偏りが発生する場合もある。しかし、この発明によれば入力信号と遅延信号とを周期的に切替えているため、先にターン・オン、ターン・オフするスイッチング素子に大きな電流の偏りが発生する場合でも、特定のIGBT素子に損失が集中するのを抑え、熱集中に伴う部品寿命の短縮及び素子破壊を防ぐことができる。

なお、以上の説明ではスイッチング素子PD1,PD2に半周期ごとに入力信号と遅延信号とを切替えて入力したが、熱応答よりも速く入力信号と遅延信号とを入れ替える場合には信号を入れ替える周期、タイミングは不問である。

また、以上の説明ではターン・オン、ターン・オフ両方のタイミングをtd遅延させた場合を例に挙げて説明したが、図５に示すようにスイッチング素子PD1がスイッチング素子PD2よりも先にターン・オン、遅れてターン・オフし、次の周期ではスイッチング素子PD2がスイッチング素子PD1よりも先にターン・オン、遅れてターン・オフすることを交互に行うようにしても損失の集中を抑え、熱を平均化することができる。

さらに、以上の説明ではターン・オン、ターン・オフ両方のタイミングで入力信号と遅延信号を交互に入れ替えたが、ターン・オンのみ、もしくはターン・オフのみで出力信号と遅延信号を交互に入れ替えるようにしても電流の偏り、熱の集中を緩和することができる。

複数の並列接続された電力用半導体素子を一括制御する場合、並列接続数に応じて入力インピーダンスが小さくなるため、ゲート駆動回路の駆動電源には大きな電力容量が必要となるが、実施の形態１によれば複数の並列接続された電力用半導体素子のスイッチングのタイミングが異なり、電力用半導体素子を個別にターン・オンさせているため、並列接続数増加に伴う入力インピーダンスの低下がなく、従って、大きな電力容量の駆動電源を必要とせず駆動電源の小容量化を図ることができる。

また、電力用半導体素子を個別にターン・オンさせるためゲート駆動回路に供給する電流値が小さくなり、スイッチング時にゲート駆動回路から発生するノイズを低減することができる。そのため耐ノイズ性に優れ、かつ安定して動作する電力用半導体装置を実現することができる。

またこの発明では制御信号を外部回路で制御しているため、IPMの内部回路を変更する
必要がなく、既製IPMの並列駆動への応用を可能にすると共に、無選別パワー素子の並列駆動を可能とする。さらにスイッチングの同期を図る外部接続端子などを必要としないため、耐ノイズ性が向上する。

なお、以上の説明ではディスクリート品の電力用半導体素子で構成された電力用半導体装置について述べたが、電力用半導体素子とゲート駆動回路を含むIPMによって構成された電力用半導体装置においても同様の効果を奏することができる。

この発明の実施の形態１に係る電力用半導体装置の構成を示す回路図である。実施の形態１に係る電力用半導体装置の信号生成回路の具体的構成の一例を示す回路図である。入力信号切り替え制御時の各信号を示すタイミングチャートである。実施の形態１における各スイッチング素子の動作を示す各部波形図である。実施の形態１における各スイッチング素子の動作を示す各部波形図である。

符号の説明

PT1,PT2 ゲート駆動回路、 PD1,PD2 IGBT素子、 S1,S2 制御信号、
CTa 信号生成回路、 DL 遅延回路、 CH 切替部、 SW1,SW2 スイッチ、 SOa,SOb 切り替えタイミング信号。

Claims

並列接続され、それぞれが駆動信号によってオンオフされる複数の電力用半導体素子と、各電力用半導体素子に対する上記駆動信号を生成する信号生成回路とを備え、上記各駆動信号は異なるタイミングで上記各電力用半導体素子をオンオフすることを特徴とする電力用半導体装置。
並列接続され、それぞれが駆動信号によってオンオフされる複数の電力用半導体素子と、各電力用半導体素子に対する上記駆動信号を生成する信号生成回路とを備え、上記各駆動信号のうち、少なくとも１つの駆動信号が他の駆動信号より遅延して生成され、遅延した駆動信号と遅延していない駆動信号とによって上記各電力用半導体素子を駆動すると共に、上記各電力用半導体素子は遅延した駆動信号による駆動と遅延していない駆動信号による駆動とが周期的に入れ替わるようにされたことを特徴とする電力用半導体装置。
並列接続され、それぞれが駆動信号によってオンオフされる複数の電力用半導体素子と、各電力用半導体素子に対する上記駆動信号を生成する信号生成回路とを備え、上記各駆動信号のうち、少なくとも１つの駆動信号の立ち上がり時点が他の駆動信号の立ち上がり時点より遅延し、上記少なくとも１つの駆動信号の立ち下がり時点が上記他の駆動信号の立ち下がり時点より遅延して生成され、立ち上がり時点が遅延した駆動信号と遅延していない駆動信号とによって上記各電力用半導体素子を駆動すると共に、上記各電力用半導体素子は立ち上がり時点が遅延した駆動信号による駆動と、立ち上がり時点が遅延していない駆動信号による駆動とが周期的に入れ替わるようにされたことを特徴とする電力用半導体装置。
並列接続され、それぞれが駆動信号によってオンオフされる複数の電力用半導体素子と、各電力用半導体素子に対する上記駆動信号を生成する信号生成回路とを備え、上記各駆動信号のうち、少なくとも１つの駆動信号の立ち上がり時点が他の駆動信号の立ち上がり時点より遅延し、上記少なくとも１つの駆動信号の立ち下がり時点が上記他の駆動信号の立ち下がり時点より先行するように生成され、立ち上がり時点が遅延した駆動信号と遅延していない駆動信号とによって上記各電力用半導体素子を駆動すると共に、上記各電力用半導体素子は立ち上がり時点が遅延した駆動信号による駆動と、立ち上がり時点が遅延していない駆動信号による駆動とが周期的に入れ替わるようにされたことを特徴とする電力用半導体装置。