WO2016111260A1 - 電力変換装置 - Google Patents

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WO2016111260A1
WO2016111260A1 PCT/JP2016/050028 JP2016050028W WO2016111260A1 WO 2016111260 A1 WO2016111260 A1 WO 2016111260A1 JP 2016050028 W JP2016050028 W JP 2016050028W WO 2016111260 A1 WO2016111260 A1 WO 2016111260A1
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timing
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power conversion
circuit
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五十嵐　弘
太 大川
中村　宏之
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三菱電機株式会社
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    • H05K7/2089—Modifications to facilitate cooling, ventilating, or heating for power electronics, e.g. for inverters for controlling motor
    • H05K7/209—Heat transfer by conduction from internal heat source to heat radiating structure

Definitions

  • the present invention relates to a power conversion device including a plurality of power conversion circuits (inverter circuits).
  • a power conversion device parallel drive device
  • an imbalance occurs in the current flowing through the power semiconductor elements due to variations in manufacturing characteristics of the power semiconductor elements. Therefore, when switching is performed at the same timing, due to characteristic variations, current flows in a biased manner between the power semiconductor element that has been turned on earlier and the power semiconductor element that has been turned off later, causing a large switching loss and generating heat.
  • it is difficult to reduce the size of the parallel drive device because a large radiating fin is required.
  • a failure may occur if the current bias is large and exceeds the rated current of the power semiconductor element, and the output current cannot be increased even if the power semiconductor element is driven in parallel. It was.
  • Patent Document 1 discloses a PWM parallel drive device capable of suppressing this current imbalance.
  • the parallel drive device includes a correction circuit capable of independently delaying the rise and fall of the PWM waveform.
  • the correction circuit performs proportional-integral calculation on the difference between the output currents of the parallel drive devices to determine the bias of the output current, and the rise delay time of the correction circuit of the parallel drive device with a large output current at the rise of the PWM waveform Is controlled to be longer than the delay time of the correction circuit of the parallel drive device with a small output current, and when the PWM waveform falls, the fall delay time of the correction circuit of the parallel drive device with a large output current is parallel driven with a small output current. Control is performed so as to be shorter than the delay time of the correction circuit of the apparatus.
  • an IC having a calculation function such as a DSP or a microcomputer is required to perform a proportional integral calculation of the difference between the output currents detected by the respective current detectors.
  • An AD converter for converting an analog signal output from the digital signal into a digital signal is required. Therefore, since the circuit scale becomes large, there is a problem that a large mounting space is required.
  • An object of the present invention is to solve the above-described problems and to provide a power conversion device that can suppress an imbalance of current flowing through a power semiconductor element due to variations in characteristics in manufacturing the power semiconductor element.
  • the power converter according to the present invention is A first power conversion circuit composed of a plurality of first power semiconductor elements; A second power conversion circuit connected in parallel to the first power conversion circuit and composed of a plurality of second power semiconductor elements; A control circuit for generating a control signal for controlling each power semiconductor element of the first power conversion circuit and the second power conversion circuit; A first current amount flowing through the first power semiconductor element is compared with a second current amount flowing through the second power semiconductor element, and the first power conversion circuit is based on the comparison result.
  • a timing control signal generating circuit for generating a timing control signal for controlling the rising or falling timing of the control signal input to the second power conversion circuit; Based on the timing control signal, the rising or falling timing of the control signal input to the first and second power conversion circuits is corrected, or input to the first and second power conversion circuits. And a timing correction circuit that controls to correct the rising and falling timings of the control signal.
  • the circuit scale can be reduced because the imbalance of the current flowing through each power semiconductor element can be suppressed using a simple circuit based on a logic circuit.
  • FIG. 10 is a circuit diagram of a timing correction circuit 22 (23) according to the third embodiment. It is a perspective view of the power converter device which concerns on Embodiment 4 of this invention. It is a block diagram which shows the component of the power converter device which concerns on Embodiment 5 of this invention. It is a timing chart of each signal which shows operation
  • Embodiment 1 When a power module in which an inverter circuit for driving a three-phase motor composed of a plurality of power semiconductor elements is housed in one package is driven in parallel, the inverter circuit for driving a three-phase motor incorporated in each power module Two semiconductor elements are connected in series, and three of them are connected in parallel. In this inverter circuit, a connection part of two power semiconductor elements connected in series is taken out as an output terminal outside the package of the power module.
  • FIG. 1 is a perspective view of a power conversion apparatus according to Embodiment 1 of the present invention.
  • power modules PM1 and PM2 in which power conversion circuits 2 and 3 (described later) each composed of a plurality of power semiconductor elements are sealed with resin are screwed onto the same heat sink 1, and Lead portions of the power modules PM1 and PM2 are soldered to the printed circuit board 4. Therefore, since the two power modules PM1 and PM2 are mounted on the same heat sink 1, it is possible to suppress the temperature difference between the two power modules PM1 and PM2.
  • a logic circuit 6 including 22, 23 and the like, a snubber capacitor 7, and a bus bar 9 fixed by a screw terminal block 8 for connection to a power source or a load are mounted.
  • the power conversion circuits 2 and 3 are connected to a motor (induction motor) 10 which is a load via a screw terminal block 8 and a bus bar 9.
  • the power modules PM1 and PM2 are soldered to the printed circuit board 4, respectively.
  • FIG. 2 is a block diagram showing components of the power conversion device of FIG.
  • the power converter includes a DC voltage source 25 whose negative electrode side is grounded, a smoothing capacitor 26 connected in parallel to the DC voltage source 25, and a DC voltage supplied from the DC voltage source 25 with a predetermined voltage and It is configured to include first and second power conversion circuits 2 and 3 that convert power into an alternating voltage of a predetermined frequency and output it to the motor (M) 10.
  • the power conversion device includes resistors R1 to R3 that detect currents of U phase, V phase, and W phase of the first power conversion circuit, and U phase, V phase, and W phase of the second power conversion circuit. Resistors R4 to R6 for detecting the current of each phase, and a control circuit 24 for generating a gate control signal GS for switching control of each power semiconductor element of the first power conversion circuit 2 and the second power conversion circuit 3 And is configured.
  • the power conversion device includes a rising edge detection circuit 18 that detects a rising edge of the gate control signal GS, a falling edge detection circuit 19 that detects a falling edge of the gate control signal GS, and a first power conversion circuit 2.
  • the amount of current flowing through each power semiconductor element is compared with the amount of current flowing through each power semiconductor element constituting the second power conversion circuit 3, and the first power conversion circuit 2 is Based on the first timing control signal TS1 for generating the first timing control signal TS1 for controlling the rising or falling timing of the input gate control signal GS and the first timing control signal TS1, 1 to correct the rising or falling timing of the gate control signal GS input to the power conversion circuit 2 Constructed and a timing correction circuit 22 to be controlled.
  • the amount of current flowing through each power semiconductor element constituting the first power conversion circuit 2 is applied to each power semiconductor element constituting the second power conversion circuit 3.
  • a first timing control signal TS1 is generated to control to delay the rising timing of the control signal GS input to each power semiconductor element of the first power conversion circuit 2 when the amount of flowing current is larger.
  • the power conversion device compares the amount of current flowing through each power semiconductor element constituting the first power conversion circuit 2 with the amount of current flowing through each power semiconductor element constituting the second power conversion circuit 3, and Based on the comparison result, a second timing control signal generation circuit 21 that generates a second timing control signal TS2 for controlling the rising or falling timing of the gate control signal GS input to the second power conversion circuit 3 And a timing correction circuit 23 that controls to correct the rising or falling timing of the gate control signal GS input to the second power conversion circuit 3 based on the second timing control signal TS2. Composed.
  • the current amount of each power semiconductor element of the second power conversion circuit 3 is larger than the current amount of each power semiconductor element of the first power conversion circuit 2.
  • a second timing control signal TS2 is generated that is controlled to advance the falling timing of the control signal input to each power semiconductor element of the second power conversion circuit 3 from time to time.
  • the first power conversion circuit 2 includes first to sixth power semiconductor elements UP1, VP1, WP1, UN1, VN1, WN1, and first to sixth power semiconductor elements UP1, VP1, WP1, UN1,
  • the high-frequency diodes D1, D3, D5, D2, D4, and D6 are connected in reverse parallel to the VN1 and WN1, respectively.
  • a first half bridge circuit in which a first power semiconductor element UP1 and a fourth power semiconductor element UN1 are connected in series, a second power semiconductor element VP1, and a fifth power semiconductor element.
  • a second half-bridge circuit in which VN1 is connected in series; and a third half-bridge circuit in which a third power semiconductor element WP1 and a sixth power semiconductor element WN1 are connected in series;
  • the second half bridge circuit is connected in parallel, and the second and third half bridge circuits are connected in parallel.
  • IGBTs insulated gate bipolar transistors
  • IGBTs insulated gate bipolar transistors
  • Three first to third power semiconductor elements UP1, VP1, and WP1 to which collector terminals of UP1, VP1, and WP1 are respectively connected constitute an upper arm 2A, and each of the fourth to sixth power semiconductor elements.
  • UN1, VN1, and WN1 constitute the lower arm 2B.
  • the first power conversion circuit 2 is sealed in the power module PM1 of FIG. 1, and the power module PM1 has first to seventh terminals, the first terminal is a power supply terminal, Are connected to one terminal of each of the third half bridge circuits, and the second to fourth terminals are connected to the other terminals of the first to third half bridge circuits, respectively. Are connected to respective connecting portions of the power semiconductor elements UP1, VP1, WP1 of the upper arm 2A and the power semiconductor elements UN1, VN1, WN1 of the lower arm 2B.
  • the collector terminals of the first to third power semiconductor elements UP1, VP1, and WP1 of the upper arm 2A of the first power conversion circuit 2 are connected to a DC voltage via a power supply terminal T1 connected to the collector terminals. Connected to the positive side of the source 25.
  • the emitter terminals T2, T3, T4 of the power semiconductor elements UN1, VN1, WN1 of the lower arm 2B are grounded through the resistors R1 to R3.
  • the emitter terminal of the first power semiconductor element UP1 of the upper arm 2A and the collector terminal of the fourth power semiconductor element UN1 of the lower arm 2B are connected, and the emitter of the second power semiconductor element VP1 of the upper arm 2A.
  • the terminal and the collector terminal of the fifth power semiconductor element VN1 of the lower arm 2B are connected, and the emitter terminal of the third power semiconductor element WP1 of the upper arm 2A and the sixth power semiconductor element WN1 of the lower arm 2B.
  • each connecting portion is connected to the motor 10.
  • the second power conversion circuit 3 includes first to sixth power semiconductor elements UP2, VP2, WP2, UN2, VN2, and WN2, and first to sixth power semiconductor elements UP2, VP2, WP2, and WP2. High-frequency diodes D7, D9, D11, D8, D10, and D12 connected as freewheel diodes in antiparallel to UN2, VN2, and WN2, respectively.
  • the second power conversion circuit 3 is connected in parallel to the first power conversion circuit 2.
  • a first half bridge circuit in which a second power semiconductor element UP2 and a fourth power semiconductor element UN2 are connected in series, a second power semiconductor element VP2, and a fifth power semiconductor element.
  • the second half bridge circuit is connected in parallel, and the second and third half bridge circuits are connected in parallel.
  • IGBTs insulated gate bipolar transistors
  • Three first to third power semiconductor elements UP2, VP2, and WP2 to which collector terminals of UP2, VP2, and WP2 are respectively connected constitute an upper arm 3A, and each of the fourth to sixth power semiconductor elements.
  • UN2, VN2, and WN2 constitute the lower arm 3B.
  • the second power conversion circuit 3 is sealed in the power module PM2, the power module PM2 has first to seventh terminals, the first terminal is a power supply terminal, and the fourth to sixth The second to fourth terminals are connected to the other terminals of the fourth to sixth half bridge circuits, and the fifth to seventh terminals are connected to the other terminals of the half bridge circuit.
  • the power semiconductor element of the upper arm and the power semiconductor element of the lower arm are respectively connected to the connection portions.
  • the collector terminals of the first to third power semiconductor elements UP2, VP2, and WP2 of the upper arm 3A of the second power conversion circuit 3 are connected to a DC voltage via a power supply terminal T5 connected to the collector terminals. Connected to the positive side of the source 25.
  • the emitter terminals T6, T7, T8 of the power semiconductor elements UN2, VN2, WN2 of the lower arm 3B are grounded through the resistors R6 to R8.
  • the emitter terminal of the first power semiconductor element UP2 of the upper arm 3A and the collector terminal of the fourth power semiconductor element UN2 of the lower arm 3B are connected, and the emitter of the second power semiconductor element VP2 of the upper arm 3A.
  • the terminal is connected to the collector terminal of the fifth power semiconductor element VN2 of the lower arm 3B, and the emitter terminal of the third power semiconductor element WP2 of the upper arm 3A and the sixth power semiconductor element WN2 of the lower arm 3B.
  • each connecting portion is connected to the motor 10.
  • the first timing control signal generation circuit 20 includes a comparator 200, AND gates 201 and 202, and an adder 203.
  • the second timing control signal generation circuit 20 includes a comparator 210, AND gates 211 and 212, and an adder 213.
  • the rising edge detection circuit 18 generates a high level rising edge detection signal GRS having a predetermined pulse width in synchronization with the rising of the gate control signal GS, and outputs it to the AND gates 201 and 211, respectively.
  • the falling edge detection circuit 19 generates a high-level falling edge detection signal GDS having a predetermined pulse width in synchronization with the falling of the gate control signal GS and outputs it to the AND gates 202 and 212, respectively.
  • the pulse width can be arbitrarily set by the CR time constant of the resistor R and the capacitor C included in each rising edge detection circuit 18 and falling edge detection circuit 19.
  • the comparator 200 inputs the value of the voltage difference across the resistor R3 corresponding to the W-phase current I1 of the first power conversion circuit 2 to the non-inverting input terminal, and the W-phase current of the second power conversion circuit 3
  • the value of the voltage difference across the resistor R6 corresponding to I2 is input to the inverting input terminal.
  • the comparator 200 compares the current I1 and the current I2, generates the comparison result signal COS1, and outputs the comparison result signal COS1 to the AND gate 201 and the AND gate 202.
  • the comparator 200 outputs a high level signal (H) as the comparison result signal COS1 when the current I1 is larger than the current I2, and the low level signal as the comparison result signal COS1 when the current I1 is equal to or less than the current I2. (L) is output.
  • H high level signal
  • L low level signal
  • the AND gate 201 calculates a logical product value of the comparison result signal COS1 and the rising edge detection signal GRS, generates a current bias signal S1, and outputs the current bias signal S1 to the adder 203.
  • the AND gate 202 calculates a logical product value of the comparison result signal COS1 and the falling edge detection signal GDS, generates a current bias signal S2, and outputs the current bias signal S2 to the adder 203.
  • the adder 203 adds the current bias signal S1 and the current bias signal S2 input from the AND gates 201 and 202, and adds the added value to the rising edge of the gate control signal GS for controlling the second power conversion circuit 3 or A timing control signal TS1 for controlling the falling timing is output to the timing correction circuit 23.
  • the first timing control signal generation circuit 20 calculates the value of the first AND of the first comparison result signal COS1 and the rising edge detection signal GRS, and the first comparison result signal COS1 and the falling edge
  • the value of the second logical product with the edge detection signal GDS is calculated, and the first timing control signal TS1 is generated based on one of the first logical product value and the second logical product value.
  • the comparator 210 inputs the value of the voltage difference across the resistor R3 corresponding to the W-phase current I1 of the first power conversion circuit 2 to the non-inverting input terminal, and the W-phase current of the second power conversion circuit 3
  • the value of the voltage difference across the resistor R6 corresponding to I2 is input to the inverting input terminal.
  • the comparator 210 compares the current I1 and the current I2, generates the comparison result signal COS2, and outputs the comparison result signal COS2 to the AND gate 211 and the AND gate 212.
  • the comparator 210 outputs a high level signal (H) as the comparison result signal COS2 when the current I2 is larger than the current I1, and the low level signal as the comparison result signal COS2 when the current I2 is equal to or less than the current I1. (L) is output.
  • H high level signal
  • L low level signal
  • the AND gate 211 calculates a logical product value of the comparison result signal COS2 and the rising edge detection signal GRS, generates a current bias signal S3, and outputs the current bias signal S3 to the adder 213.
  • the AND gate 212 calculates a logical product value of the comparison result signal COS2 and the falling edge detection signal GDS, generates a current bias signal S4, and outputs the current bias signal S4 to the adder 213.
  • the adder 213 adds the current bias signal S3 and the current bias signal S4 input from the AND gates 211 and 212, and uses the added value to rise the gate control signal GS that controls the first power conversion circuit 2 or A timing control signal TS2 for controlling the falling timing is output to the timing correction circuit 22.
  • the second timing control signal generation circuit 21 calculates the value of the first AND of the second comparison result signal COS2 and the rising edge detection signal GRS, and the second comparison result signal COS2 and the falling edge A second logical product value with the edge detection signal GDS is calculated, and a second timing control signal TS2 is generated based on one of the first logical product value and the second logical product value. .
  • the timing correction circuit 22 controls the rising or falling timing of the gate control signal GS based on the timing control signal TS1.
  • the timing correction circuit 22 delays the rising timing of the gate control signal GS.
  • the timing correction circuit 22 advances the falling timing of the gate control signal GS.
  • the timing correction circuit 23 controls the rising or falling timing of the gate control signal GS based on the timing control signal TS2.
  • the timing correction circuit 23 delays the rising timing of the gate control signal GS.
  • the timing correction circuit 23 advances the falling timing of the gate control signal GS.
  • FIG. 3 is a timing chart of each signal showing the operation of the power conversion apparatus of FIG.
  • FIG. 3 shows the same gate control signal for the power semiconductor element WP1 and the power semiconductor element WP2 of the first and second power conversion circuits 2, 3 mounted in the two power modules PM1, PM2 of FIG. It is a timing chart figure in case GS is each input.
  • the power semiconductor element WP1 in the first power conversion circuit 2 built in the power module PM1 is turned on from off by the characteristic variation of the power semiconductor elements built in the two power modules PM1 and PM2. It is assumed that the timing of turning off from on is earlier than that of the power semiconductor element WP2 in the second power conversion circuit 3 built in the power module PM2.
  • the bias of the current flowing through each of the first power conversion circuit 2 and the second power conversion circuit 3 is detected for each pulse of the gate control signal GS, and the control signal GS is detected with one pulse of the next gate control signal GS.
  • the rise or fall is corrected and output to the first power conversion circuit 2 and the second power conversion circuit 3, respectively.
  • the gate control signals GS1, GS2 input to the power semiconductor element WP1 of the first power conversion circuit 2 and the power semiconductor element WP2 of the second power conversion circuit 3 are from time t1 to time t4.
  • the gate control signals GS1 and GS2 are the same as the rising and falling timings of the gate control signal GS generated by the control circuit 24. That is, in the first pulse, the timing correction circuits 22 and 23 do not correct the rising or falling timing of the gate control signal GS.
  • the rising edge detection signal GRS detected by the rising edge detection circuit 18 is at a high level from time t1 to time t2. Further, the falling edge detection signal GDS detected by the falling edge detection circuit 19 becomes a high level from time t4 to time t5.
  • times t2 and t5 are determined by the CR time constants of the rising edge detection circuit 18 and the falling edge detection circuit 19, respectively.
  • a current I1 that flows through the power semiconductor element WP1 that turns on first and a current I2 that flows through the power semiconductor element WP2 that turns on later are illustrated.
  • the power semiconductor element WP1 flows unevenly at the beginning of the flow of the current I1, and exhibits a high peak value. That is, the current I1 increases rapidly from time t1 to time t2, and the current I2 flowing through the power semiconductor element WP2 increases gradually from time t1 to time t3. Therefore, the current I1 decreases as the current I2 increases, and the current I1 and the current I2 have substantially the same value at the time t3.
  • the power semiconductor element WP1 that is turned on first is turned off earlier than the power semiconductor element WP2 that is turned on later.
  • the power semiconductor element WP2 has a high peak value due to a bias in the current flowing through the power semiconductor element WP2 at the timing when the power semiconductor element WP1 is turned off. That is, therefore, when power semiconductor element WP1 is turned off (time t4), current I1 flowing through power semiconductor element WP1 gradually decreases from time t4 to time t5 and becomes zero.
  • the current I2 flowing through the power semiconductor element WP2 that is turned off after the power semiconductor element WP1 increases rapidly at time t4 when the power semiconductor element WP1 is turned off, and the power semiconductor element WP2 is turned off. After that, it gradually decreases to time zero at time t5.
  • the comparison result signal COS1 generated by the comparator 200 is a high level signal (H) since the current I1 is larger than the current I2 from time t1 to time t3.
  • the comparison result signal COS2 generated by the comparator 210 is a high level signal (H) since the current I2 is equal to or less than the current I1 from time t4 to time t5.
  • the current bias signal S1 which is the logical product of the comparison result signal COS1 and the rising edge detection circuit GRS, becomes a high level signal (H) from time t1 to time t2.
  • the current bias signal S2 that is the logical product of the comparison result signal COS1 and the falling edge detection circuit GDS becomes a low level signal (L) from time t1 to time t5.
  • the current bias signal S1 is a high level signal, it is detected that the current flows in the first power conversion circuit 2 by turning on the power semiconductor element WP1 first.
  • the current bias signal S3 which is the logical product of the comparison result signal COS2 and the rising edge detection circuit GRS becomes a low level signal (L) from time t1 to time t5.
  • the current bias signal S4 is a high level signal, it is detected that the current flows in the second power conversion circuit 3 because the power semiconductor element WP1 is turned off first.
  • the rising timing of the gate control signal GS input to the first power conversion circuit 2 is delayed. Therefore, the rising timing of the gate control signal GS input to the first power conversion circuit 2 at the time of the next switching is delayed by the time period tdon (seconds). That is, power semiconductor element WP2 is turned on at time t6, and power semiconductor element WP1 is turned on at time t7. Therefore, the peak of the current I1 flowing through the power semiconductor element WP1 decreases, and the current bias of the first power conversion circuit 2 decreases.
  • the falling timing of the gate control signal GS input to the second power conversion circuit 3 is advanced. Therefore, the falling timing of the gate control signal GS input to the second power conversion circuit 3 at the time of the next switching is advanced by the time period tdoff (seconds). That is, power semiconductor element WP2 is turned off at time t8, and power semiconductor element WP1 is turned off at time t9. Therefore, the peak of the current I2 flowing through the power semiconductor element WP2 decreases, and the current bias of the second power conversion circuit 3 decreases.
  • the power conversion device it is possible to suppress current imbalance flowing in the power semiconductor element due to variation in characteristics in manufacturing the power semiconductor element using a simple circuit based on the logic circuit. Therefore, since an IC having an arithmetic processing function such as a DSP or a microcomputer is not used, the circuit scale can be reduced, and an effect that a wide mounting space is not required can be obtained.
  • the power conversion device According to the power conversion device according to the present embodiment, an imbalance in the current flowing through the power semiconductor element due to manufacturing variations of the power semiconductor element can be suppressed, so that the temperature difference between the two power modules is small. can do. Therefore, current bias due to the temperature characteristics of the power semiconductor element incorporated in the power module can also be suppressed. Furthermore, since it is not necessary to mount two power modules on the same heat sink, it is not necessary to mount two power modules on the same substrate. Therefore, the two power modules can be respectively mounted on different heat sinks, and further can be mounted on different substrates.
  • a resistor for detecting the current flowing through each power semiconductor element is provided between the power semiconductor element of the lower arm and the ground, and the potential at both ends of the resistor is detected. Therefore, the current flowing through each power semiconductor element is detected, so that an insulated current detector for detecting the output current flowing through each power semiconductor element is not required. Therefore, the manufacturing cost can be greatly reduced.
  • the current imbalance is suppressed by comparing the W-phase current, but the present invention is not limited to this.
  • the current imbalance may be suppressed by comparing the U-phase and V-phase currents, the U-phase current and the V-phase current, the V-phase current and the W-phase current, and the W-phase current.
  • the U-phase current may be compared to suppress current imbalance. Even in this case, the same effect as the present embodiment can be obtained.
  • the gate control signal for controlling the power semiconductor element of the upper arm is the same as the gate control signal for controlling the power semiconductor element of the lower arm, but the present invention is not limited to this.
  • the power semiconductor element of the upper arm and the power semiconductor element of the lower arm may be controlled using different gate control signals. Even in this case, the same effect as the present embodiment can be obtained.
  • the rising edge detection signal or the falling edge detection signal synchronized with the gate control signal of the upper arm power semiconductor element and the gate control signal of the lower arm power semiconductor element. The logical product of the detected rising edge detection signal or falling edge detection signal can be calculated, so that current flows in the upper arm power semiconductor element or the lower arm power semiconductor element It becomes possible to detect whether the current flows in an uneven manner.
  • an AC power supply may be used instead of using the DC voltage source 25 of FIG. 1, in which case an AC / DC converter circuit such as a diode rectifier circuit is provided in the power converter. Provided. Even in this case, the same effect as the present embodiment can be obtained.
  • Embodiment 2 control is performed so that the current deviation is detected for each pulse and the rising or falling timing of the control signal is corrected in the next pulse.
  • the present embodiment is characterized in that the number of times of correcting the control signal GS for the first power conversion circuit 2 and the second power conversion circuit 3 is reduced to suppress malfunction of the control operation. .
  • FIG. 4 is a block diagram showing components of the power conversion device according to the second embodiment of the present invention.
  • the power conversion device of FIG. 4 further includes a counter circuit 37 between the first timing control signal generation circuit 20 and the first timing correction circuit 22 as compared with the power conversion device of FIG.
  • a counter circuit 38 is further provided between the control signal generation circuit 21 and the second timing correction circuit 23.
  • the counter circuit 37 counts the number of times the first timing control signal TS1 is generated, and if the number reaches the first counter value within a predetermined unit time, the counter circuit 37 outputs the first timing control signal TS1 to the first timing control signal TS1. Output to the timing correction circuit 22.
  • the counter circuit 38 counts the number of times that the second timing control signal TS2 is generated. If the number of times reaches the second counter value within a predetermined unit time, the counter circuit 38 outputs the second timing control signal TS2 to the second timing control signal TS2. It outputs to the timing correction circuit 23.
  • the power conversion device according to the present embodiment performs the same operation as that of the power conversion device according to the first embodiment described above, and can obtain the same effects. Furthermore, the power conversion device according to the present embodiment counts the number of occurrences of the first and second timing control signals TS1 and TS2 as compared with the power conversion device according to the first embodiment described above, and each of the power conversion devices has a predetermined number. If the number of times is reached, these signals are output to the first and second timing correction circuits 22 and 23, respectively. Therefore, the power conversion device according to the present embodiment is higher or lower than the power conversion device according to the first embodiment, when the control signal GS for the first power conversion circuit 2 and the second power conversion circuit 3 rises or falls. Since the number of times of correcting the timing can be reduced, the occurrence of malfunction can be suppressed.
  • each power of the first power conversion circuit 2 and the second power conversion circuit 3 is obtained when the number of times the first and second timing control signals are generated reaches a predetermined counter value.
  • the falling or rising timing of the gate control signal GS input to the semiconductor device for use was controlled.
  • the present embodiment is further characterized in that the rising or falling timing of the gate control signal GS can be changed based on each counter value.
  • FIG. 5 is a circuit diagram of the timing correction circuit 22 (23) according to the third embodiment.
  • each of the timing correction circuits 22 and 23 is connected in series to an inverter IV0 connected to the control circuit 24, a plurality of N switches SW1 to SWN connected to the output terminal of the inverter IV0, and SW1 to SWN.
  • a resistor R and inverters IV1 to IVN to be connected, a capacitor C provided between an output terminal of each resistor R and an input terminal of each inverter IV1 to IVN, and a shift register 50 are provided.
  • the output terminals of the inverters IV1 to IVN are connected to the gate terminals of the power semiconductor elements of the first power conversion circuit 2 and the second power conversion circuit 3, and one end of each capacitor C is grounded. .
  • the shift register 50 receives the first counter value and the second counter value CO1 and CO2 from the counter circuits 37 and 38, and switches the switching circuit SW that switches the CR time constant based on the counter values CO1 and CO2.
  • SW1 to SWN are subjected to switching control to control the rising or falling timing of the gate control signal GS for controlling each power semiconductor element of the first power conversion circuit 2 and the second power conversion circuit 3.
  • the power conversion device according to the present embodiment performs the same operation as that of the power conversion device according to the first embodiment described above, and can obtain the same effects. Furthermore, the power conversion device according to the present embodiment can change the rising or falling timing of the gate control signal GS based on each counter value, as compared with the power conversion device according to the first embodiment described above. Therefore, the timing that can be controlled by the correction circuits 22 and 23 can be increased to several patterns. Therefore, it is possible to set the timing suitable for the characteristic variation of each power semiconductor element.
  • Embodiment 4 FIG.
  • the power modules PM1 and PM2 on which the power conversion circuits are mounted are mounted on the same heat sink. Therefore, if the power modules PM1 and PM2 are soldered to the printed circuit board 4 without making the height of the mounting surface of the power modules PM1 and PM2 uniform, when the power modules PM1 and PM2 are screwed to the heatsink 1, the power module 1 is soldered. There is a problem that stress is applied to the attachment portion to generate a crack, and the power modules PM1 and PM2 and the printed circuit board 1 are electrically disconnected.
  • the present embodiment is characterized in that each power module PM1, PM2 is screwed onto a heat sink 41 that is mechanically separated.
  • FIG. 6 is a perspective view of the power converter according to Embodiment 4 of the present invention.
  • the power modules PM1 and PM2 are screwed onto the small heat sinks 41, and the lead portions of the power modules PM1 and PM2 are soldered to the printed circuit board 44, respectively.
  • a snubber capacitor 47, a connector 45 for connecting to each device, and a screw terminal block 48 for connecting to a power source or a load are mounted.
  • each snubber capacitor 47 is mounted close to each power module PM1, PM2.
  • a logic circuit 6 including comparators 200 and 210 and timing correction circuits 22 and 23 for comparing current biases flowing in power semiconductor elements in the power modules PM1 and PM2 is mounted on the control board 48. They are connected via a cable 49.
  • the screw terminal block 48 on each printed circuit board 44 on which the power modules PM1 and PM2 are mounted is connected via a cable 49, and is connected to a motor (induction motor) 10 as a load via the cable 49.
  • the power conversion device according to the present embodiment performs the same operation as that of the power conversion device according to the first embodiment described above, and can obtain the same effects. Furthermore, since the power conversion device according to the present embodiment is screwed onto the heat sink 41 that mechanically separates the power modules PM1 and PM2, as compared with the power conversion device according to the first embodiment described above, Generation of cracks on the heat sink can be suppressed, and electrical disconnection between the power modules PM1 and PM2 and the printed circuit board 1 due to the cracks can be avoided. Therefore, in this embodiment, since it is not necessary to align the height of the power module mounting surface with a jig, the assemblability of the power converter is improved as compared with the first embodiment described above.
  • Embodiment 5 FIG.
  • IGBTs are used as the first to sixth power semiconductor elements UP1 to WN1 and the seventh to twelfth power semiconductor elements UP2 to WN2, and six UVW phase currents of the power conversion circuit are used.
  • the unbalance of the current flowing through the power semiconductor element was suppressed by detecting with the resistance of.
  • the IGBT since the IGBT has an accumulation time as a semiconductor characteristic, the tail current continues to flow through the IGBT for a certain time after the gate control signal GS is turned off.
  • the current bias flowing in the power semiconductor elements constituting the same phase is determined at the rising and falling timings of the gate control signal GS in each power conversion circuit. In comparison, it is necessary to individually control the rise and fall times of the gate control signal GS.
  • MOSFETs metal oxide semiconductor field effect transistors
  • FIG. 7 is a block diagram showing components of the power conversion device according to the fifth embodiment of the present invention.
  • 7 includes a DC voltage source 25 whose negative electrode side is grounded, a smoothing capacitor 26 connected in parallel to the DC voltage source 25, and a DC voltage supplied from the DC voltage source 25 with a predetermined voltage and a predetermined voltage.
  • the first and second power conversion circuits 2-1 and 3-1 which convert the power into an AC voltage having a frequency of 5 and output the same to the motor (M) 10, are configured.
  • the power conversion device includes a resistor R7 that detects a current of U phase, V phase, and W phase of the first power conversion circuit 2-1, and a U phase, V phase, and W phase of the second power conversion circuit 3-1. And a gate control signal GS for switching control of each power semiconductor element of the first power conversion circuit 2-1 and the second power conversion circuit 3-1. And a control circuit 24.
  • the power converter includes a rising edge detection circuit 18 that detects the rising edge of the gate control signal GS, and the amount of current flowing through each power semiconductor element that constitutes the first power conversion circuit 2-1. Compared with the amount of current flowing through each power semiconductor element constituting the circuit 3-1, and based on the comparison result, the rise or fall of the gate control signal GS input to the first power conversion circuit 2-1
  • a first timing control signal generation circuit 20A that generates a first timing control signal TS1 that controls timing, and a gate that is input to the first power conversion circuit 2-1 based on the first timing control signal TS1
  • a timing correction circuit 22 that controls to correct the rising or falling timing of the control signal GS.
  • the amount of current flowing through each power semiconductor element that constitutes the first power conversion circuit 2-1 corresponds to each power that constitutes the second power conversion circuit 3-1.
  • First control is performed to delay the rise or fall timing of the control signal GS input to each power semiconductor element of the first power conversion circuit 2-1 when the amount of current flowing through the semiconductor element is larger.
  • the timing control signal TS1 is generated.
  • the power conversion device uses the amount of current flowing through each power semiconductor element constituting the first power conversion circuit 2-1 as the amount of current flowing through each power semiconductor element constituting the second power conversion circuit 3-1.
  • a second timing control signal TS2 for controlling the rising or falling timing of the gate control signal GS input to the second power conversion circuit 3-1, based on the comparison result.
  • control is performed so as to correct the rising or falling timing of the gate control signal GS input to the second power conversion circuit 3-1.
  • a timing correction circuit 23 is performed so as to correct the rising or falling timing of the gate control signal GS input to the second power conversion circuit 3-1.
  • the current amount of each power semiconductor element of the second power conversion circuit 3-1 is equal to the current of each power semiconductor element of the first power conversion circuit 2-1.
  • the first power conversion circuit 2-1 includes first to sixth power semiconductor elements UP 1, VP 1, WP 1, UN 1, VN 1, WN 1, and first to sixth power semiconductor elements UP 1, VP 1, WP 1,
  • the high-frequency diodes D1, D3, D5, D2, D4, and D6 are connected to the UN1, VN1, and WN1 as anti-freewheel diodes in antiparallel.
  • a first half bridge circuit in which a first power semiconductor element UP1 and a fourth power semiconductor element UN1 are connected in series, a second power semiconductor element VP1, and a fifth power semiconductor element.
  • the second half bridge circuit is connected in parallel, and the second and third half bridge circuits are connected in parallel.
  • MOSFETs metal oxide semiconductor field effect transistors
  • the fourth to sixth power semiconductor elements UN1, VN1, WN1 constitute the lower arm 2-1B.
  • the first power conversion circuit 2-1 is sealed in the power module PM1 of FIG. 1, and the power module PM1 has first to seventh terminals, and the first terminal is a power supply terminal.
  • the first to third half-bridge circuits are connected to one terminal, the second to fourth terminals are connected to the other terminals of the first to third half-bridge circuits, and the fifth to fifth terminals are connected.
  • the seventh terminal is connected to each connection portion between the power semiconductor elements UP1, VP1, WP1 of the upper arm 2-1A and the power semiconductor elements UN1, VN1, WN1 of the lower arm 2-1B.
  • the drain terminals of the first to third power semiconductor elements UP1, VP1, and WP1 of the upper arm 2-1A of the first power conversion circuit 2-1 have power supply terminals T1 connected to the drain terminals.
  • the source terminals T2, T3, T4 of the power semiconductor elements UN1, VN1, WN1 of the lower arm 2-1B are grounded via a resistor R7.
  • a first half bridge circuit in which a first power semiconductor element UP2 and a fourth power semiconductor element UN2 are connected in series, a second power semiconductor element VP2, and a fifth power semiconductor element.
  • the second half bridge circuit is connected in parallel, and the second and third half bridge circuits are connected in parallel.
  • MOSFETs metal oxide semiconductor field effect transistors
  • Three first to third power semiconductor elements UP2, VP2, and WP2 to which the drain terminals of the first, second, and third power semiconductor elements UP2, VP2, and WP2 are respectively connected connect the upper arm 3-1A.
  • the fourth to sixth power semiconductor elements UN2, VN2, WN2 constitute the lower arm 3-1B.
  • the second power conversion circuit 3-1 is sealed in the power module PM2.
  • the power module PM2 has first to seventh terminals, the first terminal is a power supply terminal,
  • Each of the sixth half-bridge circuits is connected to one of the terminals, and each of the second to fourth terminals is connected to each of the other terminals of the fourth to sixth half-bridge circuits, and each of the fifth to seventh terminals.
  • the terminals are respectively connected to connection portions between the power semiconductor element of the upper arm and the power semiconductor element of the lower arm.
  • the collector terminals of the first to third power semiconductor elements UP2, VP2, and WP2 of the upper arm 3-1A of the second power conversion circuit 3-1 have power supply terminals T5 connected to the collector terminals.
  • the emitter terminals T6, T7, T8 of the power semiconductor elements UN2, VN2, WN2 of the lower arm 3-1B are grounded via a resistor R8.
  • the source terminal of the first power semiconductor element UP2 of the upper arm 3-1A and the drain terminal of the fourth power semiconductor element UN2 of the lower arm 3-1B are connected, and the second power of the upper arm 3-1A is connected.
  • the source terminal of the power semiconductor element VP2 and the drain terminal of the fifth power semiconductor element VN2 of the lower arm 3-1B are connected, and the source terminal and lower arm of the third power semiconductor element WP2 of the upper arm 3-1A
  • the drain terminal of the third power semiconductor element WN2 of 3-1B is connected, and each connection portion is connected to the motor 10, respectively.
  • the first timing control signal generation circuit 20A includes a comparator 200 and an AND gate 201.
  • the second timing control signal generation circuit 21 ⁇ / b> A includes a comparator 210 and an AND gate 211.
  • the rising edge detection circuit 18 generates a high level rising edge detection signal GRS having a predetermined pulse width in synchronization with the rising of the gate control signal GS, and outputs it to the AND gates 201 and 211, respectively.
  • the pulse width can be arbitrarily set by the CR time constant of the resistor R and the capacitor C included in each rising edge detection circuit 18.
  • the comparator 200 inputs the value of the voltage difference between both ends of the resistor R7 corresponding to the total UVW phase current I3 of the first power conversion circuit 2-1 to the non-inverting input terminal, and the second power conversion circuit 3-1.
  • the voltage difference between both ends of the resistor R8 corresponding to the UVW phase current I4 is input to the inverting input terminal.
  • the comparator 200 compares the current I3 and the current I4, generates the comparison result signal COS1, and outputs it to the AND gate 201. That is, the comparator 200 outputs the high level signal (H) as the comparison result signal COS1 when the current I3 is larger than the current I4, and the low level signal as the comparison result signal COS1 when the current I3 is equal to or less than the current I4. (L) is output.
  • the AND gate 201 calculates a logical product value of the comparison result signal COS1 and the rising edge detection signal GRS, and the switching timing of the first power conversion circuit 2-1 is faster than that of the second power conversion circuit 3-1. Is output to the timing correction circuits 22 and 23 as a timing control signal TS1. That is, the first timing control signal generation circuit 20A calculates the logical product value of the first comparison result signal COS1 and the rising edge detection signal GRS, and based on the logical product value, the first timing control signal TS1. Is generated.
  • the comparator 210 inputs the value of the voltage difference between both ends of the resistor R7 corresponding to the total UVW phase current I3 of the first power conversion circuit 2-1 to the inverting input terminal, and the second power conversion circuit 3-1.
  • the value of the voltage difference across the resistor R6 corresponding to the W-phase current I2 is input to the non-inverting input terminal.
  • the comparator 210 compares the current I3 with the current I4, generates the comparison result signal COS2, and outputs it to the AND gate 211.
  • the comparator 210 outputs the high level signal (H) as the comparison result signal COS2 when the current I4 is larger than the current I3, and the low level signal as the comparison result signal COS2 when the current I4 is equal to or less than the current I3. (L) is output.
  • the AND gate 211 calculates the logical product value of the comparison result signal COS2 and the rising edge detection signal GRS, and the switching timing of the second power conversion circuit 3-1 is faster than that of the first power conversion circuit 2-1. Is output to the timing correction circuits 22 and 23 as the timing control signal TS2. That is, the second timing control signal generation circuit 21A calculates the logical product value of the second comparison result signal COS2 and the rising edge detection signal GRS, and based on the logical product value, the second timing control signal TS2 Is generated.
  • the timing correction circuit 22 controls the rising and falling timings of the gate control signal GS based on the timing control signals TS1 and TS2.
  • the timing correction circuit 22 delays the rising and falling timings of the gate control signal GS.
  • the timing correction circuit 22 advances the rising timing and falling timing of the gate control signal GS.
  • the timing correction circuit 23 controls the rising or falling timing of the gate control signal GS based on the timing control signals TS1 and TS2.
  • the timing correction circuit 23 delays the rise and fall timings of the gate control signal GS.
  • the timing correction circuit 23 advances the rising and falling timings of the gate control signal GS.
  • MOSFETs are used as the first to sixth power semiconductor elements UP1 to WN1 and the seventh to twelfth power semiconductor elements UP2 to WN2. Therefore, unlike the IGBT used in the power converter according to the above-described embodiment, the MOSFET does not have an accumulation time as a semiconductor characteristic, so that the gate control signal is not related to the value of the current flowing to the MOSFET. When turned off, the MOSFET is turned off after a certain delay time due to element characteristics has elapsed.
  • the gate control signal GS of the gate control signal GS can be compared without comparing the current bias flowing in each power conversion circuit at the falling timing of the gate control signal GS.
  • the current bias is compared only at the rising timing, and the rising and falling times of the gate control signal GS can be controlled by the timing correction circuits 22 and 23 for a predetermined time. This will be described in detail below.
  • FIG. 8 is a timing chart of each signal showing the operation of the power conversion device of FIG. 8 is the same as the power semiconductor element WP1 and the power semiconductor element WP2 of the first and second power conversion circuits 2-1 and 3-1 mounted in the two power modules PM1 and PM2 of FIG. It is a timing chart figure in case the gate control signal GS of each is input.
  • the power semiconductor element WP1 in the first power conversion circuit 2-1 built in the power module PM1 is turned on from off by the characteristic variation of the power semiconductor elements built in the two power modules PM1 and PM2. It is assumed that the timing of turning off from on is earlier than that of the power semiconductor element WP2 in the second power conversion circuit 3 built in the power module PM2.
  • the bias of the current flowing through each of the first power conversion circuit 2-1 and the second power conversion circuit 3-1 is detected for each pulse of the gate control signal GS, and one pulse of the next gate control signal GS is detected.
  • the rising or falling edge of the control signal GS is corrected and output to the first power conversion circuit 2-1 and the second power conversion circuit 3-1, respectively.
  • the gate control signals GS1 and GS2 input to the power semiconductor element WP1 of the first power conversion circuit 2-1 and the power semiconductor element WP2 of the second power conversion circuit 3-1 are Each is at a high level (H) from time t1 to time t4.
  • the gate control signals GS1 and GS2 are the same as the rising and falling timings of the gate control signal GS generated by the control circuit 24. That is, in the first pulse, the timing correction circuits 22 and 23 do not correct the rising or falling timing of the gate control signal GS.
  • the rising edge detection signal GRS detected by the rising edge detection circuit 18 is at a high level from time t1 to time t2.
  • the time t2 is determined by the CR time constant of the rising edge detection circuit 18.
  • a current I1 that flows through the power semiconductor element WP1 that turns on first and a current I2 that flows through the power semiconductor element WP2 that turns on later are illustrated.
  • the power semiconductor element WP1 flows unevenly at the beginning of the flow of the current I1, and exhibits a high peak value. That is, the current I1 increases rapidly from time t1 to time t2, and the current I2 flowing through the power semiconductor element WP2 increases gradually from time t1 to time t3. Therefore, the current I1 decreases as the current I2 increases, and the current I1 and the current I2 have substantially the same value at the time t3.
  • the power semiconductor element WP1 that is turned on first is turned off earlier than the power semiconductor element WP2 that is turned on later.
  • the power semiconductor element WP2 has a high peak value due to a bias in the current flowing through the power semiconductor element WP2 at the timing when the power semiconductor element WP1 is turned off. That is, therefore, when power semiconductor element WP1 is turned off (time t4), current I1 flowing through power semiconductor element WP1 gradually decreases from time t4 to time t5 and becomes zero.
  • the current I2 flowing through the power semiconductor element WP2 that is turned off after the power semiconductor element WP1 increases rapidly at time t4 when the power semiconductor element WP1 is turned off, and the power semiconductor element WP2 is turned off. After that, it gradually decreases to time zero at time t5.
  • the comparison result signal COS1 generated by the comparator 200 is a high level signal (H) since the current I1 is larger than the current I2 from time t1 to time t3.
  • the comparison result signal COS2 generated by the comparator 210 is a high level signal (H) since the current I2 is equal to or less than the current I1 from time t4 to time t5.
  • the timing control signal TS1 which is the logical product of the comparison result signal COS1 and the rising edge detection circuit GRS, is a high level signal (H) from time t1 to time t2.
  • H high level signal
  • the timing control signal TS2 which is the logical product of the comparison result signal COS2 and the rising edge detection circuit GRS, is a low level signal (L) from time t1 to time t5.
  • L low level signal
  • the timing control signal TS1 input to the timing correction circuit 22 becomes a high level signal
  • the rising and falling timings of the gate control signal GS input to the first power conversion circuit 2-1 from the next switching period onward. Is delayed. Therefore, the rising and falling timings of the gate control signal GS input to the first power conversion circuit 2-1 at the time of the next switching are delayed by the time periods tdon and tdoff (seconds). That is, power semiconductor element WP2 is turned on at time t6, and power semiconductor element WP1 is turned on at time t7. Therefore, the peak of the current I1 flowing through the power semiconductor element WP1 decreases, and the current bias of the first power conversion circuit 2-1 decreases.
  • the timing control signal TS2 input to the timing correction circuit 22 becomes a high level signal
  • the timing of rising and falling of the output signal GS1 of the timing correction circuit 22 is delayed by tdon and tdoff (seconds) from the gate control signal GS. If so, the rising and falling timings are advanced by tdon and tdoff (seconds) in the next switching cycle.
  • the rising and falling timings of the gate control signal GS input to the second power conversion circuit 3-1 after the next switching cycle. Becomes faster. Therefore, the rising and falling timings of the gate control signal GS input to the second power conversion circuit 3-1 at the time of the next switching are advanced by time periods tdon and tdoff (seconds). That is, power semiconductor element WP2 is turned off at time t8, and power semiconductor element WP1 is turned off at time t9. Therefore, the peak of the current I2 flowing through the power semiconductor element WP2 decreases, and the current bias of the second power conversion circuit 3-1 decreases.
  • the output signal GS2 of the timing correction circuit 23 rises and falls earlier than the gate control signal GS by tdon and tdoff (seconds). In this case, the rising and falling timings are delayed by tdon and tdoff (seconds) in the next switching cycle.
  • the same effects as those of the first embodiment described above can be obtained. Furthermore, as compared with the power conversion devices according to the first to fourth embodiments described above, the current flowing in each of the first power conversion circuit 2 and the second power conversion circuit 3 only at the rising timing of the gate control signal GS. The bias can be detected, and it can be determined to which power conversion circuit the current flows in a biased manner. Therefore, even when the values of the energization currents are different in the UVW phase, the MOSFET does not have an accumulation time, so that the current imbalance can be suppressed by comparing the currents in any one of the UVW phases.
  • the current flowing in the UVW phase is detected collectively by detecting the current in the UVW phase using the resistor R7 or R8, but the present invention is limited to this. Not. For example, since a plurality of power semiconductor elements of one power conversion circuit are manufactured in the same process, variation in characteristics can be reduced. Therefore, each power conversion circuit can be switched at any switching timing in the UVW phase.
  • the current bias may be detected to determine the current bias to determine the power bias.
  • the current bias of the power conversion circuits arranged in parallel is compared only with the rising timing of the gate control signal GS, but the present invention is not limited to this.
  • the current bias of the power conversion circuits arranged in parallel may be compared only at the falling timing of the gate control signal GS. Even in this configuration, the same effects as those of the above-described embodiment can be obtained.
  • MOSFETs are used as the first to sixth power semiconductor elements UP1 to WN1 and the seventh to twelfth power semiconductor elements UP2 to WN2. It is not limited to this.
  • a control system power semiconductor element such as a bipolar transistor in which the accumulation time changes depending on the energization current value and a tail current is generated, and a thyristor excluding the IGBT may be used. Even in this case, the same effect as the present embodiment can be obtained.
  • the power conversion device according to the present embodiment can obtain the same operational effects by combining with the counter circuit in the same manner as the power conversion devices according to the second and third embodiments.
  • a simple circuit based on a logic circuit can be used to suppress an imbalance of current flowing through each power semiconductor element, thereby reducing the circuit scale. it can.

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Abstract

　複数の第１の電力用半導体素子で構成された第１の電力変換回路と、第１の電力変換回路に並列接続され、複数の第２の電力用半導体素子で構成された第２の電力変換回路と、第１及び第２の電力変換回路の各電力用半導体素子を制御するための制御信号を発生する制御回路と、第１の電力用半導体素子に流れる第１の電流量を、第２の電力用半導体素子に流れる第２の電流量と比較し、比較結果に基づいて、第１及び第２の電力変換回路に入力される制御信号の立ち上がり又は立ち下がりのタイミングを制御するタイミング制御信号を発生するタイミング制御信号発生回路と、タイミング制御信号に基づいて、第１及び第２の電力変換回路に入力される制御信号の立ち上がり又は立ち下がりのタイミングを補正するように制御するタイミング補正回路とを備える。

Description

電力変換装置
　本発明は、複数の電力変換回路（インバータ回路）からなる電力変換装置に関する。
　従来、複数の電力用半導体素子を用いてパルス幅変調制御を行う複数の電力変換回路を並列に接続し、同一の交流電圧に基づきこれらを並列駆動する電力変換装置（並列駆動装置）がある。しかしながら、複数の電力用半導体素子を並列に接続したとき、電力用半導体素子の製造上の特性ばらつきによって電力用半導体素子に流れる電流にアンバランスが発生する。従って、同じタイミングでスイッチングさせると特性ばらつきによって、先にオンした電力用半導体素子と、遅れてオフした電力用半導体素子に電流が偏って流れ、大きなスイッチング損失が生じて発熱する。この発熱を抑制するには、大型の放熱フィンが必要なため並列駆動装置の小型化が困難であった。さらに、電流の偏りが大きく、電力用半導体素子の定格電流を上回ると故障が発生する可能性があり、電力用半導体素子を並列駆動しても、出力電流を増加させることができないという問題があった。
　例えば、特許文献１には、この電流アンバランスを抑制することが可能なＰＷＭ方式の並列駆動装置が開示されている。また、並列駆動装置は、ＰＷＭ波形の立ち上がりと立ち下がりとを、それぞれ独立して遅らせることが可能な補正回路を備えている。ここで、補正回路は、各並列駆動装置の出力電流の差を比例積分演算して、出力電流の偏りを判定し、ＰＷＭ波形の立ち上がり時には出力電流の大きい並列駆動装置の補正回路の立ち上がり遅れ時間を出力電流の小さい並列駆動装置の補正回路の遅れ時間より長くなるように制御し、ＰＷＭ波形の立ち下がり時には出力電流の大きい並列駆動装置の補正回路の立ち下がり遅れ時間を出力電流の小さい並列駆動装置の補正回路の遅れ時間より短くなるように制御する。
特開平５－３０６６１号公報
　しかしながら、引用文献１に開示される並列駆動装置では、各電流検出器で検出した出力電流の差を比例積分演算するにはＤＳＰやマイコンなどの演算機能を有するＩＣを必要とし、さらに電流検出器から出力されるアナログ信号をデジタル信号に変換するためのＡＤコンバータが必要となる。従って、回路規模が大きくなるので、広い実装スペースが必要であるという問題があった。
　また、各並列駆動装置の出力電流を検出して比例演算処理を行って電流の偏りを判定するので、出力電流を検出するための信号に対して絶縁対策を施す必要がある。従って、絶縁型の電流検出器が必要となるので、製造コストが高くなるという問題があった。
　本発明の目的は以上の問題点を解決し、電力用半導体素子の製造上の特性ばらつきによる電力用半導体素子に流れる電流アンバランスを抑制できる電力変換装置を提供することにある。
　本発明に係る電力変換装置は、
　複数の第１の電力用半導体素子で構成された第１の電力変換回路と、
　上記第１の電力変換回路に並列接続され、複数の第２の電力用半導体素子で構成された第２の電力変換回路と、
　上記第１の電力変換回路及び上記第２の電力変換回路の各電力用半導体素子を制御するための制御信号を発生する制御回路と、
　上記第１の電力用半導体素子に流れる第１の電流量を、上記第２の電力用半導体素子に流れる第２の電流量と比較し、当該比較結果に基づいて、上記第１の電力変換回路及び第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを制御するタイミング制御信号を発生するタイミング制御信号発生回路と、
　上記タイミング制御信号に基づいて、上記第１及び第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを補正する、または上記第１及び第２の電力変換回路に入力される制御信号の立ち上がりおよび立ち下がりのタイミングを補正するように制御するタイミング補正回路とを備えたことを特徴とする。
　本発明に係る電力変換装置によれば、ロジック回路をベースとした簡易な回路を用いて各電力用半導体素子に流れる電流のアンバランスを抑制できるので、回路規模を縮小できる。
本発明の実施の形態１に係る電力変換装置の斜視図である。 図１の電力変換装置の構成要素を示すブロック図である。 図２の電力変換装置の動作を示す各信号のタイミングチャートである。 本発明の実施の形態２に係る電力変換装置の構成要素を示すブロック図である。 実施の形態３に係るタイミング補正回路２２（２３）の回路図である。 本発明の実施の形態４に係る電力変換装置の斜視図である。 本発明の実施の形態５に係る電力変換装置の構成要素を示すブロック図である。 図７の電力変換装置の動作を示す各信号のタイミングチャートである。
　以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付して説明は省略する。
　実施の形態１．
　複数の電力用半導体素子からなる３相モータ駆動用のインバータ回路が１つのパッケージに収められるパワーモジュールを並列駆動する場合は、各パワーモジュールに内蔵される３相モータ駆動用のインバータ回路は、電力用半導体素子を直列に２個接続し、それを３並列接続されて構成される。このインバータ回路では、２個直列接続される電力用半導体素子の接続部がパワーモジュールのパッケージ外に出力端子として取り出される。
　図１は、本発明の実施の形態１に係る電力変換装置の斜視図である。図１において、複数の電力用半導体素子からそれぞれ構成される電力変換回路２，３（後述する）がそれぞれ樹脂封止されるパワーモジュールＰＭ１，ＰＭ２が同一のヒートシンク１上にネジ止めされ、２つのパワーモジュールＰＭ１，ＰＭ２のリード部はプリント基板４に半田付けされる。従って、同一のヒートシンク１上に２つのパワーモジュールＰＭ１，ＰＭ２が実装されるので、２つのパワーモジュールＰＭ１，ＰＭ２間の温度差を抑制することが可能となる。
　図１において、プリント基板４上には、各機器に接続するためのコネクタ５と、パワーモジュールＰＭ１，ＰＭ２内の電力用半導体素子に流れる電流の偏りを比較する比較器２００，２１０やタイミング補正回路２２，２３などを含むロジック回路６と、スナバコンデンサ７と、電源や負荷に接続するためのネジ端子台８により固定されるバスバー９などが実装される。ここで、電力変換回路２，３はネジ端子台８及びバスバー９を介して負荷であるモータ（誘導電動機）１０に接続される。
　ここで、同一ヒートシンク上に２つのパワーモジュールＰＭ１，ＰＭ２を実装するには、各パワーモジュールＰＭ１，ＰＭ２のヒートシンク１への取付面の高さを揃える必要がある。従って、治具にパワーモジュールＰＭ１，ＰＭ２を固定した後に各パワーモジュールＰＭ１，ＰＭ２をプリント基板４にそれぞれ半田付けする。
　図２は、図１の電力変換装置の構成要素を示すブロック図である。図２において、電力変換装置は、負極側が接地される直流電圧源２５と、当該直流電圧源２５に並列接続される平滑コンデンサ２６と、直流電圧源２５から供給される直流電圧を所定の電圧及び所定の周波数の交流電圧に電力変換してモータ（Ｍ）１０に出力する第１及び第２の電力変換回路２，３とを備えて構成される。電力変換装置は、第１の電力変換回路のＵ相，Ｖ相，Ｗ相の各相の電流を検出する抵抗Ｒ１～Ｒ３と、第２の電力変換回路のＵ相，Ｖ相，Ｗ相の各相の電流を検出する抵抗Ｒ４～Ｒ６と、第１の電力変換回路２及び第２の電力変換回路３の各電力用半導体素子をスイッチング制御するためのゲート制御信号ＧＳを発生する制御回路２４とを備えて構成される。
　電力変換装置は、ゲート制御信号ＧＳの立ち上がりエッジを検出する立ち上がりエッジ検出回路１８と、ゲート制御信号ＧＳの立ち下がりエッジを検出する立ち下がりエッジ検出回路１９と、第１の電力変換回路２を構成する各電力用半導体素子に流れる電流量を、第２の電力変換回路３を構成する各電力用半導体素子に流れる電流量と比較し、当該比較結果に基づいて、第１の電力変換回路２に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する第１のタイミング制御信号ＴＳ１を発生する第１のタイミング制御信号発生回路２０と、第１のタイミング制御信号ＴＳ１に基づいて、第１の電力変換回路２に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを補正するように制御するタイミング補正回路２２とを備えて構成される。
　ここで、第１のタイミング制御信号発生回路２０は、第１の電力変換回路２を構成する各電力用半導体素子に流れる電流量が第２の電力変換回路３を構成する各電力用半導体素子に流れる電流量よりも大きいときに第１の電力変換回路２の各電力用半導体素子に入力される制御信号ＧＳの立ち上がりのタイミングを遅らせるように制御する第１のタイミング制御信号ＴＳ１を発生する。
　電力変換装置は、第１の電力変換回路２を構成する各電力用半導体素子に流れる電流量を、第２の電力変換回路３を構成する各電力用半導体素子に流れる電流量と比較し、当該比較結果に基づいて、第２の電力変換回路３に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する第２のタイミング制御信号ＴＳ２を発生する第２のタイミング制御信号発生回路２１と、第２のタイミング制御信号ＴＳ２に基づいて、第２の電力変換回路３に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを補正するように制御するタイミング補正回路２３とを備えて構成される。
　ここで、第２のタイミング制御信号発生回路２１は、第２の電力変換回路３の各電力用半導体素子の電流量が第１の電力変換回路２の各電力用半導体素子の電流量よりも大きいときに第２の電力変換回路３の各電力用半導体素子に入力される制御信号の立ち下がりのタイミングを早めるように制御する第２のタイミング制御信号ＴＳ２を発生する。
　第１の電力変換回路２は、第１～第６の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１，ＵＮ１，ＶＮ１，ＷＮ１と、第１～第６の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１，ＵＮ１，ＶＮ１，ＷＮ１に対して逆並列にフリーホイールダイオードとしてそれぞれ接続される高周波用ダイオードＤ１，Ｄ３，Ｄ５，Ｄ２，Ｄ４，Ｄ６とを備えて構成される。
　図２において、第１の電力用半導体素子ＵＰ１と第４の電力用半導体素子ＵＮ１とを直列接続した第１のハーフブリッジ回路と、第２の電力用半導体素子ＶＰ１と第５の電力用半導体素子ＶＮ１とを直列接続した第２のハーフブリッジ回路と、第３の電力用半導体素子ＷＰ１と第６の電力用半導体素子ＷＮ１とを直列接続した第３のハーフブリッジ回路とを構成し、第１及び第２のハーフブリッジ回路を並列接続し、第２及び第３のハーフブリッジ回路を並列接続する。ここで、第１～第６の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１，ＵＮ１，ＶＮ１，ＷＮ１としてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を使用し、各第１、第２及び第３の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１のコレクタ端子がそれぞれ接続される３個の第１～第３の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１が上アーム２Ａを構成し、各第４～第６の電力用半導体素子ＵＮ１，ＶＮ１，ＷＮ１が下アーム２Ｂを構成する。
　また、第１の電力変換回路２は図１のパワーモジュールＰＭ１内に封止され、パワーモジュールＰＭ１は第１～第７の端子を有し、第１の端子は電源供給端子であり、第１～第３のハーフブリッジ回路の各一方の端子に接続され、第２～第４の端子はそれぞれ、第１～第３のハーフブリッジ回路の各他方の端子に接続され、各第５～第７の端子は上アーム２Ａの電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１と下アーム２Ｂの電力用半導体素子ＵＮ１，ＶＮ１，ＷＮ１とのそれぞれの接続部にそれぞれ接続される。
　第１の電力変換回路２の上アーム２Ａの第１～第３の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１の各コレクタ端子は、当該各コレクタ端子と接続される電源供給端子Ｔ１を介して直流電圧源２５の正側に接続される。下アーム２Ｂの電力用半導体素子ＵＮ１，ＶＮ１，ＷＮ１のエミッタ端子Ｔ２，Ｔ３，Ｔ４は、各抵抗Ｒ１～Ｒ３を介して接地される。
　上アーム２Ａの第１の電力用半導体素子ＵＰ１のエミッタ端子と下アーム２Ｂの第４の電力用半導体素子ＵＮ１のコレクタ端子とが接続され、上アーム２Ａの第２の電力用半導体素子ＶＰ１のエミッタ端子と下アーム２Ｂの第５の電力用半導体素子ＶＮ１のコレクタ端子とが接続され、上アーム２Ａの第３の電力用半導体素子ＷＰ１のエミッタ端子と下アーム２Ｂの第６の電力用半導体素子ＷＮ１のコレクタ端子とが接続され、各接続部はモータ１０にそれぞれ接続される。
　また、第２の電力変換回路３は、第１～第６の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２，ＵＮ２，ＶＮ２，ＷＮ２と、第１～第６の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２，ＵＮ２，ＶＮ２，ＷＮ２それぞれに対して逆並列にフリーホイールダイオードとして接続される高周波用ダイオードＤ７，Ｄ９，Ｄ１１，Ｄ８，Ｄ１０，Ｄ１２とを備えて構成される。ここで、第２の電力変換回路３は、第１の電力変換回路２に並列接続される。
　図２において、第２の電力用半導体素子ＵＰ２と第４の電力用半導体素子ＵＮ２とを直列接続した第１のハーフブリッジ回路と、第２の電力用半導体素子ＶＰ２と第５の電力用半導体素子ＶＮ２とを直列接続した第２のハーフブリッジ回路と、第３の電力用半導体素子ＷＰ２と第６の電力用半導体素子ＷＮ２とを直列接続した第３のハーフブリッジ回路とを構成し、第１及び第２のハーフブリッジ回路を並列接続し、第２及び第３のハーフブリッジ回路を並列接続する。ここで、第１～第６の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２，ＵＮ２，ＶＮ２，ＷＮ２としてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を使用し、各第１、第２及び第３の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２のコレクタ端子がそれぞれ接続される３個の第１～第３の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２が上アーム３Ａを構成し、各第４～第６の電力用半導体素子ＵＮ２，ＶＮ２，ＷＮ２が下アーム３Ｂを構成する。
　また、第２の電力変換回路３はパワーモジュールＰＭ２内に封止され、パワーモジュールＰＭ２は第１～第７の端子を有し、第１の端子は電源供給端子であり、第４～第６のハーフブリッジ回路の各一方の端子に接続され、第２～第４の端子はそれぞれ、第４～第６のハーフブリッジ回路の各他方の端子に接続され、各第５～第７の端子は、上アームの電力用半導体素子と下アームの電力用半導体素子との接続部にそれぞれ接続される。
　第２の電力変換回路３の上アーム３Ａの第１～第３の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２の各コレクタ端子は、当該各コレクタ端子と接続される電源供給端子Ｔ５を介して直流電圧源２５の正側に接続される。下アーム３Ｂの電力用半導体素子ＵＮ２，ＶＮ２，ＷＮ２のエミッタ端子Ｔ６，Ｔ７，Ｔ８は、各抵抗Ｒ６～Ｒ８を介して接地される。
　上アーム３Ａの第１の電力用半導体素子ＵＰ２のエミッタ端子と下アーム３Ｂの第４の電力用半導体素子ＵＮ２のコレクタ端子とが接続され、上アーム３Ａの第２の電力用半導体素子ＶＰ２のエミッタ端子と下アーム３Ｂの第５の電力用半導体素子ＶＮ２のコレクタ端子とが接続され、上アーム３Ａの第３の電力用半導体素子ＷＰ２のエミッタ端子と下アーム３Ｂの第６の電力用半導体素子ＷＮ２のコレクタ端子とが接続され、各接続部はモータ１０にそれぞれ接続される。
　図２において、第１のタイミング制御信号発生回路２０は、比較器２００と、アンドゲート２０１，２０２と、加算器２０３とを備えて構成される。第２のタイミング制御信号発生回路２０は、比較器２１０と、アンドゲート２１１，２１２と、加算器２１３とを備えて構成される。
　立ち上がりエッジ検出回路１８は、ゲート制御信号ＧＳの立ち上がりに同期して所定のパルス幅を有するハイレベルの立ち上がりエッジ検出信号ＧＲＳを発生してアンドゲート２０１，２１１にそれぞれ出力する。立ち下がりエッジ検出回路１９は、ゲート制御信号ＧＳの立ち下がりに同期して所定のパルス幅を有するハイレベルの立ち下がりエッジ検出信号ＧＤＳを発生してアンドゲート２０２，２１２にそれぞれ出力する。ここで、上記パルス幅は、各立ち上がりエッジ検出回路１８及び立ち下がりエッジ検出回路１９に含まれる抵抗Ｒ及び容量ＣのＣＲ時定数で任意に設定できる。
　比較器２００は、第１の電力変換回路２のＷ相の電流Ｉ１に相当する抵抗Ｒ３の両端電圧差の値を非反転入力端子に入力し、第２の電力変換回路３のＷ相の電流Ｉ２に相当する抵抗Ｒ６の両端電圧差の値を反転入力端子に入力する。ここで、比較器２００は、電流Ｉ１と電流Ｉ２とを比較して当該比較結果信号ＣＯＳ１を発生してアンドゲート２０１及びアンドゲート２０２に出力する。すなわち、比較器２００は、電流Ｉ１が電流Ｉ２よりも大きいときは比較結果信号ＣＯＳ１としてハイレベル信号（Ｈ）を出力し、電流Ｉ１が電流Ｉ２以下であるときは比較結果信号ＣＯＳ１としてローレベル信号（Ｌ）を出力する。
　アンドゲート２０１は、比較結果信号ＣＯＳ１と立ち上がりエッジ検出信号ＧＲＳとの論理積の値を演算し電流偏り信号Ｓ１を発生して加算器２０３に出力する。アンドゲート２０２は、比較結果信号ＣＯＳ１と立ち下がりエッジ検出信号ＧＤＳとの論理積の値を演算し電流偏り信号Ｓ２を発生して加算器２０３に出力する。加算器２０３は、各アンドゲート２０１，２０２から入力される電流偏り信号Ｓ１と電流偏り信号Ｓ２とを加算し、当該加算値を第２の電力変換回路３を制御するゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御するタイミング制御信号ＴＳ１としてタイミング補正回路２３に出力する。すなわち、第１のタイミング制御信号発生回路２０は、第１の比較結果信号ＣＯＳ１と立ち上がりエッジ検出信号ＧＲＳとの第１の論理積の値を演算し、第１の比較結果信号ＣＯＳ１と、立ち下がりエッジ検出信号ＧＤＳとの第２の論理積の値を演算し、第１の論理積の値及び第２の論理積の値のいずれか１つに基づいて第１のタイミング制御信号ＴＳ１を発生する。
　比較器２１０は、第１の電力変換回路２のＷ相の電流Ｉ１に相当する抵抗Ｒ３の両端電圧差の値を非反転入力端子に入力し、第２の電力変換回路３のＷ相の電流Ｉ２に相当する抵抗Ｒ６の両端電圧差の値を反転入力端子に入力する。ここで、比較器２１０は、電流Ｉ１と電流Ｉ２とを比較して当該比較結果信号ＣＯＳ２を発生してアンドゲート２１１及びアンドゲート２１２に出力する。すなわち、比較器２１０は、電流Ｉ２が電流Ｉ１よりも大きいときは比較結果信号ＣＯＳ２としてハイレベル信号（Ｈ）を出力し、電流Ｉ２が電流Ｉ１以下であるときは比較結果信号ＣＯＳ２としてローレベル信号（Ｌ）を出力する。
　アンドゲート２１１は、比較結果信号ＣＯＳ２と立ち上がりエッジ検出信号ＧＲＳとの論理積の値を演算し電流偏り信号Ｓ３を発生して加算器２１３に出力する。アンドゲート２１２は、比較結果信号ＣＯＳ２と立ち下がりエッジ検出信号ＧＤＳとの論理積の値を演算し電流偏り信号Ｓ４を発生して加算器２１３に出力する。加算器２１３は、各アンドゲート２１１，２１２から入力される電流偏り信号Ｓ３と電流偏り信号Ｓ４とを加算し、当該加算値を第１の電力変換回路２を制御するゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御するタイミング制御信号ＴＳ２としてタイミング補正回路２２に出力する。すなわち、第２のタイミング制御信号発生回路２１は、第２の比較結果信号ＣＯＳ２と立ち上がりエッジ検出信号ＧＲＳとの第１の論理積の値を演算し、第２の比較結果信号ＣＯＳ２と、立ち下がりエッジ検出信号ＧＤＳとの第２の論理積の値を演算し、第１の論理積の値及び第２の論理積の値のいずれか１つに基づいて第２のタイミング制御信号ＴＳ２を発生する。
　タイミング補正回路２２は、タイミング制御信号ＴＳ１に基づいて、ゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する。ここで、タイミング補正回路２２は、電流偏り信号Ｓ３が入力されると、ゲート制御信号ＧＳの立ち上がりのタイミングを遅らせる。また、タイミング補正回路２２は、電流偏り信号Ｓ４が入力されると、ゲート制御信号ＧＳの立ち下がりのタイミングを早める。
　タイミング補正回路２３は、タイミング制御信号ＴＳ２に基づいて、ゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する。ここで、タイミング補正回路２３は、電流偏り信号Ｓ１が入力されると、ゲート制御信号ＧＳの立ち上がりのタイミングを遅らせる。また、タイミング補正回路２３は、電流偏り信号Ｓ２が入力されると、ゲート制御信号ＧＳの立ち下がりのタイミングを早める。
　以上のように構成された電力変換装置の動作及び作用効果について以下に説明する。
　図３は、図２の電力変換装置の動作を示す各信号のタイミングチャートである。図３は、図１の２つのパワーモジュールＰＭ１，ＰＭ２内にそれぞれ実装される第１及び第２の電力変換回路２，３の電力用半導体素子ＷＰ１及び電力用半導体素子ＷＰ２に同一のゲート制御信号ＧＳがそれぞれ入力される場合のタイミングチャート図である。ここで、２つのパワーモジュールＰＭ１，ＰＭ２に内蔵される電力用半導体素子の特性ばらつきによって、パワーモジュールＰＭ１に内蔵される第１の電力変換回路２内の電力用半導体素子ＷＰ１がオフからオンし、オンからオフするタイミングがパワーモジュールＰＭ２に内蔵される第２の電力変換回路３内の電力用半導体素子ＷＰ２よりも早いと仮定する。また、ゲート制御信号ＧＳの１パルス毎に第１の電力変換回路２及び第２の電力変換回路３それぞれに流れる電流の偏りを検出し、次のゲート制御信号ＧＳの１パルスで制御信号ＧＳの立ち上がりもしくは立ち下がりが補正されて第１の電力変換回路２及び第２の電力変換回路３にそれぞれ出力される。
　最初の１パルスでは、第１の電力変換回路２の電力用半導体素子ＷＰ１及び第２の電力変換回路３の電力用半導体素子ＷＰ２に入力されるゲート制御信号ＧＳ１，ＧＳ２は、時刻ｔ１から時刻ｔ４においてそれぞれハイレベル（Ｈ）である。ここで、各ゲート制御信号ＧＳ１，ＧＳ２は制御回路２４が発生するゲート制御信号ＧＳの立ち上がり及び立ち下がりのタイミングと同一である。すなわち、最初の１パルスでは、タイミング補正回路２２，２３によりゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングは補正されない。
　立ち上がりエッジ検出回路１８により検出される立ち上がりエッジ検出信号ＧＲＳは、時刻ｔ１から時刻ｔ２までハイレベルとなる。また、立ち下がりエッジ検出回路１９により検出される立ち下がりエッジ検出信号ＧＤＳは、時刻ｔ４から時刻ｔ５までハイレベルとなる。ここで、時刻ｔ２，ｔ５は、立ち上がりエッジ検出回路１８及び立ち下がりエッジ検出回路１９それぞれのＣＲ時定数により決定される。
　先にオンする電力用半導体素子ＷＰ１に流れる電流Ｉ１と、後にオンする電力用半導体素子ＷＰ２に流れる電流Ｉ２とが図示される。ここで、電力用半導体素子ＷＰ１には、電流Ｉ１の流れ始めに偏って流れて高いピーク値を示す。すなわち、時刻ｔ１から時刻ｔ２までの間に電流Ｉ１は急激に増加し、電力用半導体素子ＷＰ２に流れる電流Ｉ２は時刻ｔ１から時刻ｔ３までの間で徐々に増加する。従って、電流Ｉ２が増加するにつれて電流Ｉ１は減少し、時刻ｔ３では電流Ｉ１と電流Ｉ２とはほぼ同一の値となる。
　先にオンした電力用半導体素子ＷＰ１は後にオンした電力用半導体素子ＷＰ２よりも先にオフする。ここで、電力用半導体素子ＷＰ２には、電力用半導体素子ＷＰ１がオンからオフするタイミングに電力用半導体素子ＷＰ２に流れる電流に偏りが発生して高いピーク値を示す。すなわち、従って、電力用半導体素子ＷＰ１がオフすると（時刻ｔ４）、電力用半導体素子ＷＰ１に流れる電流Ｉ１は時刻ｔ４から時刻ｔ５まで徐々に減少してゼロの値になる。これに対して、電力用半導体素子ＷＰ１よりも後でオフする電力用半導体素子ＷＰ２に流れる電流Ｉ２は、電力用半導体素子ＷＰ１がオフした時刻ｔ４において急激に増加し、電力用半導体素子ＷＰ２がオフした後時刻ｔ５にかけて徐々に減少してゼロの値になる。
　比較器２００により発生される比較結果信号ＣＯＳ１は、時刻ｔ１から時刻ｔ３までは電流Ｉ１が電流Ｉ２よりも大きいので、ハイレベル信号（Ｈ）となる。比較器２１０により発生される比較結果信号ＣＯＳ２は、時刻ｔ４から時刻ｔ５までは電流Ｉ２が電流Ｉ１以下であるので、ハイレベル信号（Ｈ）となる。
　比較結果信号ＣＯＳ１と立ち上がりエッジ検出回路ＧＲＳとの論理積である電流偏り信号Ｓ１は、時刻ｔ１から時刻ｔ２まではハイレベル信号（Ｈ）となる。比較結果信号ＣＯＳ１と立ち下がりエッジ検出回路ＧＤＳとの論理積である電流偏り信号Ｓ２は、時刻ｔ１から時刻ｔ５まではローレベル信号（Ｌ）となる。ここで、電流偏り信号Ｓ１がハイレベル信号である場合には電力用半導体素子ＷＰ１が先にオンすることで第１の電力変換回路２に電流が偏って流れたということを検知する。
　比較結果信号ＣＯＳ２と立ち上がりエッジ検出回路ＧＲＳとの論理積である電流偏り信号Ｓ３は、時刻ｔ１から時刻ｔ５まではローレベル信号（Ｌ）となる。また、比較結果信号ＣＯＳ２と立ち下がりエッジ検出回路ＧＤＳとの論理積である電流偏り信号Ｓ４は、時刻ｔ４から時刻ｔ５まではハイレベル信号（Ｈ）となる。ここで、電流偏り信号Ｓ４がハイレベル信号である場合には電力用半導体素子ＷＰ１が先にオフしたことで第２の電力変換回路３に電流が偏って流れたということを検知する。
　タイミング補正回路２２に電流偏り信号Ｓ１が入力されると、第１の電力変換回路２に入力されるゲート制御信号ＧＳの立ち上がりのタイミングは遅れる。従って、次のスイッチングの際における第１の電力変換回路２に入力されるゲート制御信号ＧＳの立ち上がりのタイミングが時間期間ｔｄｏｎ（秒）だけ遅れる。すなわち、電力用半導体素子ＷＰ２は時刻ｔ６でオンし、電力用半導体素子ＷＰ１は時刻ｔ７でオンする。従って、電力用半導体素子ＷＰ１に流れる電流Ｉ１のピークは減少し、第１の電力変換回路２の電流偏りは減少する。
　タイミング補正回路２３に電流偏り信号Ｓ４が入力されると、第２の電力変換回路３に入力されるゲート制御信号ＧＳの立ち下がりのタイミングは早くなる。従って、次のスイッチングの際における第２の電力変換回路３に入力されるゲート制御信号ＧＳの立ち下がりのタイミングが時間期間ｔｄｏｆｆ（秒）だけ早くなる。すなわち、電力用半導体素子ＷＰ２は時刻ｔ８でオフし、電力用半導体素子ＷＰ１は時刻ｔ９でオフする。従って、電力用半導体素子ＷＰ２に流れる電流Ｉ２のピークは減少し、第２の電力変換回路３の電流偏りは減少する。
　以上の実施の形態に係る電力変換装置によれば、ロジック回路をベースとした簡易な回路を用いて電力用半導体素子の製造上の特性ばらつきによる電力用半導体素子に流れる電流アンバランスを抑制できる。従って、ＤＳＰやマイコンなど演算処理機能を有するＩＣを使用することがないので、回路規模を縮小することができ、広い実装スペースを必要とすることがないという効果を得ることができる。
　また、本実施の形態に係る電力変換装置によれば、電力用半導体素子の製造上のばらつきによる電力用半導体素子に流れる電流のアンバランスを抑制できるので、２つのパワーモジュール間の温度差が小さくすることができる。従って、パワーモジュールに内蔵される電力用半導体素子の温度特性に起因した電流偏りも抑制できる。さらに、２つのパワーモジュールを同一のヒートシンク上に実装する必要がないので、同一の基板上に２つのパワーモジュールを実装する必要がない。従って、２つのパワーモジュールを異なるヒートシンク上にそれぞれ実装することができ、さらには異なる基板上にそれぞれ実装することが可能となる。
　また、本実施の形態に係る電力変換装置によれば、各電力用半導体素子に流れる電流を検出する抵抗を下アームの電力用半導体素子と接地との間に設け、抵抗の両端電位を検出して各電力用半導体素子に流れる電流を検出するので、各電力用半導体素子に流れる出力電流を検出するための絶縁型の電流検出器を必要としない。従って、製造コストを大幅に削減することが可能となる。
　以上の実施の形態では、Ｗ相の電流を比較することにより電流アンバランスを抑制したが、本発明はこれに限定されない。例えば、Ｕ相，Ｖ相の電流をそれぞれ比較することにより電流アンバランスを抑制してもよいし、Ｕ相の電流とＶ相の電流，Ｖ相の電流とＷ相の電流，Ｗ相の電流とＵ相の電流とを比較することにより電流アンバランスを抑制してもよい。この場合においても、本実施の形態と同様の効果を得ることができる。
　また、本実施の形態では、上アームの電力用半導体素子を制御するゲート制御信号と下アームの電力用半導体素子を制御するゲート制御信号とを同一としたが、本発明はこれに限定されない。例えば、上アームの電力用半導体素子と下アームの電力用半導体素子とが異なるゲート制御信号を用いて制御されてもよい。この場合においても、本実施の形態と同様の効果を得ることができる。さらに、上述　した実施の形態に比較すると、上アームの電力用半導体素子のゲート制御信号に同期した立ち上がりエッジ検出信号もしくは立ち下がりエッジ検出信号と、下アームの電力用半導体素子のゲート制御信号に同期した立ち上がりエッジ検出信号もしくは立ち下がりエッジ検出信号との論理積を演算することが可能となるので、上アームの電力用半導体素子に電流が偏って流れたのか、もしくは下アームの電力用半導体素子に電流が偏って流れたのかを検出することが可能となる。
　なお、本実施の形態の変形例として、図１の直流電圧源２５を用いる代わりに交流電源を用いてもよく、その場合は例えばダイオードの整流回路などの交流直流変換回路が電力変換装置内に備えられる。この場合においても、本実施の形態と同様の効果を得ることができる。
　実施の形態２．
　上述した実施の形態では、１パルス毎に電流の偏りを検出して次のパルスにおいて制御信号の立ち上がりもしくは立ち下がりのタイミングを補正するように制御した。この構成では、単位時間あたりの制御回数が多くなるので、制御動作が複雑となり誤動作が発生する場合がある。これに対して、本実施の形態では、第１の電力変換回路２及び第２の電力変換回路３に対する制御信号ＧＳを補正する回数を減少させて制御動作の誤動作を抑制することを特徴とする。
　図４は、本発明の実施の形態２に係る電力変換装置の構成要素を示すブロック図である。図４の電力変換装置は、図２の電力変換装置に比較すると、第１のタイミング制御信号発生回路２０と第１のタイミング補正回路２２との間にカウンタ回路３７をさらに備え、第２のタイミング制御信号発生回路２１と第２のタイミング補正回路２３との間にカウンタ回路３８をさらに備えたことを特徴とする。
　カウンタ回路３７は、第１のタイミング制御信号ＴＳ１が発生される回数を計数し、所定の単位時間内においてその回数が第１のカウンタ値に到達すれば第１のタイミング制御信号ＴＳ１を第１のタイミング補正回路２２に出力する。カウンタ回路３８は、第２のタイミング制御信号ＴＳ２が発生される回数を計数し、所定の単位時間内においてその回数が第２のカウンタ値に到達すれば第２のタイミング制御信号ＴＳ２を第２のタイミング補正回路２３に出力する。
　本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置と同様の動作を行い、同様の作用効果を得ることができる。さらに、本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置に比較すると、第１及び第２のタイミング制御信号ＴＳ１，ＴＳ２の発生回数をカウントしてそれぞれ所定の回数に到達すればこれらの信号を第１及び第２のタイミング補正回路２２，２３にそれぞれ出力することが相違する。従って、本実施の形態に係る電力変換装置は、実施の形態１に係る電力変換装置に比較すると、第１の電力変換回路２及び第２の電力変換回路３に対する制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを補正する回数を減少させることができるので、誤動作の発生を抑制できる。
　実施の形態３．
　上述した実施の形態２では、第１及び第２のタイミング制御信号が発生される回数がそれぞれ所定のカウンタ値に到達すれば第１の電力変換回路２及び第２の電力変換回路３の各電力用半導体素子に入力されるゲート制御信号ＧＳの立ち下がりもしくは立ち上がりのタイミングを制御した。本実施の形態では、さらにゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを各カウンタ値に基づいて変更できることを特徴とする。
　図５は、実施の形態３に係るタイミング補正回路２２（２３）の回路図である。図５において、各タイミング補正回路２２，２３は、制御回路２４に接続されるインバータＩＶ０と、インバータＩＶ０の出力端子にそれぞれ接続される複数Ｎ個のスイッチＳＷ１～ＳＷＮと、各ＳＷ１～ＳＷＮに直列接続される抵抗Ｒ及びインバータＩＶ１～ＩＶＮと、各抵抗Ｒの出力端子と各インバータＩＶ１～ＩＶＮの入力端子との間にそれぞれ設けられる容量Ｃと、シフトレジスタ５０とを備えて構成される。ここで、各インバータＩＶ１～ＩＶＮの出力端子は第１の電力変換回路２及び第２の電力変換回路３の各電力用半導体素子のゲート端子に接続され、各容量Ｃの一端は接地されている。
　シフトレジスタ５０は、カウンタ回路３７，３８からの第１のカウンタ値，第２のカウンタ値ＣＯ１，ＣＯ２を入力し、各カウンタ値ＣＯ１，ＣＯ２に基づいて、ＣＲ時定数を切り替える切替回路ＳＷのスイッチＳＷ１～ＳＷＮをスイッチング制御して第１の電力変換回路２及び第２の電力変換回路３の各電力用半導体素子を制御するゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する。
　本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置と同様の動作を行い、同様の作用効果を得ることができる。さらに、本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置に比較すると、ゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを各カウンタ値に基づいて変更することができるので、補正回路２２，２３により制御できるタイミングを数パターンに増加させることが可能となる。従って、各電力用半導体素子の特性ばらつきに適したタイミングに設定することが可能となる。
　実施の形態４．
　上述した実施の形態１に係る電力変換装置では、各電力変換回路が実装されるパワーモジュールＰＭ１，ＰＭ２を同一ヒートシンク上に実装した。従って、各パワーモジュールＰＭ１，ＰＭ２のヒートシンク１への取付面の高さを揃えずにプリント基板４に半田付けすると、ヒートシンク１にパワーモジュールＰＭ１，ＰＭ２をネジ止めするときに、パワーモジュール１の半田付け部に応力が加わってクラックが発生し、パワーモジュールＰＭ１，ＰＭ２とプリント基板１とが電気的に切断されるという問題がある。これに対して、本実施の形態では、各パワーモジュールＰＭ１，ＰＭ２を機械的に分離したヒートシンク４１上にそれぞれネジ止めしたことを特徴とする。
　図６は、本発明の実施の形態４に係る電力変換装置の斜視図である。図６において、各小型ヒートシンク４１上にそれぞれ、パワーモジュールＰＭ１，ＰＭ２がネジ止めされ、各パワーモジュールＰＭ１，ＰＭ２のリード部はプリント基板４４にそれぞれ半田付けされる。また、各プリント基板４４上には、スナバコンデンサ４７と、各機器に接続するためのコネクタ４５と、電源や負荷に接続するためのネジ端子台４８とが実装される。ここで、各スナバコンデンサ４７は、各パワーモジュールＰＭ１，ＰＭ２に近接して実装される。
　制御基板４８に、パワーモジュールＰＭ１，ＰＭ２内の電力用半導体素子に流れる電流の偏りを比較する比較器２００，２１０やタイミング補正回路２２，２３などを含むロジック回路６が実装され、各コネクタ４５にケーブル４９を介して接続される。また、各パワーモジュールＰＭ１，ＰＭ２が実装される各プリント基板４４上のネジ端子台４８はそれぞれケーブル４９を介して接続され、このケーブル４９を介して負荷であるモータ（誘導電動機）１０に接続される。
　本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置と同様の動作を行い、同様の作用効果を得ることができる。さらに、本実施の形態に係る電力変換装置は、上述した実施の形態１に係る電力変換装置に比較すると、各パワーモジュールＰＭ１，ＰＭ２を機械的に分離したヒートシンク４１上にそれぞれネジ止めするので、ヒートシンク上のクラックの発生を抑制し、このクラックに起因するパワーモジュールＰＭ１，ＰＭ２とプリント基板１との電気的な切断を回避することができる。従って、本実施の形態では、治具でパワーモジュール取付面の高さを揃える必要がないので、上述した実施の形態１に比較すると、電力変換装置の組立性が改善される。
　実施の形態５．
　上述した実施の形態では、第１～第６の電力用半導体素子ＵＰ１～ＷＮ１及び第７～第１２の電力用半導体素子ＵＰ２～ＷＮ２としてＩＧＢＴを用い、電力変換回路のＵＶＷ相の電流を６本の抵抗で検出することにより電力用半導体素子に流れる電流のアンバランスを抑制した。この構成によれば、ＩＧＢＴには半導体特性としての蓄積時間が存在するので、ゲート制御信号ＧＳがオフになった後もＩＧＢＴにはある時間、テール電流が流れ続ける。このテール電流が流れる時間は、通電電流の値によって変化するので、各電力変換回路において、同一相を構成する電力用半導体素子に流れる電流偏りをゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングで比較しゲート制御信号ＧＳの立ち上がり、及び立ち下がりの時間を個別に制御する必要があった。
　これに対して、本実施の形態では、第１～第６の電力用半導体素子ＵＰ１～ＷＮ１及び第７～第１２の電力用半導体素子ＵＰ２～ＷＮ２としてＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を用い、電力変換回路のＵＶＷ相の電流を１本の抵抗で検出することにより電力用半導体素子に流れる電流のアンバランスを抑制することを特徴とする。
　図７は本発明の実施の形態５に係る電力変換装置の構成要素を示すブロック図である。図７の電力変換装置は、負極側が接地される直流電圧源２５と、当該直流電圧源２５に並列接続される平滑コンデンサ２６と、直流電圧源２５から供給される直流電圧を所定の電圧及び所定の周波数の交流電圧に電力変換してモータ（Ｍ）１０に出力する第１及び第２の電力変換回路２－１，３－１とを備えて構成される。電力変換装置は、第１の電力変換回路２－１のＵ相，Ｖ相，Ｗ相の電流を検出する抵抗Ｒ７と、第２の電力変換回路３－１のＵ相，Ｖ相，Ｗ相の各相の電流を検出する抵抗Ｒ８と、第１の電力変換回路２－１及び第２の電力変換回路３－１の各電力用半導体素子をスイッチング制御するためのゲート制御信号ＧＳを発生する制御回路２４とを備えて構成される。
　電力変換装置は、ゲート制御信号ＧＳの立ち上がりエッジを検出する立ち上がりエッジ検出回路１８と、第１の電力変換回路２－１を構成する各電力用半導体素子に流れる電流量を、第２の電力変換回路３－１を構成する各電力用半導体素子に流れる電流量と比較し、当該比較結果に基づいて、第１の電力変換回路２－１に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する第１のタイミング制御信号ＴＳ１を発生する第１のタイミング制御信号発生回路２０Ａと、第１のタイミング制御信号ＴＳ１に基づいて、第１の電力変換回路２－１に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを補正するように制御するタイミング補正回路２２とを備えて構成される。
　ここで、第１のタイミング制御信号発生回路２０Ａは、第１の電力変換回路２－１を構成する各電力用半導体素子に流れる電流量が第２の電力変換回路３－１を構成する各電力用半導体素子に流れる電流量よりも大きいときに第１の電力変換回路２－１の各電力用半導体素子に入力される制御信号ＧＳの立ち上がり、もしくは立ち下がりのタイミングを遅らせるように制御する第１のタイミング制御信号ＴＳ１を発生する。
　電力変換装置は、第１の電力変換回路２－１を構成する各電力用半導体素子に流れる電流量を、第２の電力変換回路３－１を構成する各電力用半導体素子に流れる電流量と比較し、当該比較結果に基づいて、第２の電力変換回路３－１に入力されるゲート制御信号ＧＳの立ち上がり、もしくは立ち下がりのタイミングを制御する第２のタイミング制御信号ＴＳ２を発生する第２のタイミング制御信号発生回路２１Ａと、第２のタイミング制御信号ＴＳ２に基づいて、第２の電力変換回路３－１に入力されるゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを補正するように制御するタイミング補正回路２３とを備えて構成される。
　ここで、第２のタイミング制御信号発生回路２１Ａは、第２の電力変換回路３－１の各電力用半導体素子の電流量が第１の電力変換回路２－１の各電力用半導体素子の電流量よりも大きいときに第２の電力変換回路３－１の各電力用半導体素子に入力される制御信号の立ち上がり、もしくは立ち下がりのタイミングを遅らせるように制御する第２のタイミング制御信号ＴＳ２を発生する。
　第１の電力変換回路２－１は、第１～第６の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１，ＵＮ１，ＶＮ１，ＷＮ１と、第１～第６の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１，ＵＮ１，ＶＮ１，ＷＮ１に対して逆並列にフリーホイールダイオードとしてそれぞれ接続される高周波用ダイオードＤ１，Ｄ３，Ｄ５，Ｄ２，Ｄ４，Ｄ６とを備えて構成される。
　図７において、第１の電力用半導体素子ＵＰ１と第４の電力用半導体素子ＵＮ１とを直列接続した第１のハーフブリッジ回路と、第２の電力用半導体素子ＶＰ１と第５の電力用半導体素子ＶＮ１とを直列接続した第２のハーフブリッジ回路と、第３の電力用半導体素子ＷＰ１と第６の電力用半導体素子ＷＮ１とを直列接続した第３のハーフブリッジ回路とを構成し、第１及び第２のハーフブリッジ回路を並列接続し、第２及び第３のハーフブリッジ回路を並列接続する。ここで、第１～第６の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１，ＵＮ１，ＶＮ１，ＷＮ１としてＳｉ半導体またはＳｉＣ半導体で構成されたＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を使用し、各第１、第２及び第３の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１のドレイン端子がそれぞれ接続される３個の第１～第３の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１が上アーム２－１Ａを構成し、各第４～第６の電力用半導体素子ＵＮ１，ＶＮ１，ＷＮ１が下アーム２－１Ｂを構成する。
　また、第１の電力変換回路２－１は図１のパワーモジュールＰＭ１内に封止され、パワーモジュールＰＭ１は第１～第７の端子を有し、第１の端子は電源供給端子であり、第１～第３のハーフブリッジ回路の各一方の端子に接続され、第２～第４の端子はそれぞれ、第１～第３のハーフブリッジ回路の各他方の端子に接続され、各第５～第７の端子は上アーム２－１Ａの電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１と下アーム２－１Ｂの電力用半導体素子ＵＮ１，ＶＮ１，ＷＮ１とのそれぞれの接続部にそれぞれ接続される。
　第１の電力変換回路２－１の上アーム２－１Ａの第１～第３の電力用半導体素子ＵＰ１，ＶＰ１，ＷＰ１の各ドレイン端子は、当該各ドレイン端子と接続される電源供給端子Ｔ１を介して直流電圧源２５の正側に接続される。下アーム２－１Ｂの電力用半導体素子ＵＮ１，ＶＮ１，ＷＮ１のソース端子Ｔ２，Ｔ３，Ｔ４は抵抗Ｒ７を介して接地される。
　図７において、第１の電力用半導体素子ＵＰ２と第４の電力用半導体素子ＵＮ２とを直列接続した第１のハーフブリッジ回路と、第２の電力用半導体素子ＶＰ２と第５の電力用半導体素子ＶＮ２とを直列接続した第２のハーフブリッジ回路と、第３の電力用半導体素子ＷＰ２と第６の電力用半導体素子ＷＮ２とを直列接続した第３のハーフブリッジ回路とを構成し、第１及び第２のハーフブリッジ回路を並列接続し、第２及び第３のハーフブリッジ回路を並列接続する。ここで、第１～第６の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２，ＵＮ２，ＶＮ２，ＷＮ２としてＳｉ半導体またはＳｉＣ半導体で構成されたＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を使用し、各第１、第２及び第３の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２のドレイン端子がそれぞれ接続される３個の第１～第３の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２が上アーム３－１Ａを構成し、各第４～第６の電力用半導体素子ＵＮ２，ＶＮ２，ＷＮ２が下アーム３－１Ｂを構成する。
　また、第２の電力変換回路３－１はパワーモジュールＰＭ２内に封止され、パワーモジュールＰＭ２は第１～第７の端子を有し、第１の端子は電源供給端子であり、第４～第６のハーフブリッジ回路の各一方の端子に接続され、第２～第４の端子はそれぞれ、第４～第６のハーフブリッジ回路の各他方の端子に接続され、各第５～第７の端子は、上アームの電力用半導体素子と下アームの電力用半導体素子との接続部にそれぞれ接続される。
　第２の電力変換回路３－１の上アーム３－１Ａの第１～第３の電力用半導体素子ＵＰ２，ＶＰ２，ＷＰ２の各コレクタ端子は、当該各コレクタ端子と接続される電源供給端子Ｔ５を介して直流電圧源２５の正側に接続される。下アーム３－１Ｂの電力用半導体素子ＵＮ２，ＶＮ２，ＷＮ２のエミッタ端子Ｔ６，Ｔ７，Ｔ８は、抵抗Ｒ８を介して接地される。
　上アーム３－１Ａの第１の電力用半導体素子ＵＰ２のソース端子と下アーム３－１Ｂの第４の電力用半導体素子ＵＮ２のドレイン端子とが接続され、上アーム３－１Ａの第２の電力用半導体素子ＶＰ２のソース端子と下アーム３－１Ｂの第５の電力用半導体素子ＶＮ２のドレイン端子とが接続され、上アーム３－１Ａの第３の電力用半導体素子ＷＰ２のソース端子と下アーム３－１Ｂの第６の電力用半導体素子ＷＮ２のドレイン端子とが接続され、各接続部はモータ１０にそれぞれ接続される。
　図７において、第１のタイミング制御信号発生回路２０Ａは、比較器２００と、アンドゲート２０１とを備えて構成される。第２のタイミング制御信号発生回路２１Ａは、比較器２１０と、アンドゲート２１１とを備えて構成される。
　立ち上がりエッジ検出回路１８は、ゲート制御信号ＧＳの立ち上がりに同期して所定のパルス幅を有するハイレベルの立ち上がりエッジ検出信号ＧＲＳを発生してアンドゲート２０１，２１１にそれぞれ出力する。ここで、上記パルス幅は、各立ち上がりエッジ検出回路１８に含まれる抵抗Ｒ及び容量ＣのＣＲ時定数で任意に設定できる。
　比較器２００は、第１の電力変換回路２－１のＵＶＷ相の合計電流Ｉ３に相当する抵抗Ｒ７の両端電圧差の値を非反転入力端子に入力し、第２の電力変換回路３－１のＵＶＷ相の電流Ｉ４に相当する抵抗Ｒ８の両端電圧差の値を反転入力端子に入力する。ここで、比較器２００は、電流Ｉ３と電流Ｉ４とを比較して当該比較結果信号ＣＯＳ１を発生してアンドゲート２０１に出力する。すなわち、比較器２００は、電流Ｉ３が電流Ｉ４よりも大きいときは比較結果信号ＣＯＳ１としてハイレベル信号（Ｈ）を出力し、電流Ｉ３が電流Ｉ４以下であるときは比較結果信号ＣＯＳ１としてローレベル信号（Ｌ）を出力する。
　アンドゲート２０１は、比較結果信号ＣＯＳ１と立ち上がりエッジ検出信号ＧＲＳとの論理積の値を演算し第１の電力変換回路２－１のスイッチングタイミングが第２の電力変換回路３－１よりも速いことを判断するタイミング制御信号ＴＳ１として、タイミング補正回路２２、２３に出力する。すなわち、第１のタイミング制御信号発生回路２０Ａは、第１の比較結果信号ＣＯＳ１と立ち上がりエッジ検出信号ＧＲＳとの論理積の値を演算し、論理積の値に基づいて第１のタイミング制御信号ＴＳ１を発生する。
　比較器２１０は、第１の電力変換回路２－１のＵＶＷ相の合計電流Ｉ３に相当する抵抗Ｒ７の両端電圧差の値を反転入力端子に入力し、第２の電力変換回路３－１のＷ相の電流Ｉ２に相当する抵抗Ｒ６の両端電圧差の値を非反転入力端子に入力する。ここで、比較器２１０は、電流Ｉ３と電流Ｉ４とを比較して当該比較結果信号ＣＯＳ２を発生してアンドゲート２１１に出力する。すなわち、比較器２１０は、電流Ｉ４が電流Ｉ３よりも大きいときは比較結果信号ＣＯＳ２としてハイレベル信号（Ｈ）を出力し、電流Ｉ４が電流Ｉ３以下であるときは比較結果信号ＣＯＳ２としてローレベル信号（Ｌ）を出力する。
　アンドゲート２１１は、比較結果信号ＣＯＳ２と立ち上がりエッジ検出信号ＧＲＳとの論理積の値を演算し第２の電力変換回路３－１のスイッチングタイミングが第１の電力変換回路２－１よりも速いことを判断するタイミング制御信号ＴＳ２として、タイミング補正回路２２，２３に出力する。すなわち、第２のタイミング制御信号発生回路２１Ａは、第２の比較結果信号ＣＯＳ２と立ち上がりエッジ検出信号ＧＲＳとの論理積の値を演算し、論理積の値に基づいて第２のタイミング制御信号ＴＳ２を発生する。
　タイミング補正回路２２は、タイミング制御信号ＴＳ１、ＴＳ２に基づいて、ゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングを制御する。ここで、タイミング補正回路２２は、タイミング制御信号ＴＳ１が入力されると、ゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングを遅らせる。タイミング補正回路２２は、タイミング制御信号ＴＳ２が入力されると、ゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングを早める。
　タイミング補正回路２３は、タイミング制御信号ＴＳ１、ＴＳ２に基づいて、ゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングを制御する。ここで、タイミング補正回路２３は、タイミング制御信号ＴＳ２が入力されると、ゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングを遅らせる。タイミング補正回路２３は、タイミング制御信号ＴＳ１が入力されると、ゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングを早める。
　以上のように構成された電力変換装置の動作及び作用効果について以下に説明する。
　図７の電力変換装置では、第１～第６の電力用半導体素子ＵＰ１～ＷＮ１及び第７～第１２の電力用半導体素子ＵＰ２～ＷＮ２としてＭＯＳＦＥＴが使用されている。従って、上述した実施の形態に係る電力変換装置で使用されたＩＧＢＴとは異なり、ＭＯＳＦＥＴには半導体特性としての蓄積時間が存在しないので、ＭＯＳＦＥＴへの通電電流の値にかかわらず、ゲート制御信号がオフになると、素子特性に起因するある一定の遅延時間が経過してから、ＭＯＳＦＥＴがオフになる。従って、素子特性に起因するある一定の遅延時間をあらかじめ把握しておけば、ゲート制御信号ＧＳの立ち下がりのタイミングで各電力変換回路に流れる電流偏りを比較することなしに、ゲート制御信号ＧＳの立ち上がりのタイミングのみで電流偏りを比較し、あらかじめ設定した一定の時間だけ、タイミング補正回路２２、２３でゲート制御信号ＧＳの立ち上がり、及び立ち下がりの時間を制御することが可能となる。以下に詳細に説明する。
　図８は図７の電力変換装置の動作を示す各信号のタイミングチャートである。図８は、図１の２つのパワーモジュールＰＭ１，ＰＭ２内にそれぞれ実装される第１及び第２の電力変換回路２－１，３－１の電力用半導体素子ＷＰ１及び電力用半導体素子ＷＰ２に同一のゲート制御信号ＧＳがそれぞれ入力される場合のタイミングチャート図である。ここで、２つのパワーモジュールＰＭ１，ＰＭ２に内蔵される電力用半導体素子の特性ばらつきによって、パワーモジュールＰＭ１に内蔵される第１の電力変換回路２－１内の電力用半導体素子ＷＰ１がオフからオンし、オンからオフするタイミングがパワーモジュールＰＭ２に内蔵される第２の電力変換回路３内の電力用半導体素子ＷＰ２よりも早いと仮定する。また、ゲート制御信号ＧＳの１パルス毎に第１の電力変換回路２－１及び第２の電力変換回路３－１それぞれに流れる電流の偏りを検出し、次のゲート制御信号ＧＳの１パルスで制御信号ＧＳの立ち上がりもしくは立ち下がりが補正されて第１の電力変換回路２－１及び第２の電力変換回路３－１にそれぞれ出力される。
　最初の１パルスでは、第１の電力変換回路２－１の電力用半導体素子ＷＰ１及び第２の電力変換回路３－１の電力用半導体素子ＷＰ２に入力されるゲート制御信号ＧＳ１，ＧＳ２は、時刻ｔ１から時刻ｔ４においてそれぞれハイレベル（Ｈ）である。ここで、各ゲート制御信号ＧＳ１，ＧＳ２は制御回路２４が発生するゲート制御信号ＧＳの立ち上がり及び立ち下がりのタイミングと同一である。すなわち、最初の１パルスでは、タイミング補正回路２２，２３によりゲート制御信号ＧＳの立ち上がりもしくは立ち下がりのタイミングは補正されない。
　立ち上がりエッジ検出回路１８により検出される立ち上がりエッジ検出信号ＧＲＳは、時刻ｔ１から時刻ｔ２までハイレベルとなる。ここで、時刻ｔ２は、立ち上がりエッジ検出回路１８のＣＲ時定数により決定される。
　先にオンする電力用半導体素子ＷＰ１に流れる電流Ｉ１と、後にオンする電力用半導体素子ＷＰ２に流れる電流Ｉ２とが図示される。ここで、電力用半導体素子ＷＰ１には、電流Ｉ１の流れ始めに偏って流れて高いピーク値を示す。すなわち、時刻ｔ１から時刻ｔ２までの間に電流Ｉ１は急激に増加し、電力用半導体素子ＷＰ２に流れる電流Ｉ２は時刻ｔ１から時刻ｔ３までの間で徐々に増加する。従って、電流Ｉ２が増加するにつれて電流Ｉ１は減少し、時刻ｔ３では電流Ｉ１と電流Ｉ２とはほぼ同一の値となる。
　先にオンした電力用半導体素子ＷＰ１は後にオンした電力用半導体素子ＷＰ２よりも先にオフする。ここで、電力用半導体素子ＷＰ２には、電力用半導体素子ＷＰ１がオンからオフするタイミングに電力用半導体素子ＷＰ２に流れる電流に偏りが発生して高いピーク値を示す。すなわち、従って、電力用半導体素子ＷＰ１がオフすると（時刻ｔ４）、電力用半導体素子ＷＰ１に流れる電流Ｉ１は時刻ｔ４から時刻ｔ５まで徐々に減少してゼロの値になる。これに対して、電力用半導体素子ＷＰ１よりも後でオフする電力用半導体素子ＷＰ２に流れる電流Ｉ２は、電力用半導体素子ＷＰ１がオフした時刻ｔ４において急激に増加し、電力用半導体素子ＷＰ２がオフした後時刻ｔ５にかけて徐々に減少してゼロの値になる。
　比較器２００により発生される比較結果信号ＣＯＳ１は、時刻ｔ１から時刻ｔ３までは電流Ｉ１が電流Ｉ２よりも大きいので、ハイレベル信号（Ｈ）となる。比較器２１０により発生される比較結果信号ＣＯＳ２は、時刻ｔ４から時刻ｔ５までは電流Ｉ２が電流Ｉ１以下であるので、ハイレベル信号（Ｈ）となる。
　比較結果信号ＣＯＳ１と立ち上がりエッジ検出回路ＧＲＳとの論理積であるタイミング制御信号ＴＳ１は、時刻ｔ１から時刻ｔ２まではハイレベル信号（Ｈ）となる。ここで、タイミング制御信号ＴＳ１がハイレベル信号である場合に、電力用半導体素子ＷＰ１が先にオンすることで第１の電力変換回路２－１に電流が偏って流れたということを検知する。
　比較結果信号ＣＯＳ２と立ち上がりエッジ検出回路ＧＲＳとの論理積であるタイミング制御信号ＴＳ２は、時刻ｔ１から時刻ｔ５まではローレベル信号（Ｌ）となる。ここで、タイミング制御信号ＴＳ２がハイレベル信号である場合に、電力用半導体素子ＷＰ１が先にオフしたことで第２の電力変換回路３－１に電流が偏って流れたということを検知する。
　タイミング補正回路２２に入力されるタイミング制御信号ＴＳ１がハイレベル信号になると、次のスイッチング周期以降から第１の電力変換回路２－１に入力されるゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングが遅れる。従って、次のスイッチングの際における第１の電力変換回路２－１に入力されるゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングが時間期間ｔｄｏｎ、ｔｄｏｆｆ（秒）だけ遅れる。すなわち、電力用半導体素子ＷＰ２は時刻ｔ６でオンし、電力用半導体素子ＷＰ１は時刻ｔ７でオンする。従って、電力用半導体素子ＷＰ１に流れる電流Ｉ１のピークは減少し、第１の電力変換回路２－１の電流偏りは減少する。
　タイミング補正回路２２に入力されるタイミング制御信号ＴＳ２がハイレベル信号になると、タイミング補正回路２２の出力信号ＧＳ１がゲート制御信号ＧＳよりも、立ち上がり、及び立ち下がりのタイミングがｔｄｏｎ、ｔｄｏｆｆ（秒）遅れていた場合は次のスイッチング周期で、立ち上がり、及び立ち下がりのタイミングがｔｄｏｎ、ｔｄｏｆｆ（秒）だけ早くなる。
　タイミング補正回路２３に入力されるタイミング制御信号ＴＳ１がハイレベル信号になると、次のスイッチング周期以降から第２の電力変換回路３－１に入力されるゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングが早くなる。従って、次のスイッチングの際における第２の電力変換回路３－１に入力されるゲート制御信号ＧＳの立ち上がり、及び立ち下がりのタイミングが時間期間ｔｄｏｎ、ｔｄｏｆｆ（秒）だけ早くなる。すなわち、電力用半導体素子ＷＰ２は時刻ｔ８でオフし、電力用半導体素子ＷＰ１は時刻ｔ９でオフする。従って、電力用半導体素子ＷＰ２に流れる電流Ｉ２のピークは減少し、第２の電力変換回路３－１の電流偏りは減少する。
　タイミング補正回路２３に入力されるタイミング制御信号ＴＳ２がハイレベル信号になると、タイミング補正回路２３の出力信号ＧＳ２がゲート制御信号ＧＳよりも、立ち上がり、及び立ち下がりのタイミングがｔｄｏｎ、ｔｄｏｆｆ（秒）早い場合は次のスイッチング周期で、立ち上がり、及び立ち下がりのタイミングがｔｄｏｎ、ｔｄｏｆｆ（秒）だけ遅くなる。
　以上の実施の形態に係る電力変換装置によれば、述した実施の形態１と同様の効果を得ることができる。さらに、上述した実施の形態１～４に係る電力変換装置と比較すると、ゲート制御信号ＧＳの立ち上がりのタイミングのみで、第１の電力変換回路２及び第２の電力変換回路３それぞれに流れる電流の偏りを検出し、どちらの電力変換回路に電流が偏って流れたかを判定することができる。従って、通電電流の値がＵＶＷ相で異なる場合でも、ＭＯＳＦＥＴは蓄積時間が存在しないので、ＵＶＷ相のうち、いずれかひとつの相の電流を比較することで電流アンバランスを抑制できる。
　また、以上の実施の形態に係る電力変換装置によれば、上述した実施の形態１に係る電力変換装置と比較すると、電流検出用の抵抗の数を削減できるので、より配線パターンを簡素化できるとともに回路規模をさらに小さくできる。従って、上述した実施の形態１に係る電力変換装置と比較すると、より省スペース化及び低コスト化が可能となる。
　なお、以上の電力変換装置によれば、ＵＶＷ相に流れる電流を抵抗Ｒ７もしくはＲ８を使用してＵＶＷ相の電流を一括して検出して電力の偏りを判定したが、本発明はこれに限定されない。例えば、１つの電力変換回路の複数の電力用半導体素子は製造される工程が同一であるので、特性ばらつきを小さくすることができるので、ＵＶＷ相のうちのいずれかのスイッチングタイミングで各電力変換回路の電流を検出して電流偏りを判定して電力の偏りを判定してもよい。
　また、本実施の形態に係る電力変換装置では、ゲート制御信号ＧＳの立ち上がりのタイミングのみで並列した電力変換回路の電流偏りを比較したが、本発明はこれに限定されない。例えば、ゲート制御信号ＧＳの立ち下がりのタイミングのみで並列した電力変換回路の電流偏りを比較してもよい。この構成においても、上述した実施の形態と同様の効果を得ることができる。
　また、本実施の形態に係る電力変換装置では、第１～第６の電力用半導体素子ＵＰ１～ＷＮ１及び第７～第１２の電力用半導体素子ＵＰ２～ＷＮ２としてＭＯＳＦＥＴを用いたが、本発明はこれに限定されない。例えば、通電電流値によって蓄積時間が変化し、テール電流が発生するバイポーラトランジスタ、及びＩＧＢＴを除くサイリスタなどの制御系電力用半導体素子を用いてもよい。この場合においても、本実施の形態と同様の効果を得ることができる。
　さらに、本実施の形態に係る電力変換装置は、上述した実施の形態２、３に係る電力変換装置と同様にカウンタ回路と組み合わせることで、同様の作用効果を得ることができる。
　以上詳述したように、本発明に係る電力変換装置によれば、ロジック回路をベースとした簡易な回路を用いて各電力用半導体素子に流れる電流のアンバランスを抑制できるので、回路規模を縮小できる。
４１　ヒートシンク、２，３，２－１，３－１　電力変換回路、２Ａ，３Ａ，２－１Ａ，３－１Ａ　上アーム、２Ｂ，３Ｂ，２－１Ｂ，３－１Ｂ　下アーム、４，４４　プリント基板、５，４５　コネクタ、６，４６　ロジック回路、７，４７　スナバコンデンサ、８，４８　ネジ端子台、９　バスバー、１０　モータ、１８　立ち上がりエッジ検出回路、１９　立ち下がりエッジ検出回路、２０，２０Ａ　第１のタイミング制御信号発生回路、２１，２１Ａ　第２のタイミング制御信号発生回路、２２，２３　タイミング補正回路、２４　制御回路、２５　直流電圧源、２６　平滑コンデンサ、５０　シフトレジスタ、２００，２１０　比較器、２０１，２０２，２１１，２１２　アンドゲート、２０３，２１３　加算器、３７，３８　カウンタ回路。

Claims (12)

  1. 　複数の第１の電力用半導体素子で構成された第１の電力変換回路と、
    　上記第１の電力変換回路に並列接続され、複数の第２の電力用半導体素子で構成された第２の電力変換回路と、
    　上記第１の電力変換回路及び上記第２の電力変換回路の各電力用半導体素子を制御するための制御信号を発生する制御回路と、
    　上記第１の電力用半導体素子に流れる第１の電流量を、上記第２の電力用半導体素子に流れる第２の電流量と比較し、当該比較結果に基づいて、上記第１の電力変換回路及び第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを制御するタイミング制御信号を発生するタイミング制御信号発生回路と、
    　上記タイミング制御信号に基づいて、上記第１及び第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを補正する、または上記第１及び第２の電力変換回路に入力される制御信号の立ち上がりおよび立ち下がりのタイミングを補正するように制御するタイミング補正回路とを備えたことを特徴とする電力変換装置。
  2. 　上記タイミング制御信号発生回路は、上記第１の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを制御する第１のタイミング制御信号と、上記第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを制御する第２のタイミング制御信号とを発生し、
    　上記タイミング補正回路は、上記第１のタイミング制御信号に基づいて、上記第１の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを補正するように制御し、上記第２のタイミング制御信号に基づいて、上記第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを補正するように制御することを特徴とする請求項１記載の電力変換装置。
  3. 　上記タイミング制御信号発生回路は、上記第１の電流量が上記第２の電流量よりも大きいときに上記第１の電力用半導体素子に入力される制御信号の立ち上がりのタイミングを遅らせるように制御する上記第１のタイミング制御信号を発生し、上記第２の電流量が上記第１の電流量よりも大きいときに上記第２の電力用半導体素子に入力される制御信号の立ち下がりのタイミングを早めるように制御する上記第２のタイミング制御信号を発生することを特徴とする請求項１または２記載の電力変換装置。
  4. 　上記第１の電流量と上記第２の電流量とを比較して上記第１の電流量が上記第２の電流量よりも大きいときにハイレベルの第１の比較結果信号を発生する第１の比較器と、
    　上記第１の電流量と上記第２の電流量とを比較して上記第１の電流量が上記第２の電流量以下であるときにハイレベルの第２の比較結果信号を発生する第２の比較器と、
    　上記制御信号の立ち上がりエッジを検出して立ち上がりエッジ検出信号を発生する立ち上がりエッジ検出回路と、
    　上記制御信号の立ち下がりエッジを検出して立ち下がりエッジ検出信号を発生する立ち下がりエッジ検出回路とをさらに備え、
    　上記タイミング制御信号発生回路は、第１及び第２のタイミング制御信号発生回路を含み、
    　上記第１のタイミング制御信号発生回路は、上記第１の比較結果信号と上記立ち上がりエッジ検出信号との第１の論理積の値を演算し、上記第１の比較結果信号と、上記立ち下がりエッジ検出信号との第２の論理積の値を演算し、上記第１の論理積の値及び第２の論理積の値のいずれか１つに基づいて上記第１のタイミング制御信号を発生し、
    　上記第２のタイミング制御信号発生回路は、上記第２の比較結果信号と上記立ち上がりエッジ検出信号との第３の論理積の値を演算し、上記第２の比較結果信号と、上記立ち下がりエッジ検出信号との第４の論理積の値を演算し、上記第３の論理積の値及び第４の論理積の値のいずれか１つに基づいて上記第１のタイミング制御信号を発生することを特徴とする請求項１～３のうちのいずれか１つに記載の電力変換装置。
  5. 　上記第１のタイミング制御信号が発生される回数を計数する第１のカウンタ回路をさらに備え、
    　上記タイミング補正回路は、第１及び第２のタイミング補正回路を含み、
    　上記第１のカウンタ回路は、上記第１のタイミング制御信号が発生される回数が所定の第１のカウンタ値に到達するときに上記第１のタイミング制御信号を上記第１のタイミング補正回路に出力し、
    　上記第２のタイミング制御信号が発生される回数を計数する第２のカウンタ回路をさらに備え、
    　上記第２のカウンタ回路は、上記第２のタイミング制御信号が発生される回数が所定の第２のカウンタ値に到達するときに上記第２のタイミング制御信号を上記第２のタイミング補正回路に出力することを特徴とする請求項１～４のうちのいずれか１つに記載の電力変換装置。
  6. 　上記第１のタイミング補正回路は、上記第１のカウンタ値に基づいて上記第１の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを制御し、
    　上記第２のタイミング補正回路は、上記第２のカウンタ値に基づいて上記第２の電力変換回路に入力される制御信号の立ち下がりもしくは立ち下がりのタイミングを制御することを特徴とする請求項５記載の電力変換装置。
  7. 　上記第１の電力変換回路は、それぞれ第１のアームの電力用半導体素子と第２のアームの電力用半導体素子とを直列接続した第１～第３のハーフブリッジ回路を備え、上記第１～第３のハーフブリッジ回路が並列接続され、
    　上記第２の電力変換回路は、それぞれ第３のアームの電力用半導体素子と第４のアームの電力用半導体素子とを直列接続した第４～第６のハーフブリッジ回路を備え、上記第４～第６のハーフブリッジ回路が並列接続されることを特徴とする請求項１～６のうちのいずれか１つに記載の電力変換装置。
  8. 　上記各第１～第３のハーフブリッジ回路にそれぞれ直列接続される第１～第３の抵抗と、
    　上記各第４～第６のハーフブリッジ回路にそれぞれ直列接続される第４～第６の抵抗とをさらに備え、
    　上記第１の比較器は、上記第１～第３の抵抗のいずれか１つの抵抗の両端電圧差と上記第４～第６の抵抗のいずれか１つの抵抗の両端電圧差とを比較して上記第１の電流量と上記第２の電流量とを比較し、
    　上記第２の比較器は、上記第１～第３の抵抗のいずれか１つの抵抗の両端電圧差と上記第４～第６の抵抗のいずれか１つの抵抗の両端電圧差とを比較して上記第１の電流量と上記第２の電流量とを比較することを特徴とする請求項７記載の電力変換装置。
  9. 　上記第１の電力変換回路は第１のパワーモジュール内に封止され、
    　上記第１のパワーモジュールは第１～第７の端子を有し、
    　上記第１の端子は電源供給端子であり、上記第１～第３のハーフブリッジ回路の各一方の端子に接続され、
    　上記第２～第４の端子はそれぞれ、上記第１～第３のハーフブリッジ回路の各他方の端子に接続され、
    　上記各第５～第７の端子は上記第１のアームの電力用半導体素子と上記第２のアームの電力用半導体素子との接続部にそれぞれ接続され、
    　上記第２の電力変換回路は第２のパワーモジュール内に封止され、
    　上記第２のパワーモジュールは第８～第１４の端子を有し、
    　上記第８の端子は電源供給端子であり、上記第４～第６のハーフブリッジ回路の各一方の端子に接続され、
    　上記第９～第１１の端子はそれぞれ、上記第４～第６のハーフブリッジ回路の各他方の端子に接続され、
    　上記各第１２～第１４の端子は、上記第３のアームの電力用半導体素子と上記第４のアームの電力用半導体素子との接続部にそれぞれ接続されることを特徴とする請求項７または８記載の電力変換装置。
  10. 　第１及び第２のヒートシンクをさらに備え、
    　上記第１のパワーモジュールは上記第１のヒートシンク上に実装され、上記第２のパワーモジュールは上記第２のヒートシンク上に実装されることを特徴とする請求項９記載の電力変換装置。
  11. 　上記第１の電力用半導体素子及び上記第２の電力用半導体素子は、シリコン半導体もしくはシリコンカーバイド半導体で構成された金属酸化膜半導体電界効果トランジスタであり、
    　上記第１の電力用半導体素子に流れる第１の電流量を、上記第２の電力用半導体素子に流れる第２の電流量と比較し、当該比較結果に基づいて、上記第１の電力変換回路及び第２の電力変換回路に入力される制御信号の立ち上がりタイミングを制御するタイミング制御信号を発生する第３のタイミング制御信号発生回路と、
    　上記タイミング制御信号に基づいて、上記第１及び第２の電力変換回路に入力される制御信号の立ち上がりもしくは立ち下がりのタイミングを補正するように制御する第３のタイミング補正回路とを備えることを特徴とする請求項１～７のうちのいずれか１つに記載の電力変換装置。
  12. 　上記各第１～第３のハーフブリッジ回路にそれぞれ直列接続される第７の抵抗と、
    　上記各第４～第６のハーフブリッジ回路にそれぞれ直列接続される第８の抵抗とをさらに備え、
    　上記第１の比較器は、上記第７の抵抗の両端電圧差と上記第８の抵抗の両端電圧差とを比較して上記第１の電流量と上記第２の電流量とを比較することを特徴とする請求項１１記載の電力変換装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019193529A (ja) * 2018-04-27 2019-10-31 株式会社デンソー スイッチの駆動装置
US20200395867A1 (en) * 2018-02-20 2020-12-17 Mitsubishi Electric Corporation Power semiconductor module and power conversion apparatus including the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10263536B2 (en) * 2014-06-20 2019-04-16 Ge Global Sourcing Llc Apparatus and method for control of multi-inverter power converter
US11205919B2 (en) * 2015-09-30 2021-12-21 Toshiba Mitsubishi-Electric Industrial Systems Corporation Uninterruptible power supply system
CN109474167A (zh) * 2017-09-07 2019-03-15 台达电子工业股份有限公司 驱动电路及功率开关的驱动方法
CN109194012B (zh) * 2018-10-31 2020-07-21 林国尊 吊扇快装接线盒
EP3683587A1 (en) * 2019-01-15 2020-07-22 Mahle International GmbH Power supply control circuits for brushless dc (bldc) motors
CN114342209A (zh) 2019-09-13 2022-04-12 米沃奇电动工具公司 具有宽带隙半导体的功率转换器
CN214240677U (zh) * 2020-09-16 2021-09-21 深圳市英维克信息技术有限公司 新能源车及其电控盒

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6443067A (en) * 1987-08-07 1989-02-15 Mitsubishi Heavy Ind Ltd Overcurrent detection method for inverter
JPH0530661A (ja) * 1991-07-23 1993-02-05 Meidensha Corp 電力変換ユニツトの並列運転装置
JP2006121834A (ja) * 2004-10-22 2006-05-11 Hitachi Ltd 電力変換装置
JP2007143326A (ja) * 2005-11-21 2007-06-07 Sanken Electric Co Ltd 無停電電源装置
JP2008109846A (ja) * 2006-09-27 2008-05-08 Toshiba Kyaria Kk インバータ装置
JP2011091992A (ja) * 2009-09-28 2011-05-06 Daikin Industries Ltd 相電流検出装置、及びそれを用いた電力変換装置
JP2013038855A (ja) * 2011-08-04 2013-02-21 Sharp Corp 同期モータ駆動装置およびそれを備えた冷凍サイクルを有する機器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3899070B2 (ja) * 2003-12-19 2007-03-28 松下電器産業株式会社 ステッピングモータ駆動装置、及びステッピングモータ駆動方法
JP2009017727A (ja) 2007-07-06 2009-01-22 Mitsubishi Electric Corp 電力用半導体装置
JP5006771B2 (ja) 2007-11-29 2012-08-22 三菱電機株式会社 並列駆動装置
CN102420519B (zh) * 2011-12-22 2013-11-27 东南大学 一种自适应调整功率管栅宽的控制电路
CN102891612B (zh) * 2012-09-21 2014-12-10 上海交通大学 一种变流器多单元并联系统的不均流控制方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6443067A (en) * 1987-08-07 1989-02-15 Mitsubishi Heavy Ind Ltd Overcurrent detection method for inverter
JPH0530661A (ja) * 1991-07-23 1993-02-05 Meidensha Corp 電力変換ユニツトの並列運転装置
JP2006121834A (ja) * 2004-10-22 2006-05-11 Hitachi Ltd 電力変換装置
JP2007143326A (ja) * 2005-11-21 2007-06-07 Sanken Electric Co Ltd 無停電電源装置
JP2008109846A (ja) * 2006-09-27 2008-05-08 Toshiba Kyaria Kk インバータ装置
JP2011091992A (ja) * 2009-09-28 2011-05-06 Daikin Industries Ltd 相電流検出装置、及びそれを用いた電力変換装置
JP2013038855A (ja) * 2011-08-04 2013-02-21 Sharp Corp 同期モータ駆動装置およびそれを備えた冷凍サイクルを有する機器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200395867A1 (en) * 2018-02-20 2020-12-17 Mitsubishi Electric Corporation Power semiconductor module and power conversion apparatus including the same
US11711025B2 (en) * 2018-02-20 2023-07-25 Mitsubishi Electric Corporation Power semiconductor module and power conversion apparatus including the same
JP2019193529A (ja) * 2018-04-27 2019-10-31 株式会社デンソー スイッチの駆動装置
JP7028050B2 (ja) 2018-04-27 2022-03-02 株式会社デンソー スイッチの駆動装置

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