JPH1154301A

JPH1154301A - チップ型サーミスタ

Info

Publication number: JPH1154301A
Application number: JP9213413A
Authority: JP
Inventors: Masahiko Kawase; 政彦川瀬; Norimitsu Kito; 範光鬼頭
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1997-08-07
Filing date: 1997-08-07
Publication date: 1999-02-26
Also published as: US6606783B1; US6184772B1; DE19835443A1; KR19990023466A; DE19835443C2; KR100296848B1

Abstract

(57)【要約】【課題】高密度実装でき、バンプ接合にも対応するこ
とができ、かつ抵抗値のばらつきが少ないチップ型サー
ミスタを提供する。【解決手段】矩形板状のサーミスタ素体２の上面に、
所定距離を隔てて対向するように第１，第２の外部電極
３，４を形成してなり、下面に第３の電極６を形成して
なるチップ型サーミスタ１。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子回路の保護や
温度検出センサ等に用いられるチップ型サーミスタ及び
その抵抗値調整方法に関し、より詳細には、サーミスタ
素体を介して重なり合うように電極が形成されているチ
ップ型サーミスタ及びその抵抗値調整方法に関する。

【０００２】

【従来の技術】サーミスタにおいても、他の電子部品と
同様に、回路基板に直接表面実装し得るように構成され
ていることが強く求められており、そのために、種々の
チップ型サーミスタが従来より提案されている。

【０００３】図１０（ａ）は、従来のチップ型サーミス
タの一般的な例を示す斜視図である。チップ型サーミス
タ６１は、半導体セラミックスよりなるサーミスタ素体
６２の両端に外部電極６３，６４を形成した構造を有す
る。外部電極６３，６４は、サーミスタ素体６２の端面
と、端面に連なる４つの面に至るように形成されてい
る。従って、外部電極６３，６４を利用して、例えばプ
リント回路基板上の電極ランドに半田等を用いて表面実
装することができる。

【０００４】サーミスタ素体６２内には、図１０（ｂ）
に示すように、内部電極６５〜６７がサーミスタ素体層
を介して重なり合うように形成されている。内部電極６
５，６７が外部電極６４に、内部電極６６が外部電極６
３に電気的に接続されている。従って、外部電極６３，
６４間の抵抗は、サーミスタ素体６２の比抵抗、内部電
極６５〜６７の重なり面積などにより決定される。

【０００５】他方、図１０（ｃ）に示すように、サーミ
スタ素体６２内に内部電極を有しないチップ型サーミス
タ６８も用いられている。チップ型サーミスタ６８で
は、外部電極６３，６４間の距離及びサーミスタ素体６
２の比抵抗等により抵抗値が決定される。

【０００６】図１１は、従来のチップ型サーミスタの他
の例を示す斜視図である。チップ型サーミスタ７１で
は、半導体セラミックスよりなるサーミスタ素体７２の
上面に、外部電極７３，７４が形成されている。外部電
極７３，７４は、所定距離ｌを隔てて対向配置されてい
る。

【０００７】チップ型サーミスタ７１では、外部電極７
３，７４間の距離ｌにより抵抗値を調整する。従って、
抵抗値の調整を図るには、サーミスタの生産に際しての
品種やロット毎に距離ｌを変化させる必要があった。ま
た、より小さな抵抗値のサーミスタを得るには、距離ｌ
を小さくする必要があった。他方、距離ｌがあまり小さ
くなると、外部電極７３，７４が導通したり、距離ｌが
小さくなるに連れて公知の変化率（すなわち、距離ｌの
単位長さ当たりの抵抗値の変化率）が大きくなり、抵抗
値の制御が極めて困難となり、ひいては、得られる抵抗
値のばらつきが大きくなるという問題があった。

【０００８】

【発明が解決しようとする課題】チップ型サーミスタ６
１，６８では、抵抗値のばらつきがＲ_3CV（＝３σ／
ｘ、ただし、σは標準偏差、ｘは平均値）で約４〜１０
％と大きく、該抵抗ばらつきの低減が強く求められてい
た。特に、近年、抵抗値のばらつきがＲ_3CVで±１％以
内であることが求められているが、チップ型サーミスタ
６１，６８で、抵抗値のばらつきをこのように小さくす
ることは非常に困難であった。

【０００９】また、チップ型サーミスタ６１，６８で
は、外部電極６３，６４を利用してプリント回路基板上
の電極ランド等に表面実装していたが、外部電極６３，
６４の底面６３ａ，６４ａ側からプリント回路基板上に
実装したとしても、上方に延びる面に半田等によるフィ
レットが形成され、従って高密度実装が困難であるとい
う問題があった。特に、外部電極６３，６４の底面６３
ａ，６４ａの形状が曲面になっているため、高密度実装
を可能とするバンプ接合法に対応することができないと
いう問題もあった。

【００１０】本発明の目的は、抵抗値のばらつきの低減
を果たすことができ、かつ高密度実装及びバンプ接合な
どに対応し得るチップ型サーミスタを提供することにあ
る。また、本発明の他の目的は、高密度実装及びバンプ
接合に対応することができるチップ型サーミスタにおい
て、その抵抗値のばらつきを効果的に低減し得る抵抗値
調整方法を提供することにある。

【００１１】

【課題を解決するための手段】請求項１に記載の発明
は、サーミスタ素体と、サーミスタ素体の１つの表面に
おいて所定距離を隔てた対向された第１，第２の外部電
極と、サーミスタ素体層を介して第１，第２の外部電極
と重なり合わされている第３の電極とを備えることを特
徴とするチップ型サーミスタである。

【００１２】好ましくは、上記チップ型サーミスタで
は、請求項２に記載のように、サーミスタ素体表面にお
いて、第１，第２の外部電極間に形成された絶縁層がさ
らに備えられる。

【００１３】また、より好ましくは、請求項１または２
に記載のチップ型サーミスタにおいて、請求項３に記載
のように、第１，第２の外部電極のそれぞれが、少なく
とも２層の電極層を有するように構成され、かつ最外側
層がＡｕにより構成される。

【００１４】請求項４に記載の発明に係るチップ型サー
ミスタの抵抗値調整方法は、請求項１に記載のチップ型
サーミスタを得た後に、第１，第２の外部電極と、第３
の電極との間で挟まれているサーミスタ層の陵線部の少
なくとも一部を、第１，第２の外部電極または第３の電
極の一部と共に研磨することを特徴とする。

【００１５】

【発明の実施の形態】以下、図面を参照しつつ、本発明
のチップ型サーミスタ及び抵抗値調整方法につき説明す
る。

【００１６】（第１の実施例）図１は、本発明の一実施
例に係るチップ型サーミスタの斜視図である。チップ型
サーミスタ１は、矩形板状のサーミスタ素体２を有す
る。サーミスタ素体２は、正または負の抵抗温度係数を
有する任意の半導体セラミックスにより構成され得る。

【００１７】サーミスタ素体２の上面には、第１，第２
の外部電極３，４が形成されている。第１，第２の外部
電極３，４は、外側端縁がサーミスタ素体２の端面２
ａ，２ｂに至るように形成されている。なお、第１，第
２の外部電極３，４は、Ａｇ−Ｐｄペーストを塗布焼成
することにより形成されたＡｇ−Ｐｄ層３ａ，４ａ上
に、Ａｕからなるメッキ層３ｂ，４ｂを形成した構造を
有する。

【００１８】また、サーミスタ素体２の上面中央には、
ガラスペーストの焼き付けにより形成された絶縁層５が
形成されている。第１，第２の外部電極３，４の内側端
縁は、図示のように絶縁層５の上面に至るように形成さ
れている。

【００１９】絶縁層５を構成するためのガラスペースト
としては、特に限定されるものではないが、例えば、ホ
ウ珪酸鉛ガラス、ホウ珪酸亜鉛ガラス、ホウ珪酸Ｂｉガ
ラス、ホウ珪酸鉛−Ｚｎ−Ｂｉガラスなどを主成分とす
るガラスペーストを用いることができる。また、絶縁層
５については、ガラスに代えて、合成樹脂を用いてもよ
い。すなわち、アクリル系樹脂、ポリイミド系樹脂、フ
ェノール系樹脂、ビニル系樹脂などの合成樹脂；フッ素
ゴムなどの合成ゴムや天然ゴム；これらの合成樹脂やゴ
ムにシリカなどの適宜の充填剤を分散させたものなどを
用いることができる。この場合は、第１，第２の外部電
極３，４を焼付けた後に絶縁層５を形成するため、第
１，第２の外部電極３，４の内側端縁は、絶縁層５の下
面になるように形成される。

【００２０】他方、サーミスタ素体２の下面には、第３
の電極６が形成されている。第３の電極６についても、
Ａｇ−Ｐｄペーストを塗布・焼き付けることにより形成
されたＡｇ−Ｐｄ層６ａと、Ａｇ−Ｐｄ層上にＡｕをメ
ッキすることにより形成されたメッキ層６ｂとを有す
る。

【００２１】チップ型サーミスタ１では、第１，第２の
外部電極３，４が外部と接続される端子電極として機能
する。従って、第１，第２の外部電極３，４側から、例
えばプリント回路基板上の電極ランドに表面実装するこ
とができる。また、第１，第２の外部電極３，４は、サ
ーミスタ素体２の一つの表面にある程度の面積を有し、
かつ平滑な面になるように構成されているため、バンプ
接合にも容易に対応し得る。

【００２２】他方、チップ型サーミスタ１では、抵抗特
性は、第１〜第３の外部電極３，４，６の面積、第１，
第２の外部電極３，４間の距離、及びサーミスタ素体２
の厚みにより大きく支配される。従って、図２に回路図
で示すように、第１，第２の外部電極３，４間には、第
１，第２の外部電極間の抵抗ｒ₁と、第１，第３の電極
間の抵抗ｒ₂及び第２，第３の電極間の抵抗ｒ₃の直列
回路とが並列に接続された回路構成を有することにな
る。

【００２３】上記チップ型サーミスタ１では、従来のチ
ップ型サーミスタに比べ、上記のように面実装が容易で
あるだけでなく、抵抗値のばらつきが効果的に低減され
る。この理由を、チップ型サーミスタ１の製造方法を図
３を参照して説明することにより明らかにする。

【００２４】チップ型サーミスタ１の製造に際しては、
まず、図３（ａ）に示す矩形板状のマザーのサーミスタ
ウエハ２Ａを用意する。次に、サーミスタウエハ２Ａ上
に、チップ型サーミスタ１の絶縁層５を構成するため
に、所定の間隔を隔てて平行にガラスペーストをスクリ
ーン印刷し、焼き付けることにより絶縁層５Ａを形成す
る。絶縁層５Ａは、サーミスタウエハ２Ａの上面におい
て、一方端縁２Ａ₁から他方端縁２Ａ₂に至るように形
成されている（図３（ｂ））。

【００２５】次に、サーミスタウエハ２Ａの上面及び下
面に、Ａｇ−Ｐｄペーストを塗布する。この場合、サー
ミスタウエハ２Ａの上面においては、図３（ｃ）に示す
ように、Ａｇ−Ｐｄペースト７を絶縁層５Ａ，５Ａ間に
印刷する。もっとも、Ａｇ−Ｐｄペースト７は、その端
縁が絶縁層５Ａの幅方向端縁近傍を被覆するように印刷
される。

【００２６】他方、サーミスタウエハ２Ａの下面には、
全面にＡｇ−Ｐｄペースト８を塗布する。次に、加熱に
より、Ａｇ−Ｐｄペースト７，８を焼き付ける。このよ
うにして、図３（ｄ）に示すＡｇ−Ｐｄ層７Ａ，８Ａが
形成される。次に、Ａｇ−Ｐｄ層７Ａ，８Ａ上に、Ａｕ
をメッキし、メッキ層９，１０を形成する。

【００２７】次に、サーミスタウエハ２Ａを、絶縁層５
Ａが延びる方向（この方向をＸ軸方向とする。）に平行
にＡｇ−Ｐｄ層７Ａの幅方向中央に沿ってダイシングす
る。このようにして、図３（ｅ）に示すように、マザー
のサーミスタ１Ａを得る。

【００２８】しかる後、マザーのサーミスタ１Ａの抵抗
値を測定し、該マザーのサーミスタ１Ａの抵抗値に応じ
て、図３（ｅ）の一点鎖線Ｙ₁，Ｙ₂で示すように、マ
ザーのサーミスタ１ＡをＹ軸方向に平行にダイシングす
る。

【００２９】すなわち、マザーのサーミスタ１Ａを得た
段階で、目的とする抵抗値のチップ型サーミスタを得る
べく、サーミスタ１Ａの測定された抵抗値に基づき、サ
ーミスタ１Ａの長さ方向に沿って切断する寸法を決定
し、ダイシングすることにより、図１に示すチップ型サ
ーミスタ１を得ることができる。

【００３０】上記のように、サーミスタウエハ２Ａ上に
おいて種々の電極及び絶縁層を形成した後に、ダイシン
グにより個々のチップ型サーミスタ１を得るものであ
り、このダイシングによって抵抗値が決定されるため、
抵抗値のばらつきを効果的に低減することができる。す
なわち、第１に、チップ型サーミスタ１では、第１，第
２の外部電極３，４及び第３の電極６が、サーミスタ素
体２の端面２ａ，２ｂの上端または下端に至るように形
成されている。従って、図３（ｅ）のマザーのサーミス
タ１Ａを得るためのＸ軸方向のダイシングの精度によ
り、マザーのサーミスタ１Ａの抵抗値が決定される。他
方、ダイシングは非常に高精度に行い得るため、マザー
のサーミスタ１Ａの抵抗値を高精度に制御することがで
きる。

【００３１】第２に、マザーのサーミスタ１ＡをＹ軸方
向に切断することにより個々のチップ型サーミスタ１を
得ているが、この場合、予めマザーのサーミスタ１Ａの
抵抗値を測定し、実際に測定された抵抗値に基づいて、
一点鎖線Ｙ₁，Ｙ₂間の寸法を決定している。また、ダ
イシングは高精度に行い得る。よって、抵抗値のばらつ
きの少ないチップ型サーミスタ１を得ることができる。

【００３２】すなわち、チップ型サーミスタ１では、第
１，第２の外部電極３，４及び第３の電極６が、矩形板
状のサーミスタ素体２の端面２ａ，２ｂの上端または下
端に至るように形成されており、かつこれらの電極３，
４，６が、側面２ｃ，２ｄに至るように、すなわち全幅
に至るように形成されているので、上記のようにＸ軸方
向及びＹ軸方向に沿ったダイシングにより、チップ型サ
ーミスタ１の抵抗値が決定されることになる。よって、
スクリーン印刷により形成された電極面積のばらつき等
により抵抗のばらつきが大きくなりがちであった従来の
チップ型サーミスタに比べて、抵抗値のばらつきを効果
的に低減し得る。

【００３３】本発明者の実験によれば、チップ型サーミ
スタ１を製造するにあたり、サーミスタ素体２として、
ＭｎＯ₂−ＮｉＯ−Ｆｅ₂Ｏ₃−Ａｌ₂Ｏ₃系材料より
なる半導体セラミックスからなる厚み０．３０ｍｍのサ
ーミスタウエハ２Ａを用い、Ａｇ−Ｐｄ層及びＡｕより
なるメッキ層を有する設計抵抗値が４７ｋΩのサーミス
タを１０００個製造したところ、平均の抵抗値は２５℃
においてＲ₂₅＝４７．０６ｋΩ、バラツキＲ_3CV＝３．
８％、Ｂ定数＝３３８０Ｋ、Ｂ定数のバラツキＢ_3CV＝
０．２％の結果が得られた。従って、従来のチップ型サ
ーミスタに比べて、抵抗値のばらつきを４％未満と、小
さくし得ることがわかる。

【００３４】次に、図１に示したチップ型サーミスタ１
と、図１１に示した従来のチップ型サーミスタ７１との
比較実験結果を説明する。上記実験例と同様にして図１
に示した本実施例のチップ型サーミスタ１を作製し、た
だし、サーミスタ素体２の厚みを０．５ｍｍ及び０．３
ｍｍとした２種類のチップ型サーミスタ１を作製した。
他方、比較のために、同じサーミスタ素体を用い、図１
１に示したチップ型サーミスタ７１を作製した。チップ
型サーミスタ７１についても、サーミスタ素体７２の厚
みが０．５ｍｍ及び０．３ｍｍの２種類のものを作製し
た。得られたチップ型サーミスタ１，７１の２５℃にお
ける抵抗値及び該抵抗値のばらつきＲ_3CVを下記の表１
に示す。

【００３５】

【表１】

【００３６】表１から明らかなように、同じ厚みのサー
ミスタ素体を用いたとしても、チップ型サーミスタ７１
に比べてチップ型サーミスタ１では抵抗値を小さくする
ことができるとともに、抵抗値のばらつきも非常に小さ
くなる。これは、チップ型サーミスタ１では、前述した
図２に示した回路構成を有することになるため、全抵抗
が抵抗ｒ₁，ｒ₂，ｒ₃に分配されるので、第１，第２
の外部電極間と抵抗の寄与が小さくなることによる。す
なわち、第１，第２の外部電極の形成に際してのばらつ
きの影響を小さくすることができ、それによって得られ
る抵抗値のばらつきを低減し得ることによる。

【００３７】従って、表１から明らかなように、チップ
型サーミスタ１では、上記のように低抵抗化及び抵抗値
のばらつきの低減を果たすことができ、かつ抵抗値の調
整については、サーミスタ素体の厚み及び第３の電極６
の面積により容易に制御することができ、用途に応じた
様々な抵抗値のチップ型サーミスタ１を容易に得ること
ができる。

【００３８】（第２の実施例）第２の実施例は、第１の
実施例で得られたチップ型サーミスタの抵抗値調整方法
であり、チップ型サーミスタ１を得た後に、第１，第２
の外部電極と第３の外部電極との間で挟まれているサー
ミスタ素体の陵線部を第１，第２の外部電極または第３
の電極の一部と共に研磨することを特徴とする。

【００３９】すなわち、第１の実施例で得られたチップ
型サーミスタ１を直径３〜５ｍｍの玉石と水と共に、バ
レル研磨することにより、チップ型サーミスタ１の陵線
部の研磨を行った。なお、陵線部とは、図１におけるサ
ーミスタ素体２の端面２ａ，２ｂ及び側面２ｃ，２ｄと
上面または下面とで構成される陵線をいうものとする。

【００４０】上記バレル研磨により、図４に示すよう
に、陵線部が研磨された結果、第１，第２の外部電極
３，４及び第３の電極６の面積が実質的に小さくなり、
抵抗値の修正が可能となる。

【００４１】第１の実施例で得たチップ型サーミスタ１
（抵抗値の平均＝４７．０６ｋΩ）１０００個につき、
バレル研磨の時間を下記の表２に示すように０分、１０
分、３０分及び６０分と変更し、バレルの回転速度を６
０回転／分とし、抵抗値の修正を行った。結果を下記の
表２に示す。

【００４２】

【表２】

【００４３】表２から明らかなように、バレル研磨時間
を長くすることより、第１，第２の外部電極３，４及び
第３の電極６の面積が実質的に低減するため、抵抗値が
増大することがわかる。しかも、上記バレル研磨により
抵抗値を修正した場合であっても、バラツキＲ_3CVはさ
ほど大きくならないことがわかる。

【００４４】従って、第１の実施例で得られたチップ型
サーミスタ１を得た後に、陵線部を研磨することによ
り、抵抗値のばらつきをほとんど増大させることなく、
抵抗値を容易に修正し得ることがわかる。よって、上記
バレル研磨を行うことにより、目的とする抵抗値のチッ
プ型サーミスタを容易に得ることができ、良品率を高め
得ることがわかる。

【００４５】（第３の実施例）図５は、本発明の第３の
実施例に係るチップ型サーミスタを示す断面図である。
チップ型サーミスタ１１では、サーミスタ素体１２の上
面に、第１，第２の外部電極１３，１４及び絶縁層１５
が形成されている。第１，第２の外部電極１３，１４及
び絶縁層１５は、第１の実施例と同様にして構成されて
おり、それぞれ、Ａｇ−Ｐｄ層１３ａ，１４ａ及びメッ
キ層１３ｂ，１４ｂを有する。

【００４６】他方、サーミスタ素体１２の下面には、Ａ
ｇ−Ｐｄペーストの塗布・焼き付けにより第３の電極１
６が形成されており、第３の電極１６上に、保護層１７
が形成されている。保護層１７は、アクリル系樹脂、ポ
リイミド系樹脂、フェノール系樹脂もしくはビニル系樹
脂などの合成樹脂；フッ素ゴムなどの合成もしくは天然
ゴム；これらの合成樹脂やゴムにシリカなどの充填剤を
分散させたものなどの適宜の絶縁性材料により構成する
ことができる。好ましくは、保護層１７としては、バレ
ル研磨により研磨され難いように、ＳｉＯ₂、Ａｌ₂Ｏ
₃などの充填剤を多量に分散させたものが用いられる。

【００４７】チップ型サーミスタ１１では、上記保護層
１７が形成されているため、バレル研磨によって、サー
ミスタ素体１２の上面側の陵線が主に研磨され、第１，
第２の外部電極１３，１４の面積が小さくされて、抵抗
値が修正されている。このように、本発明における抵抗
値調整方法では、第１，第２の外部電極と第３の電極と
で挟まれているサーミスタ層の陵線部のうち少なくとも
一部の陵線部のみを第１，第２の外部電極または第３の
電極の一部と共に研磨するものであってもよく、その場
合においても、容易に抵抗値を修正することができる。

【００４８】（他の変形例）図６は、図１に示したチッ
プ型サーミスタ１の変形例を示す断面図である。チップ
型サーミスタ１では、絶縁層５上に、第１，第２の外部
電極３，４の端縁近傍部分が重なるように第１，第２の
外部電極３，４が形成されていたが、チップ型サーミス
タ２１では、図６に示すように、第１，第２の外部電極
２３，２４として、Ａｇ−Ｐｄ層２３ａ，２４ａ上に、
Ａｇ−Ｐｄ層２３ａ，２４ａの対向する内側端縁が露出
するようにメッキ層２３ｂ，２４ｂを形成し、絶縁層２
５を、上記メッキ層２３ｂ，２４ｂの内側端縁に接し、
Ａｇ−Ｐｄ層２３ａ，２４ａが露出した内側端縁を覆う
ように形成されている。

【００４９】この場合、製造に際しては、まず、サーミ
スタ素体２上に、Ａｇ−Ｐｄ層２３ａ，２４ａを形成し
た後に、ガラスペーストを塗布・焼き付けることにより
絶縁層２５を形成し、しかる後、メッキ層２３ｂ，２４
ｂを形成する方法、あるいはＡｇ−Ｐｄ層２３ａ，２４
ａを形成した後に、メッキ層２３ｂ，２４ｂをマスク等
を用いて図示のように形成し、さらに絶縁層２５を形成
する方法の何れを用いてもよい。

【００５０】なお、その他の点については、チップ型サ
ーミスタ１と同様であるため、同一部分については、同
一の参照番号を付することにより、その説明を省略す
る。また、チップ型サーミスタ２１においても、陵線部
が丸められているのは、第２の実施例に従ってバレル研
磨により抵抗値の調整を図っているためである。

【００５１】第１，第２の電極について、上述してきた
実施例では、Ａｇ−Ｐｄ層上に、Ａｕよりなるメッキ層
を積層した構造としたが、第１，第２の外部電極の材料
及び構造については、特に限定されるものではない。す
なわち、第１，第２の外部電極は、単一の金属材料によ
り構成されていてもよく、また、他の種々の金属材料を
積層することにより形成してもよい。また、第３の電極
についても種々の金属材料を用いて構成し得る。

【００５２】例えば、図７に示すように、サーミスタ素
体２上に、３層の金属膜３１〜３３を積層形成すること
により第１または第２の外部電極を形成してもよい。こ
の場合、金属膜３１〜３３の各形成方法についても、導
電ペーストの焼き付け、スパッタ、蒸着もしくはメッキ
等の薄膜形成方法など任意である。また、金属膜３１〜
３３の膜厚についても、適宜変更し得る。

【００５３】本発明者の実験によれば、金属膜３１〜３
３として、下記の表３に示すＮｏ．１〜６の組み合わせ
の場合に、抵抗値のばらつきの少ないチップ型サーミス
タ１を得ることが可能であることが確かめられた。

【００５４】

【表３】

【００５５】図８は、本発明のチップ型サーミスタのさ
らに他の変形例を示す断面図である。チップ型サーミス
タ１では、第３の電極がサーミスタ素体２の下面に形成
されていたが、図８に示すように、第３の電極４３がサ
ーミスタ素体２の内部に内部電極の形で形成されていて
もよい。すなわち、図８に示すチップ型サーミスタ４１
では、サーミスタ素体２の上面に、第１，第２の外部電
極３，４及び絶縁層５が形成されているが、第３の電極
としては、内部電極４６が形成されている。なお、４７
は保護層を示す。

【００５６】チップ型サーミスタ４１では、保護層４７
が設けられているため、第２の実施例と同様にバレル研
磨により抵抗値の調整を施した結果、サーミスタ素体２
の上面側の陵線が主に丸められて抵抗値の調整が図られ
ている。

【００５７】また、チップ型サーミスタ４１では、第３
の電極として内部電極４６が用いられており、従って、
サーミスタ素体２の厚みを一定としたまま、内部電極４
６の形成位置を調整することにより抵抗値を自由に変化
させることができる。従って、同じ寸法のサーミスタ素
体を用いて種々の抵抗値のチップ型サーミスタ４１を作
製した場合、抵抗値調整に際しての研磨による割れや欠
けなどの発生状態のばらつきを一定とすることができ、
かつサーミスタ素体の厚み寸法もほぼ一定とすることが
できる。従って、このようにして得られた様々な抵抗値
のチップ型サーミスタ４１を例えばプリント回路基板な
どに実装する場合、実装される種々の抵抗値のチップ型
サーミスタ４１の形状がほぼ同様であるため、吸着ミス
などによる実装不良を防止することができる。

【００５８】よって、実用上の機械的強度を保ちつつ、
より一層低抵抗のチップ型サーミスタを容易にかつ安定
に得ることが可能となる。本発明者の実験によれば、上
記チップ型サーミスタ４１として、幅０．５ｍｍ、長さ
１．０ｍｍ、厚み０．３０ｍｍの比抵抗約２ｋΩ・ｃｍ
よりなるサーミスタ素体２を用い、サーミスタ素体２の
上面から内部電極４６までの距離ｔ₁を種々変化させ、
抵抗値の異なるチップ型サーミスタ４１を得た。このよ
うにして得られたチップ型サーミスタ４１の２５℃にお
ける抵抗値及び抵抗ばらつきＲ_3CVを下記の表４に示
す。

【００５９】

【表４】

【００６０】表４から明らかなように、内部電極４６の
高さ位置を調整することにより、種々の抵抗値のチップ
型サーミスタ４１を容易に得ることができ、かつ抵抗値
のばらつきＲ_3CVは非常に小さいことがわかる。

【００６１】他方、図９に示すチップ型サーミスタ５１
のように、サーミスタ素体２の下面に保護層を設けずと
もよく、その場合には、バレル研磨により、サーミスタ
素体２の全陵線部が研磨され、抵抗値の調整が図られ
る。

【００６２】内部電極４６を第３の電極として形成した
チップ型サーミスタ４１，５１においても、第１，第２
の外部電極が、サーミスタ素体２の上面においてある面
積を有するように構成されているため、チップ型サーミ
スタ１と同様にサーミスタ素体２の上面側から容易に表
面実装することができ、かつバンプ接合にも容易に対応
することができる。加えて、マザーのサーミスタから第
１，第２の外部電極３，４の外側端縁位置を決定するよ
うにダイシングする工程において、抵抗値を制御し得る
ため、チップ型サーミスタ１と同様に、抵抗値のばらつ
きの少ないチップ型サーミスタとすることができる。

【００６３】

【発明の効果】請求項１に記載の発明に係るチップ型サ
ーミスタでは、サーミスタ素体の１つの表面において、
第１，第２の外部電極が所定距離を隔てて対向されてい
るため、第１，第２の外部電極が形成されている表面側
からチップ型サーミスタをプリント回路基板等に容易に
表面実装することができる。しかも、サーミスタ素体の
１つの表面において、ある平滑な面積を有するように第
１，第２の外部電極が存在するため、表面実装に際し、
フィレット等がサーミスタ素体の外側に形成されること
がなく、従って高密度実装が可能となる。しかも、バン
プ接合にも容易に対応することができる。

【００６４】加えて、上記第１，第２の外部電極がサー
ミスタ素体の１つの表面において所定距離を隔てて対向
されているため、マザーのサーミスタを得た後に、ダイ
シングにより切断してチップ型サーミスタを得るにあた
り、切断部分間の寸法を制御することにより、チップ型
サーミスタの抵抗値を制御することができ、従って抵抗
値のばらつきの少ないチップ型サーミスタを提供するこ
とが可能となる。

【００６５】さらに、第３の電極が第１，第２の外部電
極とサーミスタ素体層を介して重なりあった構造を有す
るため、チップ型サーミスタ全体の抵抗値をより小さく
することができ、かつ図１１に示したチップ型サーミス
タのように第１，第２の外部電極を配向配置させたチッ
プ型サーミスタに比べて、抵抗値のばらつきを小さくす
ることが可能となる。

【００６６】また、請求項２に記載の発明では、サーミ
スタ素体表面において、第１，第２の外部電極間に絶縁
層が形成されているので、該絶縁層の形成により第１，
第２の外部電極間の表面抵抗値の安定性が向上する。す
なわち、半導体セラミックスは、水分、ゴミ、フラック
スなど外部環境からの影響を受けやすいため、その抵抗
値に寄与の大きい第１，第２の外部電極間を外部環境よ
り保護することでセラミック表面の抵抗を安定化させる
ことができる。従って、抵抗値のばらつきをより一層低
減することができる。

【００６７】請求項３に記載の発明では、第１，第２の
外部電極のそれぞれが、少なくとも２層の電極層を有
し、かつ最外側層がＡｕにより構成されているので、導
電性に優れ、かつ半田を用いて実装した場合の半田食わ
れが生じ難いチップ型サーミスタを提供することができ
る。

【００６８】請求項４に記載の発明に係るチップ型サー
ミスタの抵抗値調整方法では、請求項１に記載のチップ
型サーミスタを得た後に、第１，第２の外部電極と、第
３の電極との間で挟まれているサーミスタ層の陵線部の
少なくとも一部を、第１，第２の外部電極または第３の
電極の一部と共に研磨するため、第１，第２の外部電極
または第３の電極を面積を実質的に小さくすることがで
き、それによって抵抗値を高める方向に容易に抵抗値を
調整することができる。よって、抵抗値のばらつきの少
ないチップ型サーミスタにおいて、さらに抵抗値を目標
とする抵抗値に確実に調整することができるため、チッ
プ型サーミスタの良品率を大幅に高めることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るチップ型サーミス
タを説明するための斜視図。

【図２】図１に示したチップ型サーミスタの回路構成を
示す図。

【図３】（ａ）〜（ｅ）は、図１に示したチップ型サー
ミスタの製造方法を説明するための図。

【図４】第２の実施例に係るチップ型サーミスタを説明
するための断面図。

【図５】第３の実施例のチップ型サーミスタを説明する
ための断面図。

【図６】本発明のチップ型サーミスタの変形例を示す断
面図。

【図７】本発明のチップ型サーミスタにおける第１，第
２の外部電極の電極構造の変形例を説明するための部分
切欠拡大断面図。

【図８】本発明のチップ型サーミスタのさらに他の変形
例を示す断面図。

【図９】本発明に係るチップ型サーミスタのさらに他の
変形例を示す断面図。

【図１０】（ａ）は従来のチップ型サーミスタの斜視
図、（ｂ）及び（ｃ）は、それぞれ、従来のチップ型サ
ーミスタの内部構造を示すための断面図。

【図１１】従来のチップ型サーミスタのさらに他の例を
示す斜視図。

【符号の説明】

１…チップ型サーミスタ２…サーミスタ素体３，４…第１，第２の外部電極５…絶縁層６…第３の電極１１…チップ型サーミスタ１２…サーミスタ素体１３，１４…第１，第２の外部電極２１…チップ型サーミスタ２３，２４…第１，第２の外部電極４１…チップ型サーミスタ４６…第３の電極としての内部電極５１…チップ型サーミスタ

Claims

【特許請求の範囲】

【請求項１】サーミスタ素体と、サーミスタ素体の１
つの表面において所定距離を隔てた対向された第１，第
２の外部電極と、サーミスタ素体層を介して第１，第２の外部電極と重な
り合わされている第３の電極とを備えることを特徴とす
るチップ型サーミスタ。
【請求項２】前記サーミスタ素体表面において、第
１，第２の外部電極間に形成された絶縁層をさらに備え
ることを特徴とする請求項１に記載のチップ型サーミス
タ。
【請求項３】前記第１，第２の外部電極のそれぞれ
が、少なくとも２層の電極層を有し、かつ最外側層がＡ
ｕにより構成されていることを特徴とする請求項１また
は２に記載のチップ型サーミスタ。
【請求項４】請求項１に記載のチップ型サーミスタの
抵抗値調整方法であって、請求項１に記載のチップ型サーミスタを得た後に、第
１，第２の外部電極と、第３の電極との間で挟まれてい
るサーミスタ層の陵線部の少なくとも一部を第１，第２
の外部電極または第３の電極の一部と共に研磨すること
を特徴とするチップ型サーミスタの抵抗値調整方法。