JPH0774005A - チップ型セラミックサ−ミスタ - Google Patents
チップ型セラミックサ−ミスタInfo
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- JPH0774005A JPH0774005A JP24206393A JP24206393A JPH0774005A JP H0774005 A JPH0774005 A JP H0774005A JP 24206393 A JP24206393 A JP 24206393A JP 24206393 A JP24206393 A JP 24206393A JP H0774005 A JPH0774005 A JP H0774005A
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Abstract
(57)【要約】
【目的】 静電容量の小さいチップ型セラミックサーミ
スタを提供する。 【構成】 ＮＴＣチップ型サーミスタのセラミック基体
１の中に内部電極２、３を設けると共に、静電容量低減
用電極２１〜２４を設ける。セラミック基体１の側面に
は耐酸性絶縁膜６を設ける。セラミック基体１の一対の
端面９、１０及び側面の一部に第１及び第２の外部電極
４、５を設ける。絶縁膜６を静電容量低減用電極２１〜
２４と外部電極側面延在部分４ａ、５ａで挟むことによ
って絶縁膜６の両側の電位をほぼ等しくする。
スタを提供する。 【構成】 ＮＴＣチップ型サーミスタのセラミック基体
１の中に内部電極２、３を設けると共に、静電容量低減
用電極２１〜２４を設ける。セラミック基体１の側面に
は耐酸性絶縁膜６を設ける。セラミック基体１の一対の
端面９、１０及び側面の一部に第１及び第２の外部電極
４、５を設ける。絶縁膜６を静電容量低減用電極２１〜
２４と外部電極側面延在部分４ａ、５ａで挟むことによ
って絶縁膜６の両側の電位をほぼ等しくする。
Description
【０００１】
【産業上の利用分野】本発明は、水晶発振器の温度補償
等に使用するためのチップ型セラミックサーミスタに関
する。
等に使用するためのチップ型セラミックサーミスタに関
する。
【０００２】
【従来の技術】回路基板に溶融半田によって表面実装形
式に固着するための従来のチップ型セラミックサーミス
タは、図１に示すように、温度によって抵抗値が変化す
るＮＴＣサーミスタ用セラミック基体（素体）１と、第
１及び第２の内部電極２、３と、第１及び第２の外部電
極４、５と、保護用絶縁膜６とから成る。セラミック基
体１は六面体であって、一対の側面（主面）７、８と、
一対の端面９、１０と、図１には表われていない別の一
対の側面とを有し、例えば酸化マンガン、酸化コバル
ト、原子価制御剤等で形成されている。第１及び第２の
内部電極２、３は、セラミック基体１に埋設され、一対
の端面９、１０に露出する端部を有する。第１及び第２
の外部電極４、５は銀ペースト又は銀・パラジウムペー
ストを塗布して焼付けた下地層１１とニッケルメッキ、
半田メッキが順次施されたメッキ層１２とからそれぞれ
成り、セラミック基体１の一対の端面９、１０と第１の
対の側面（主面）７、８の一部と第１の対の側面７、８
に対して直角な方向に延びている第２の対の側面の一部
の上に設けられている。保護絶縁膜６は、酸化アルミニ
ウム、酸化ケイ素、酸化ジルコニウム等を含む耐酸性コ
ーティング材によってセラミック基体１の４つの側面に
形成されている。この保護絶縁膜６は外部電極４、５の
メッキ層１２を電気メッキで形成する時に使用される酸
性のメッキ液によってセラミック基体１が腐蝕すること
を防ぐ。
式に固着するための従来のチップ型セラミックサーミス
タは、図１に示すように、温度によって抵抗値が変化す
るＮＴＣサーミスタ用セラミック基体（素体）１と、第
１及び第２の内部電極２、３と、第１及び第２の外部電
極４、５と、保護用絶縁膜６とから成る。セラミック基
体１は六面体であって、一対の側面（主面）７、８と、
一対の端面９、１０と、図１には表われていない別の一
対の側面とを有し、例えば酸化マンガン、酸化コバル
ト、原子価制御剤等で形成されている。第１及び第２の
内部電極２、３は、セラミック基体１に埋設され、一対
の端面９、１０に露出する端部を有する。第１及び第２
の外部電極４、５は銀ペースト又は銀・パラジウムペー
ストを塗布して焼付けた下地層１１とニッケルメッキ、
半田メッキが順次施されたメッキ層１２とからそれぞれ
成り、セラミック基体１の一対の端面９、１０と第１の
対の側面（主面）７、８の一部と第１の対の側面７、８
に対して直角な方向に延びている第２の対の側面の一部
の上に設けられている。保護絶縁膜６は、酸化アルミニ
ウム、酸化ケイ素、酸化ジルコニウム等を含む耐酸性コ
ーティング材によってセラミック基体１の４つの側面に
形成されている。この保護絶縁膜６は外部電極４、５の
メッキ層１２を電気メッキで形成する時に使用される酸
性のメッキ液によってセラミック基体１が腐蝕すること
を防ぐ。
【０００３】
【発明が解決しようとする課題】ところで、表面実装を
容易且つ確実に達成するために、外部電極４、５を一対
の端面９、１０のみでなく、第１の側面７、８及び第２
の側面に延在させる。この結果、外部電極４、５の側面
延在部分４ａ、５ａが絶縁膜６を介してセラミック基体
１に対向し、ここに静電容量が生じる。この静電容量は
１０ｐＦ程度であるので、低い周波数で使用する場合に
はほとんど問題にならないが、高い周波数領域で使用す
る場合には問題になる。
容易且つ確実に達成するために、外部電極４、５を一対
の端面９、１０のみでなく、第１の側面７、８及び第２
の側面に延在させる。この結果、外部電極４、５の側面
延在部分４ａ、５ａが絶縁膜６を介してセラミック基体
１に対向し、ここに静電容量が生じる。この静電容量は
１０ｐＦ程度であるので、低い周波数で使用する場合に
はほとんど問題にならないが、高い周波数領域で使用す
る場合には問題になる。
【０００４】そこで、本発明の目的は絶縁膜上に延在す
る電極に基づいて生じる静電容量を低減することができ
るチップ型セラミックサーミスタを提供することにあ
る。
る電極に基づいて生じる静電容量を低減することができ
るチップ型セラミックサーミスタを提供することにあ
る。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、一対の端面と側面とを有するサーミスタ用
セラミック基体と、前記セラミック基体の側面に形成さ
れた絶縁膜と、前記セラミック基体の一対の端面及び前
記絶縁膜を介して前記側面上の一部に設けられた一対の
電極とを有するチップ型セラミックサーミスタにおい
て、前記一対の電極の前記絶縁膜の上に形成された側面
延在部分に前記絶縁膜を介して対向していると共に前記
一対の電極に接続されている静電容量低減用電極が設け
られ、前記静電容量低減用電極は前記サーミスタセラミ
ック基体に埋設され、前記静電容量低減用電極と前記絶
縁膜との間隔が前記一対の電極の相互間隔よりも小さく
設定されていることを特徴とするチップ型セラミックサ
ーミスタに係わるものである。なお、請求項３に示すよ
うに、静電容量低減用電極を絶縁膜に隣接させることが
できる。また、請求項２、４項に示すように内部電極を
設けることができる。
の本発明は、一対の端面と側面とを有するサーミスタ用
セラミック基体と、前記セラミック基体の側面に形成さ
れた絶縁膜と、前記セラミック基体の一対の端面及び前
記絶縁膜を介して前記側面上の一部に設けられた一対の
電極とを有するチップ型セラミックサーミスタにおい
て、前記一対の電極の前記絶縁膜の上に形成された側面
延在部分に前記絶縁膜を介して対向していると共に前記
一対の電極に接続されている静電容量低減用電極が設け
られ、前記静電容量低減用電極は前記サーミスタセラミ
ック基体に埋設され、前記静電容量低減用電極と前記絶
縁膜との間隔が前記一対の電極の相互間隔よりも小さく
設定されていることを特徴とするチップ型セラミックサ
ーミスタに係わるものである。なお、請求項３に示すよ
うに、静電容量低減用電極を絶縁膜に隣接させることが
できる。また、請求項２、４項に示すように内部電極を
設けることができる。
【０００６】
【発明の作用及び効果】各請求項の発明においては、絶
縁膜が静電容量低減用電極とこれと実質的に同電位の電
極の側面延在部分とで挟まれた状態になるので、絶縁膜
に基づく静電容量が極めて小さくなり、高い周波数領域
で使用するために好適なチップ型セラミックサーミスタ
を提供することができる。
縁膜が静電容量低減用電極とこれと実質的に同電位の電
極の側面延在部分とで挟まれた状態になるので、絶縁膜
に基づく静電容量が極めて小さくなり、高い周波数領域
で使用するために好適なチップ型セラミックサーミスタ
を提供することができる。
【０００７】
【第１の実施例】次に、図２及び図３を参照して第１の
実施例のチップ型セラミックサーミスタ及びその製造方
法を説明する。
実施例のチップ型セラミックサーミスタ及びその製造方
法を説明する。
【０００８】まず、酸化マンガンと酸化コバルトと原子
価制御剤とバインダとから成るＮＴＣサーミスタ材料で
複数枚のグリーンシートを作る。次に、図２の内部電極
２、３を形成するためにＡｇペーストを所定パターンに
印刷した第１のグリーンシートと、図２に示す第１、第
２、第３及び第４の静電容量低減用電極２１、２２、２
３、２４を得ることができるようにＡｇペーストを印刷
した第２のグリーンシートと、Ａｇペーストを印刷しな
い第３のグリーンシートを用意し、これ等を図２の積層
構造が得られるように積層し、所定寸法に切断し、焼成
することによって、図２に示すように第１及び第２の内
部電極２、３と第１〜第４の静電容量低減用電極２１〜
２４を有するセラミック基体１を得る。温度によって抵
抗値が変化するＮＴＣサーミスタ用のセラミック基体１
は、第１の対の側面（主面）７、８と、一対の端面９、
１０と、第２の対の側面２５、２６とを有する六面体
（直方体）である。第１及び第２の内部電極２、３はサ
ーミスタの抵抗値を低くするために設けたものであり、
間隔Ｄ1 を有して先端面が互いに対向するように配置さ
れ且つこの主面がセラミック基体１の第１の対の側面
７、８に対して平行に延びている。第１〜第４の静電容
量低減用電極２１〜２４は第１の対の側面７、８に近接
配置されている。
価制御剤とバインダとから成るＮＴＣサーミスタ材料で
複数枚のグリーンシートを作る。次に、図２の内部電極
２、３を形成するためにＡｇペーストを所定パターンに
印刷した第１のグリーンシートと、図２に示す第１、第
２、第３及び第４の静電容量低減用電極２１、２２、２
３、２４を得ることができるようにＡｇペーストを印刷
した第２のグリーンシートと、Ａｇペーストを印刷しな
い第３のグリーンシートを用意し、これ等を図２の積層
構造が得られるように積層し、所定寸法に切断し、焼成
することによって、図２に示すように第１及び第２の内
部電極２、３と第１〜第４の静電容量低減用電極２１〜
２４を有するセラミック基体１を得る。温度によって抵
抗値が変化するＮＴＣサーミスタ用のセラミック基体１
は、第１の対の側面（主面）７、８と、一対の端面９、
１０と、第２の対の側面２５、２６とを有する六面体
（直方体）である。第１及び第２の内部電極２、３はサ
ーミスタの抵抗値を低くするために設けたものであり、
間隔Ｄ1 を有して先端面が互いに対向するように配置さ
れ且つこの主面がセラミック基体１の第１の対の側面
７、８に対して平行に延びている。第１〜第４の静電容
量低減用電極２１〜２４は第１の対の側面７、８に近接
配置されている。
【０００９】次に、セラミック基体１の第１の対の側面
７、８及び第２の対の側面２５、２６上に酸化アルミニ
ウム、酸化ケイ素、酸化ジルコニウム等から成るコーテ
ィング材から成る絶縁膜６を形成する。
７、８及び第２の対の側面２５、２６上に酸化アルミニ
ウム、酸化ケイ素、酸化ジルコニウム等から成るコーテ
ィング材から成る絶縁膜６を形成する。
【００１０】次に、Ａｇ−Ｐｄペーストから成る導電性
ペーストをセラミック基体１の一対の端面９、１０と第
１の対の側面７、８の両端領域と第２の対の側面２５、
２６の両端領域とに塗布し、焼付けることによって図２
に示す第１及び第２の外部電極４、５の下地層１１をそ
れぞれ形成する。次に、電気バレルメッキ法によってニ
ッケルメッキ、半田メッキを順次施しメッキ層１２を下
地層１１の上に形成する。電気メッキのための溶液は酸
性であるが、耐熱性絶縁膜６がセラミック基体１の表面
にコーティングされているので、セラミック基体１の腐
蝕が防止される。
ペーストをセラミック基体１の一対の端面９、１０と第
１の対の側面７、８の両端領域と第２の対の側面２５、
２６の両端領域とに塗布し、焼付けることによって図２
に示す第１及び第２の外部電極４、５の下地層１１をそ
れぞれ形成する。次に、電気バレルメッキ法によってニ
ッケルメッキ、半田メッキを順次施しメッキ層１２を下
地層１１の上に形成する。電気メッキのための溶液は酸
性であるが、耐熱性絶縁膜６がセラミック基体１の表面
にコーティングされているので、セラミック基体１の腐
蝕が防止される。
【００１１】外部電極４、５の側面延在部分４ａ、５ａ
は絶縁膜６上に形成され、絶縁膜６を介してセラミック
基体１に対向している。この延在部分４ａ、５ａによる
静電容量を良好に低減するために、この延在部分４ａ、
５ａの長さＬ1 よりも静電容量低減用電極２１〜２４の
長さＬ2 が長い。また、静電容量低減用電極２１〜２４
と絶縁膜６との間隔は第１及び第２の内部電極２、３の
相互間隔及び第１及び第２の外部電極４、５の相互間隔
よりも小さい。更に、静電容量低減用電極２１〜２４の
サーミスタ抵抗値への影響を少なくするために、静電容
量低減用電極２１と２２、及び２３と２４との相互間隔
が第１及び第２の内部電極２、３の相互間隔Ｄ1 よりも
大きい。
は絶縁膜６上に形成され、絶縁膜６を介してセラミック
基体１に対向している。この延在部分４ａ、５ａによる
静電容量を良好に低減するために、この延在部分４ａ、
５ａの長さＬ1 よりも静電容量低減用電極２１〜２４の
長さＬ2 が長い。また、静電容量低減用電極２１〜２４
と絶縁膜６との間隔は第１及び第２の内部電極２、３の
相互間隔及び第１及び第２の外部電極４、５の相互間隔
よりも小さい。更に、静電容量低減用電極２１〜２４の
サーミスタ抵抗値への影響を少なくするために、静電容
量低減用電極２１と２２、及び２３と２４との相互間隔
が第１及び第２の内部電極２、３の相互間隔Ｄ1 よりも
大きい。
【００１２】図２に示すように構成すると、左側におい
て絶縁膜６が互いに同電位の延在部分４ａと左側の静電
容量低減用電極２１、２３とで挟まれ、また右側におい
て絶縁膜６が同電位の延在部分５ａと静電容量低減用電
極２２、２４で挟まれるので、絶縁膜６に基づく静電容
量が小さくなり、第１及び第２の外部電極４、５間の静
電容量は２ｐＦ以下になる。
て絶縁膜６が互いに同電位の延在部分４ａと左側の静電
容量低減用電極２１、２３とで挟まれ、また右側におい
て絶縁膜６が同電位の延在部分５ａと静電容量低減用電
極２２、２４で挟まれるので、絶縁膜６に基づく静電容
量が小さくなり、第１及び第２の外部電極４、５間の静
電容量は２ｐＦ以下になる。
【００１３】
【第２の実施例】次に、図４〜図６を参照して第２の実
施例のチップ型セラミックサーミスタを説明する。但
し、図４〜図６において図１〜図３と共通する部分には
同一の符号を付してその説明を省略する。
施例のチップ型セラミックサーミスタを説明する。但
し、図４〜図６において図１〜図３と共通する部分には
同一の符号を付してその説明を省略する。
【００１４】この第２の実施例では、まず図４に示すよ
うに、第１及び第２の内部電極２、３と中継電極３１、
３２とを内部に有するサーミスタ用セラミック基体１を
形成する。なお、この図４のセラミック基体１には図２
に示した静電容量低減用電極２１〜２４は埋設されてい
ない。
うに、第１及び第２の内部電極２、３と中継電極３１、
３２とを内部に有するサーミスタ用セラミック基体１を
形成する。なお、この図４のセラミック基体１には図２
に示した静電容量低減用電極２１〜２４は埋設されてい
ない。
【００１５】次に、セラミック基体１の一対の端面９、
１０と第１の対の側面７、８と第２の対の側面の両端領
域にＡｇ−Ｐｄペースト等の導電性ペーストを塗布して
焼成して外部電極の下地層１１ａと静電容量低減用電極
２１ａ、２２ａを形成する。
１０と第１の対の側面７、８と第２の対の側面の両端領
域にＡｇ−Ｐｄペースト等の導電性ペーストを塗布して
焼成して外部電極の下地層１１ａと静電容量低減用電極
２１ａ、２２ａを形成する。
【００１６】次に、図５に示すように第１の実施例と同
一の耐酸性コーティング材から成る絶縁膜６を第１の対
の側面７、８及び第２の対の側面から成る４側面上に形
成する。この時、絶縁膜６の形成を能率的に進めるため
及びセラミック基体１の保護を完全に達成するために静
電容量低減用電極２１ａ、２２ａの上にも絶縁膜６を形
成する。
一の耐酸性コーティング材から成る絶縁膜６を第１の対
の側面７、８及び第２の対の側面から成る４側面上に形
成する。この時、絶縁膜６の形成を能率的に進めるため
及びセラミック基体１の保護を完全に達成するために静
電容量低減用電極２１ａ、２２ａの上にも絶縁膜６を形
成する。
【００１７】次に、図６に示すようにＡｇ−Ｐｄペース
トから成る導電性ペーストを塗布し、焼付けることによ
って第２の下地層１１ｂを形成する。第２の下地層１１
ｂは第１の下地層１１ａの上に形成すると共に、４つの
側面の絶縁膜６の上に延在するように形成する。次に、
電気メッキ法によってニッケルメッキ層１２を第２の下
地層１１ｂの上に形成し、第１及び第２の外部電極４、
５を完成させる。
トから成る導電性ペーストを塗布し、焼付けることによ
って第２の下地層１１ｂを形成する。第２の下地層１１
ｂは第１の下地層１１ａの上に形成すると共に、４つの
側面の絶縁膜６の上に延在するように形成する。次に、
電気メッキ法によってニッケルメッキ層１２を第２の下
地層１１ｂの上に形成し、第１及び第２の外部電極４、
５を完成させる。
【００１８】第２の実施例においても、実質的に同電位
の低減用電極２１ａ、２２ａと外部電極４、５の側面延
在部分４ａ、５ａとで絶縁膜６が挟まれているので、絶
縁膜６に基づく静電容量を低減させることができる。
の低減用電極２１ａ、２２ａと外部電極４、５の側面延
在部分４ａ、５ａとで絶縁膜６が挟まれているので、絶
縁膜６に基づく静電容量を低減させることができる。
【００１９】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 内部電極２、３を図１の高さ方向において段差
を有するように配置すると共に、平面的に見て互いに重
なる領域が生じるように配置することができる。また、
内部電極２、３を省き、外部電極４、５間で所望の抵抗
を得るように構成することができる。 （２） 第１の実施例において静電容量低減用電極２１
〜２４の幅は内部電極２、３の幅以上であることが望ま
しいが、これに限ることなく適当に調整することができ
る。 （３） 外部電極側面延在部分４ａ、５ａは４つの側面
７、８、２５、２６の全部に設けることが望ましいが、
場合によっては回路基板に対向する１つの側面のみに設
けること、又は上側面を除く３つの側面のみに設けるこ
とができる。 （４） 図２において静電容量低減用電極２１〜２４の
内の少なくとも１つを設けるのみであってもそれなりの
効果が得られる。また、図６において静電容量低減用電
極２１ａ、２２ａをセラミック基体１の４つの側面の内
の少なくとも１つに設けるのみでもそれなりの効果が得
られる。 （５） 内部電極は２対以上でもよいこの場合、内部電
極の対が多いと図示されていない別の一対の側面の表面
に形成された保護絶縁膜により生じる静電容量も減少さ
せることができる。 （６） セラミック基体１を円柱状に変形することがで
きる。
く、例えば次の変形が可能なものである。 （１） 内部電極２、３を図１の高さ方向において段差
を有するように配置すると共に、平面的に見て互いに重
なる領域が生じるように配置することができる。また、
内部電極２、３を省き、外部電極４、５間で所望の抵抗
を得るように構成することができる。 （２） 第１の実施例において静電容量低減用電極２１
〜２４の幅は内部電極２、３の幅以上であることが望ま
しいが、これに限ることなく適当に調整することができ
る。 （３） 外部電極側面延在部分４ａ、５ａは４つの側面
７、８、２５、２６の全部に設けることが望ましいが、
場合によっては回路基板に対向する１つの側面のみに設
けること、又は上側面を除く３つの側面のみに設けるこ
とができる。 （４） 図２において静電容量低減用電極２１〜２４の
内の少なくとも１つを設けるのみであってもそれなりの
効果が得られる。また、図６において静電容量低減用電
極２１ａ、２２ａをセラミック基体１の４つの側面の内
の少なくとも１つに設けるのみでもそれなりの効果が得
られる。 （５） 内部電極は２対以上でもよいこの場合、内部電
極の対が多いと図示されていない別の一対の側面の表面
に形成された保護絶縁膜により生じる静電容量も減少さ
せることができる。 （６） セラミック基体１を円柱状に変形することがで
きる。
【図１】従来のチップ型セラミックサーミスタを示す中
央縦断面図である。
央縦断面図である。
【図２】本発明の第１の実施例のチップ型セラミックサ
ーミスタを図３のＡ−Ａ線で示す断面図である。
ーミスタを図３のＡ−Ａ線で示す断面図である。
【図３】図２のサーミスタの平面図である。
【図４】第２の実施例のチップ型セラミックサーミスタ
の製造方法を説明するためにセラミック基体に外部電極
下地層を形成したものを示す断面図である。
の製造方法を説明するためにセラミック基体に外部電極
下地層を形成したものを示す断面図である。
【図５】図４のセラミック基体に絶縁膜を形成したもの
を示す断面図である。
を示す断面図である。
【図６】第２の実施例の完成したサーミスタを示す断面
図である。
図である。
１ サーミスタセラミック基体 ２、３ 内部電極 ４、５ 外部電極 ４ａ、５ａ 延在部分 ６ 絶縁膜 ２１、２２、２３、２４ 静電容量低減用電極
Claims (4)
- 【請求項１】 一対の端面と側面とを有するサーミスタ
用セラミック基体と、前記セラミック基体の側面に形成
された絶縁膜と、前記セラミック基体の一対の端面及び
前記絶縁膜を介して前記側面上の一部に設けられた一対
の電極とを有するチップ型セラミックサーミスタにおい
て、 前記一対の電極の前記絶縁膜の上に形成された側面延在
部分に前記絶縁膜を介して対向していると共に前記一対
の電極に接続されている静電容量低減用電極が設けら
れ、 前記静電容量低減用電極は前記サーミスタセラミック基
体に埋設され、 前記静電容量低減用電極と前記絶縁膜との間隔が前記一
対の電極の相互間隔よりも小さく設定されていることを
特徴とするチップ型セラミックサーミスタ。 - 【請求項２】 更に、前記セラミック基体に埋設され且
つ前記一対の電極に接続された少なくとも一対の内部電
極が設けられていることを特徴とする請求項１記載のチ
ップ型セラミックサーミスタ。 - 【請求項３】 一対の端面及び側面を有するサーミスタ
用セラミック基体と、前記セラミック基体の側面に形成
された絶縁膜と、前記セラミック基体の一対の端面及び
前記絶縁膜を介して前記側面上の一部に設けられた一対
の電極とを有するチップ型セラミックサーミスタにおい
て、 前記一対の電極の前記絶縁膜上に形成された側面延在部
分に対して前記絶縁膜を介して対向していると共に前記
一対の電極に接続されている静電容量低減用電極が設け
られ、 前記静電容量低減用電極は前記絶縁膜に隣接配置されて
いることを特徴とするチップ型セラミックサーミスタ。 - 【請求項４】 更に、前記セラミック基体に埋設され且
つ前記一対の電極に接続された少なくとも一対の内部電
極が設けられていることを特徴とする請求項３記載のチ
ップ型セラミックサーミスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24206393A JPH0774005A (ja) | 1993-09-02 | 1993-09-02 | チップ型セラミックサ−ミスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24206393A JPH0774005A (ja) | 1993-09-02 | 1993-09-02 | チップ型セラミックサ−ミスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774005A true JPH0774005A (ja) | 1995-03-17 |
Family
ID=17083733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24206393A Pending JPH0774005A (ja) | 1993-09-02 | 1993-09-02 | チップ型セラミックサ−ミスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774005A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6606783B1 (en) | 1997-08-07 | 2003-08-19 | Murata Manufacturing Co., Ltd. | Method of producing chip thermistors |
| JP2005512317A (ja) * | 2001-12-04 | 2005-04-28 | エプコス アクチエンゲゼルシャフト | 負の温度係数を有する電気デバイス |
-
1993
- 1993-09-02 JP JP24206393A patent/JPH0774005A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6606783B1 (en) | 1997-08-07 | 2003-08-19 | Murata Manufacturing Co., Ltd. | Method of producing chip thermistors |
| JP2005512317A (ja) * | 2001-12-04 | 2005-04-28 | エプコス アクチエンゲゼルシャフト | 負の温度係数を有する電気デバイス |
| JP2010258482A (ja) * | 2001-12-04 | 2010-11-11 | Epcos Ag | 負の温度係数を有する電気デバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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