KR19990023466A - 칩형 써미스터 및 이의 조정방법 - Google Patents

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무라따 미치히로
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Abstract

본 발명의 칩형 써미스터는, 써미스터 소자, 상기 써미스터 소자의 표면에서 소정의 거리로 이격되어 서로 대향하여 형성된 한쌍의 외부전극, 및 상기 써미스터 소자의 내부에서 상기 외부전극들과 중첩하도록 외부전극들이 형성된 표면에 수직한 방향으로 연장형성되어 있는 내부전극을 포함하는 것을 특징으로 한다. 상기 외부전극들 사이에서 전기적 절연층이 동일 평면 상에 바람직하게 배치되어 있다. 상기 각 외부전극은 두층 이상의 층으로 구성될 수 있으며, 상기 층들 중에서 최외측층은 금으로 구성되어 있다. 이러한 칩형 써미스터의 저항치는 써미스터 소자의 모서리들 중 적어도 일부를 외부전극의 일부와 함께 마모함으로써 조정될 수 있다.

Description

칩형 써미스터 및 이의 조정방법
본 발명은 전자회로의 보호 또는 온도-검출 센서 등에 통상적으로 사용되는 칩형 써미스터(chip thermistor)에 관한 것으로, 보다 상세히하면 써미스터 소자의 외면 및 내부 모두에 중첩되게 전극이 형성된 칩형 써미스터 및 이러한 칩형 써미스터의 저항을 조정하는 방법에 관한 것이다.
전자부품의 또 다른 종류로서 써미스터를 회로기판에 직접 표면-실장하는 구성이 강하게 요구되고 있다. 이러한 이유로 인하여, 수많은 종류의 써미스터를 칩(또는 칩형 써미스터) 형태로 구성하는 것이 고려되고 있다.
도 8a는 써미스터 소자 62의 양단부에 외부전극 63, 64가 형성된 종래 기술의 칩형 써미스터 61을 도시한다. 칩형 써미스터 61의 각 단면에 외부전극 63, 64가 각각 형성되고, 이 외부전극이 형성된 단면과 인접한 4측면에 걸쳐서 외부전극 63, 64가 형성되어, 칩형 써미스터 61이 인쇄된 회로기판 상의 전극 랜드부(land)에 땜납에 의해 표면-실장될 수 있다.
도 8b에 도시된 바와 같이, 써미스터 소자 62의 내부에서 외부전극 63, 64에 내부전극 65, 66, 67이 각각 전기적으로 접속될 수 있어서, 외부전극 63과 외부전극 64 사이의 저항이 써미스터 소자 62의 고유 저항(또는 저항률) 뿐만 아니라 내부전극 65, 66, 67의 중첩영역에 의해 결정된다.
도 8c는 써미스터 소자 62의 내부에 내부전극이 형성되지 않은 또 다른 종류의 칩형 써미스터 68을 도시한다. 이 경우에, 외부전극 63과 외부전극 64 사이의 저항은 외부전극 63, 64 사이의 이격거리 및 써미스터 소자 62의 고유 저항률에 의해 결정된다.
도 9는 반도체 세라믹 재료로 구성된 써미스터 소자 72의 상면에서 소정의 거리 L로 이격되어 서로 대향하여 형성된 외부전극 73, 74를 포함하는 것을 특징으로 하는 종래 기술의 또 다른 칩형 써미스터 71을 도시한다. 이 경우에, 외부전극 73과 외부전극 74 사이의 저항은 외부전극 73, 74 사이의 이격거리 L에 의해 조정된다. 따라서, 저항치를 요구에 맞게 조정하기 위해서는, 대량생산되는 써미스터의 종류에 따라 이격거리 L이 변화될 필요가 있다. 특히, 요구 저항치가 극히 낮으면, 이격거리 L도 따라서 짧아질 필요가 있지만, 거리 L이 극히 짧아지면, 두 개의 외부전극 73, 74가 서로 접촉되어도 된다. 거리 L의 단위 변화 당 저항의 변화율은 거리 L이 짧아짐에 따라 커지므로, 저항치를 조절하는 것이 어렵다. 그러므로, 얻어진 제품의 저항치의 변화율도 또한 커진다.
도 8a, 8b 및 8c에 도시된 형태의 종래 기술의 칩형 써미스터 61, 68에서, 저항치에서의 변화율 3σ/x(여기에서, σ는 표준편차이고, x는 평균이다)는 상당히 크며, 대략 4∼10%이다. 따라서, 이 변화율을 약 ±1% 이내로 저하시키는 것에 대한 요구가 강해지고 있지만, 이 요구를 충족시키는 것이 매우 어렵다. 이런 종래 기술의 칩형 써미스터의 또 다른 문제점은, 칩형 써미스터가 외부전극 63, 64의 바닥측면 63a, 64a로부터 인쇄된 회로기판에 표면 실장됨에 따라, 상방으로 연장하는 면에 땜납에 의해 필릿(fillet)이 형성될 가능성이 있으며, 표면-실장을 고밀도로 이루기가 어렵다. 또한, 써미스터의 이런 형태때문에, 외부전극 63, 64의 바닥측면 63a, 64a는 고밀도의 효과적인 실장에 종종 사용되는 법프-접합(bump-bonding)법에 의해 용이하게 접합될 수 없다.
그러므로, 본 발명의 목적은 저항치의 변화율이 저하될 수 있는 개선된 형태칩형 써미스터를 제공하는 것이다.
본 발명의 다른 목적은 법프-접합법을 사용하여 고밀도로 표면-실장할 수 있는 칩형 써미스터를 제공하는 것이다.
본 발명의 또 다른 목적은 이러한 칩형 써미스터의 저항치의 조정방법을 제공하는 것이다.
도 1은 본 발명의 구현예에 따른 칩형 써미스터의 개략적인 사시도이다.
도 2는 도 1에 도시된 칩형 써미스터의 등가회로도이다.
도 3은 도 1에 도시된 칩형 써미스터의 제조방법을 보여주는 도면이다.
도 4는 본 발명의 구현예에 따라 저항치가 조정되는 칩형 써미스터의 단면도이다.
도 5는 본 발명의 구현예에 따른 다른 칩형 써미스터의 단면도이다.
도 6은 본 발명에 따라 일부 구성이 다른 외부전극의 단면도이다.
도 7은 본 발명의 구현예에 따른 또 다른 칩형 써미스터의 단면도이다.
도 8a는 종래 기술의 칩형 써미스터의 사시도이고, 도 8b는 도 8a에 도시된 칩형 써미스터의 단면도이며, 도 8c는 종래 기술의 또 다른 칩형 써미스터의 단면도이다.
도 9는 종래 기술의 또 다른 칩형 써미스터의 사시도이다.
도면의 주요 부호에 대한 설명
1 ... 칩형 써미스터 2 ... 써미스터 소자
3, 4 ... 외부전극 5 ... 절연층
6 ... 내부전극 11 ... 칩형 써미스터
12 ... 써미스터 소자 13, 14 ... 외부전극
21 ... 칩형 써미스터 23, 24 ... 외부전극
41 ... 칩형 써미스터 46 ... 내부전극
51 ... 칩형 써미스터
상기 및 그외의 목적을 수행할 수 있는 본 발명의 구현예에 따른 칩형 써미스터는, 써미스터 소자; 상기 써미스터 소자의 표면에서 소정의 거리로 이격되어 서로 대향하여 형성된 한쌍의 외부전극; 및 상기 써미스터 소자의 내부에서 상기 외부전극들과 중첩하도록 상기 외부전극들이 형성된 표면에 수직한 방향으로 연장형성되어 있는 내부전극을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 구현예에 따르면, 상기 외부전극들 사이에서 전기적 절연층이 동일 평면 상에서 배치된다. 상기 각 외부전극은 두층 이상의 층으로 구성될 수 있으며, 그 중에서 최외측층은 금으로 구성되어 있다. 이러한 칩형 써미스터의 저항치는 써미스터 소자의 모서리들 중 적어도 일부를 외부전극의 일부와 함께 마모함으로써 조정될 수 있다.
본 발명을 도시하고 기술하는 첨부된 도면을 참조하여, 본 발명의 구현예를 통해 본 발명의 원리를 보다 상세히 설명할 것이다.
이하 도면에서, 동일하거나 유사한 부품은 동일 참조부호로 표기할 것이며, 이에 대한 설명은 생략한다.
도 1은 정 또는 부의 저항온도 계수를 가지고 있는 반도체 세라믹 재료를 포함할 수 있는 직사각형의 평면 써미스터 소자 2를 가지고 있는 칩형 써미스터 1을 도시한다. 써미스터 소자 2의 상면에는, 한 쌍의 외부전극 3, 4가 내부단면의 모서리들 사이에서 서로 소정의 거리로 이격되어 대향하여 형성되어 있다. 이들 각 외부전극 3, 4는 Ag-Pd 페이스트를 도포, 소성하여 얻은 Ag-Pd층 3a 또는 4a 상에 Au로 이루어진 땜납층 3b 또는 4b를 가지고 있다. 이 외부전극의 외부 모서리는 써미스터 소자 2의 각 단면 2a, 2b까지 이르게 형성되어 있다. 써미스터 소자 2의 상면의 중앙부에는 전기적인 절연층 5가 유리 페이스트를 연소시켜 직접 형성된다. 도 1에 도시된 바와 같이, 외부전극 3, 4의 내부단면의 모서리가 절연층 5의 상면까지 이르게 형성된다. 본 발명에서는 절연층 5를 형성하는데 사용되는 유리 페이스트의 종류가 한정되지 않는다.
예를 들어, 유리 페이스트의 예로는 납 보로실리케이트 유리, 아연 보로실리케이트(borosilicate) 유리, Bi 보로실리케이트 유리 또는 Pb-Zn-Bi 보로실리케이트 유리 등을 주성분으로 함유하고 있는 유리 페이스트를 포함하고 있다. 또한, 절연층 5의 형성에는, 폴리이미드계수지, 페놀계수지 또는 비닐계수지 등의 합성수지, 플루오르계고무 등의 합성고무, 천연고무, 또는 이러한 수지재료 또는 고무재료 내에 분산된 실리카 등의 적당한 충전물을 함유한 재료들이 사용되어도 된다. 그러나, 이 경우에는 두 개의 외부전극 3, 4가 연소공정에 의해 형성된 다음에 절연층 5가 형성되기 때문에, 외부전극 3, 4의 내부단면의 모서리부는 절연층 5의 하면 밑에 있도록 형성된다.
써미스터 소자 2의 내부에는 제 3전극으로서 작용하는 내부전극 6이 외부전극 3, 4와 중첩하도록 외부전극 3, 4가 형성된 표면에 수직한 방향으로 연장형성되어 있다. 내부전극(제 3전극) 6은 전극-형성 페이스트를 도포하고, 인쇄공정과 써미스터 소자 2가 제작됨과 동시에 연소공정을 수행하여 형성될 수 있다.
이렇게 형성된 칩형 써미스터 1은 외부전극 3, 4를 회로기판 상의 전극 랜드부에 접속시킴으로써 인쇄된 회로기판에 표면-실장될 수 있다. 외부전극 3, 4 각각은 써미스터 소자 2의 동일 평면 상에서 표면이 평평하고 평활하게(smooth) 형성되기 때문에, 외부전극 3, 4의 접속을 위해 회로기판에 법프-접합법이 용이하게 사용될 수 있다.
칩형 써미스터 1의 저항 특성은 외부전극 3, 4의 영역, 외부전극 3, 4 사이의 이격거리 및 써미스터 소자 2의 두께에 의해 결정적으로 좌우된다. 칩형 써미스터 1은, 도 2의 등가 회로도에 도시된 바와 같은 회로구성, 즉 제 1외부전극 3과 제 2외부전극 4 사이의 제 1저항 r1이, 전극 3과 전극 6 사이의 제 2저항 r2와 전극 4와 전극 6 사이의 제 3저항 r3의 직렬 접속 구성에 병렬로 접속되는 회로구성으로 구성되는 것이 고려될 수 있다.
상술한 바와 같이, 본 발명의 구현예에 따른 칩형 써미스터들은 종래의 칩형 써미스터에 비하여 표면-실장이 용이할 뿐만 아니라, 저항치에서의 변화율도 효과적으로 저하시킬 수 있다. 이로 인해, 상술한 칩형 써미스터들을 제작할 수 있게 된다. 이제부터, 상술한 칩형 써미스터를 제조하는 방법에 대해서 도 3을 참조하여 설명할 것이다.
도 1에 도시된 바와 같은 칩형 써미스터 1을 제조하기 위해서, 도 3a에 도시된 바와 같이 내부에 이미 내부전극 6이 형성된 직사각형 형상의 마더(mother) 써미스터 웨이퍼(wafer) 2A를 준비한다. 다음으로, 써미스터 웨이퍼 2A의 상호 평행한 영역에 스크린 인쇄공정에 의해 유리 페이스트를 도포하고, 칩형 써미스터 1의 절연층 5A를 연소공정에 의해 형성한다. 도 3b에 도시된 바와 같이, 절연층 5A는 써미스터 웨이퍼 2A의 상면에서 한쪽 모서리(2A1)로부터 반대쪽 모서리(2A2)까지 연장형성되어 있다. 다음으로, 도 3c에 도시된 바와 같이, 써미스터 웨이퍼 2A의 상면을 Ag-Pd 페이스트 7로 인쇄에 의해 코팅하여, Ag-Pd 페이스트 7로 절연층 5A의 각 스트립(strip)의 측면 모서리도 피복된다. 다음으로, Ag-Pd 페이스트 7에 열을 가하여 연소공정을 시행하여, Ag-Pd층 7A를 형성한다. 다음으로, 도 3d에 도시된 바와 같이, Ag-Pd층 7A 상에 Au로 땜납하여, 땜납층 9를 형성한다. 마지막으로, 도 3e에 도시된 바와 같이, 써미스터 웨이퍼 2A를 절연층 5A가 연장하는 방향(도 3e에 도시된 바와 같이, 이 방향을 X축 방향으로 한다)에 평행하고 Ag-Pd층 7A의 각 폭방향에서의 중앙선을 따라 다이싱(dicing)함으로써 마더 써미스터 1A를 얻게 된다.
그 다음으로, 마더 써미스터 1A의 저항치를 측정하고, 특정의 목적 저항치를 갖은 칩형 써미스터를 얻기 위해서 다이싱이 필요한 길이는 이 측정된 저항치를 기초로하여 결정되며, 마더 써미스터 1A는 Y축 방향(도 3e에 도시된 바와 같이, X축 방향에 수직한 방향)으로 소정의 거리로 이격되어 있는 두 개의 선 Y1, Y2를 따라 다이싱됨에 따라, 도 1에 도시된 바와 같은 칩형 써미스터 1을 얻게 된다.
이렇게 제작된 개별의 칩형 써미스터의 저항치는 마더 써미스터의 다이싱에 따라 결정되기 때문에, 저항치에서의 변화가 효과적으로 저하될 수 있다. 이것은, 첫째로 외부전극 3, 4가 써미스터 소자 2의 단면 2a, 2b의 상단까지 이르도록 형성되고, 마더 써미스터 1A의 저항치가 도 3e에 도시된 바와 같은 마더 써미스터 1A의 X-방향으로의 다이싱의 정확도에 따라 결정되기 때문이다. 다이싱이 매우 정확하게 시행될 수 있으므로, 마더 써미스터 1A의 저항치는 매우 정확하게 조절될 수 있다. 둘째로, 마더 써미스터 1A가 다이싱되는 두 개의 선 Y1, Y2사이의 이격거리는 마더 써미스터 1A의 정확하게 측정된 저항치를 기초로하여 결정된다. 상술한 바와 같이, 다이싱이 매우 정확하게 수행될 수 있기 때문에, 저항치에서의 변화가 극히 작은 칩형 써미스터 1을 얻을 수 있다.
요약하면, 칩형 써미스터 1의 외부전극 3, 4가 직사각형의 써미스터 소자 2의 단면 2a, 2b의 상단 및 측면 2c, 2d까지 이르도록 형성되어, 칩형 써미스터의 저항치는 X-방향 및 Y-방향의 양방향으로 시행되는 다이싱 공정에 의해 결정된다. 따라서, 예를 들어 스크린 인쇄에 의해 형성된 전극 영역에서의 변화 등에 기인한 저항에서의 변화는 본 발명에 따라 효과적으로 저하될 수 있다.
본 발명에 따른 칩형 써미스터 1의 저항치는 써미스터 소자 2의 두께를 일정하게 유지하면서 내부전극 6의 위치를 조정함으로써 변화될 수 있다. 따라서, 동일한 크기의 써미스터 소자를 사용하여 저항치가 각기 다른 각종 칩형 써미스터를 제작하는 경우에, 칩발생에서의 변화와 저항 조정의 폴리싱(polishing)에 기인한 크랙(crack)이 저하될 수 있다.
또한, 본 발명은 써미스터 소자의 모서리의 적어도 일부를 외부전극의 일부와 함께 마모하여 상술한 바와 같이 제작된 칩형 써미스터의 저항치를 조정하는 방법에 관한 것이다.
본 발명의 시험으로, 도 1에 도시된 바와 같은 칩형 써미스터에 직경 3∼5㎜의 마모볼(abrading ball)과 칩형 써미스터의 모서리 부분을 마모시키기 위한 물을 사용하여 배럴(barrel) 폴리싱 공정을 시행하였다. 이하에서, 모서리 부분(edge portion)이라는 표현은 일반적인 직사각형 형상의 평면 써미스터 소자의 모든 모서리를 따른 이 써미스터 소자의 부분을 나타내는데 사용될 것이다. 이렇게 모서리 부분이 마모됨에 따라, 제 1 및 제 2 외부전극 3, 4의 영역이 보다 줄어들고, 이로 인해 칩형 써미스터 1의 저항치가 조정될 수 있게 된다. 다시 말해, 원하는 목적 저항치를 갖은 칩형 써미스터를 배럴 폴리싱공정에 의해 보다 용이하게 얻을 수 있게 되며, 따라서 양품률도 개선될 수 있다.
도 5는, 외부전극 23, 24 각각이 Ag-Pd층 23a 또는 24a 및 이 Ag-Pd층 상에 형성된 땜납층 23b 또는 24b로 구성되어 있고, 서로 대향하고 있는 Ag-Pd층 23a, 24a의 내부 모서리부가 노출되고, 두 개의 외부전극 23, 24 사이의 영역을 넘어서서 서로 대향하고 있는 땜납층 23b, 24b의 모서리와 접촉하기 위해서 Ag-Pd층 23a, 24a의 노출된 내부 모서리부까지 전기적인 절연층 25가 형성된다는 것을 제외하고는, 도 1을 참조하여 상술한 칩형 써미스터 1의 구성과 유사한 본 발명의 구현예에 따른 다른 칩형 써미스터 21을 도시한다. 이러한 칩형 써미스터 21은, 먼저 써미스터 소자 2 상에 Ag-Pd층 23a, 24a를 형성하고, 다음으로 유리 페이스트를 도포연소하여 절연층 25를 형성하며, 마지막으로 땜납층 23b, 24b를 형성함으로써, 제작될 수 있다. 또 다른 방법으로, 먼저 도 5에 도시된 각 Ag-Pd층 23a, 24a 상에 마스크(mask)를 사용하여 땜납층 23b, 24b를 형성하고, 그 다음에 절연층 25를 형성한다. 도 5에서, 써미스터 소자 2의 모서리 부분은 둥그렇게 도시되어 있으며, 이것은 도 4를 참조하여 상술한 저항치 조정방법에 의해 도 5의 칩형 써미스터 21의 저항치도 조정될 수 있다는 것을 나타낸다.
본 발명에서는, 외부전극이 상술한 바와 같이 Ag-Pd층 및 Au로 이루어진 땜납층으로 구성된다고 기술하였지만, 본 발명이 상술한 층구조로만 한정되는 것은 아니다. 또한, 외부전극의 재료 및 구조가 본 발명에서 상술한 재료와 구조로만 한정되는 것은 아니고, 단일 금속재료, 또는 금속재료의 또 다른 조합도 사용될 수 있다.
도 6은 써미스터 소자 2의 상면에 차례대로 세 개의 금속층 31, 32, 33이 형성되는, 외부전극의 구조가 다른 예를 도시한다. 이 금속층들은 도전성 페이스트의 연소, 스퍼터링(sputtering), 증착, 땜납 등의 통상적인 박막 형성방법을 통해서 형성될 수 있다. 각 금속층 31, 32, 33의 두께는 적당하게 변화될 수 있다. 본 발명자는, 하기 표 1에 나타낸 금속들의 6가지의 조합 중의 하나를 사용하여 외부전극의 세 개의 금속층 31, 32, 33을 형성하는 구조로, 저항치에서의 변화가 작은 도 1에서 참조부호 1로 표시된 칩형 써미스터를 얻을 수 있다는 것을 확인하였다.
조합 번호 층 31 층 32 층 33
1 NiCr NiCu Au
2 Ti Pd Au
3 Ti Pt Au
4 NiCr Ag Au
5 Ag Ni Au
6 Ag Cr Au
도 7은 써미스터 소자 2의 바닥면에 보호층 47이 형성된다는 것을 제외하고는, 상술한 칩형 써미스터 1 또는 21의 구성과 유사한 본 발명의 구현예에 따른 다른 칩형 써미스터 41을 도시한다. 바닥면 상의 보호층 47 때문에, 칩형 써미스터 41의 저항치를 조정을 마무리하는 경우에, 써미스터 소자 2의 상면 주위의 모서리 부분은 거의 둥그렇게 되어 있다.
본 발명자는, 폭 0.5㎜, 길이 1.0㎜, 두께 0.3㎜, 저항율 약 2㏀·㎝인 써미스터 소자 2를 사용하고, 칩형 써미스터의 저항치를 변화시키기 위해서 써미스터 소자 2의 상면으로부터 내부전극 6까지의 거리 D를 다양하게 변화시켜 제작한 이런 종류의 수많은 칩형 써미스터를 가지고 있다. 상기와 유사한 종류의 칩형 써미스터 41의 25℃에서의 저항치 R25및 저항편차 R3CV(3σ/x)를 하기 표 2에 나타낸다.
D(㎜) R25(㏀) R3CV(%)
0.16 30.1 3.3
0.12 22.5 3.4
0.08 17.3 3.2
하기 표 2로부터, 내부전극의 높위를 다양하게 변화시킴으로써, 저항치가 다른 각종 칩형 써미스터를 보다 용이하게 얻을 수 있으며, 저항치에서의 변화도 극히 저하된다는 확실히 알 수 있다.
이제까지 상술한 바와 같이, 본 발명의 구현예에 따른 칩형 써미스터는 다음과 같은 많은 이점이 있다.
첫 번째로, 써미스터 소자의 동일 평면 상에서 외부전극들이 서로 대향하여 형성되기 때문에, 칩형 써미스터는 인쇄된 회로기판에 용이하게 표면-실장될 수 있다.
두 번째로, 써미스터 소자의 동일 평면 상에서 외부전극들이 평평하고 평활한 영역을 가지고 있기 때문에, 칩형 써미스터의 표면-실장시에 써미스터 소자의 외부에 필릿이 형성되지 않는다. 따라서, 본 발명의 칩형 써미스터는 범프-접합법에 의해 고밀도로 표면-실장될 수 있다.
세 번째로, 써미스터 소자의 동일 평면 상에서 외부전극들이 그들 사이에 소정의 거리로 이격되어 서로 대향하여 형성되기 때문에, 먼저 마더 써미스터를 제작하고 그 다음에 이 마더 써미스터를 다이싱하여, 본 발명의 칩형 써미스터를 얻을 수 있다. 또한, 다이싱이 고정확도로 시행되기 때문에, 저항치에서의 변화율도 용이하게 저하될 수 있다.
네 번째로, 내부전극이 외부전극과 중첩하도록 외부전극이 형성된 표면에 수직한 방향으로 연장형성되기 때문에, 칩형 써미스터의 전체 저항치가 저하될 수 있고, 또한 제작된 칩형 써미스터의 저항치에서의 변화도 저하될 수 있다. 두 개의 외부전극들 사이에 절연층이 형성되면, 외부전극들 사이의 표면저항의 안정성도 향상된다. 이로 인해, 이렇게 형성된 절연층은 써미스터 소자의 반도체 세라믹을 수분입자, 먼지입자 등의 환경요인으로부터 보호하도록 작용한다.

Claims (8)

  1. 상면을 가지고 있는 써미스터 소자;
    상기 써미스터 소자의 상면에서 소정의 거리로 이격되어 서로 대향하여 형성되어 있는 한쌍의 외부전극; 및
    상기 써미스터 소자의 내부에서 상기 한쌍의 외부전극들과 중첩하도록 상기 상면에 수직하게 연장형성되어 있는 내부전극을 포함하는 것을 특징으로 하는 칩형 써미스터.
  2. 제 1항에 있어서, 상기 써미스터 소자의 상면에서 상기 한쌍의 외부전극들 사이에 배치된 전기적 절연층을 더 포함하는 것을 특징으로 하는 칩형 써미스터.
  3. 제 1항에 있어서, 상기 각 외부전극은 두층 이상의 층으로 구성되어 있고, 상기 층들 중에서 최외측층은 금으로 구성된 층임을 특징으로 하는 칩형 써미스터.
  4. 제 2항에 있어서, 상기 각 외부전극은 두층 이상의 층으로 구성되어 있고, 상기 층들 중에서 최외측층은 금으로 구성된 층임을 특징으로 하는 칩형 써미스터.
  5. 모서리가 있는 상면을 가지고 있는 써미스터 소자, 상기 써미스터 소자의 상면에서 소정의 거리로 이격되어 서로 대향하여 형성되어 있는 한쌍의 외부전극, 및 상기 써미스터 소자의 내부에서 상기 한쌍의 외부전극들과 중첩하도록 상기 상면에 수직하게 연장형성되어 있는 내부전극을 포함하고 있는 칩형 써미스터를 형성하는 단계; 및
    상기 써미스터 소자의 모서리들 중 적어도 일부를 상기 한쌍의 외부전극과 함께 마모하여, 상기 칩형 써미스터의 저항을 소정의 저항치로 조정하는 단계를 포함하는 것을 특징으로 하는 소정의 저항치를 갖은 칩형 써미스터의 제조방법.
  6. 제 5항에 있어서, 상기 써미스터 소자의 상면에서 상기 한쌍의 외부전극들 사이에 배치된 전기적 절연층을 더 포함하는 것을 특징으로 하는 제조방법.
  7. 제 5항에 있어서, 상기 각 외부전극은 두층 이상의 층으로 구성되어 있고, 상기 층들 중에서 최외측층은 금으로 구성된 층임을 특징으로 하는 제조방법.
  8. 제 6항에 있어서, 상기 각 외부전극은 두층 이상의 층으로 구성되어 있고, 상기 층들 중에서 최외측층은 금으로 구성된 층임을 특징으로 하는 제조방법.
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