JPH07505968A - Ｃｉｓｃ型からｒｉｓｃ型命令への変換のためのアライメント並びにデコーディング - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃｌ５Ｃ型カらＲＩＳＣ型命令への変換のためのアライメント並びにデコーディ ング ＩＣｌ５Ｃｔｏ　ＲＩＳＣＩｎ５ｔｒｕｃｔｉｏｎＴｒａｎｓｌａｔｉｏｎ　Ａ ｌｉｇｎｍｅｎｔ　ａｎｄ　Ｄｅｃｏｄｉｎｇ）阻連■区α弘肛 以下は同−承継人の出願に係る同時係属中の出願である。

米国出願番号０７／８０２．８１６．１９９２年１２月６日出願（代理人整理番 号５ＰＯ２４）　、発明の名称ｒ　ＲＡＭセル及び巡回冗長検査回路搭載ＲＯＭ （Ａ　ＲＯＭｗｉｔｈ　ＲＡＭ　Ｃｅ　ｌ　ｌ　ａｎｄ　Ｃｙｃｌ　ｉｃ　Ｒｅ ｄｕｎｄａｎｃｙ　ｃｈｅｃｋ　Ｃｉ　ｒｃｕｉ　ｔｌ　Ｊ　ｓ米国出願番号０ ７７８１７．８１０．１９９２年１月８日出願（代理人整理番号５ＰＯＩ５）　 、発明の名称「高性能ＲＩＳＣ梨マイクロプロセッサ・アーキテクチャ（Ｈｉｇ ｈ　Ｐｅｒｆｏｒｍａｎｃｅ　ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒＡｒｃｈ 　ｉ　ｔｅｃｔｕｒｅｌ　、米国出願番号０７／８１７．８０９．１９９２年１ 月８日出願（代理人整理番号Ｓρ０２＋）　、発明の名称「拡張可能ＲＩＳＣ型 マイクロプロセッサ１アーキテクチｗ　（Ｅｘｔｅｎｓｉｂｌｅ　ＲＩＳＣＭｉ ｃｒｏｐｒｏｃｅｓｓｏｒＡｒｃｈｉｔｅｃｔｕｒｅ）Ｊ　。

上記の出願の開示は参照することにより本明細書に組み込まれているものとする 。

発旦眩ｍ １　産】」二Ｊ打り１比 本発明は一般的にはスーパースカラ方式のＲＩＳＣ型マイクロプロセブロニ関し 、より具体的には複合命令をＲＩＳＣベースのハードウェアで実行できるように するためのＣｌ５Ｃ型からＲＩＳＣ型へのマイクロプロセッサ命令のアライメン ト・ユニットとデコード・ユニットに関スる。

２、　関Δ目支術− 可変長命令を使用する複合命令上ノド・コンビュータ（ＣＩＳＣ型コンピュータ ）は全て、命令ストリームの中で発生する各命令の長さを確定するという問題に 直面している。命令は連続するバイトからなるデータとしてメモリの中に詰め込 まれる。従って、命令のアドレスが与えられれば、第１命令の長さがわかってい る場合次の命令の開始アドレスを確定することは可能である。

従来のプロセッサでは、この長さの確定が、実際の各命令実行のような、命令ス トリームの処理における他のステージに比べて、性能に大きく影響することはな い。その結果、かなり１１１純な回路が典型的に使用されている。一方、スーパ ースカラ型の縮小命令上ノド・コノピユータ（ＲＩＳＣＩははるかに高速で命令 をプロセスできるが、複数の命令を並列で実行するためにはるかに高速でメモリ から命令が抽出されなければならない。命令がメモリから抽出される速度によっ て課せられるこの制限要因はフラビン・ボトルネック（Ｆｌｙｎｎ　Ｂｏｔｔｌ ｅｎｅｃｋｌと呼ばれる。

各命令の長さを確定し、さらにその命令を命令ストリームから引き出すタスクは 命令整列装置（ＩＡｕｌと呼ばれる機能ユニットによって実行される。このプロ 、りには命令の長さを確定するためのデコーダ・ロジックと、命令データをその デコーダ・ロジックに合わせてアライメントするためのシックが含まれなければ ならない。

インテル社（Ｉｎｔｅｌ）の８０３８６マイクロプロセソサでは、命令の第１バ イトが命令長全体に関して多くのことを暗示しており、最終の長さを知る前に追 加バイトのチェックが必要になることがある。さらに、追加バイトから他の追加 バイトを特定できることがある。従って、プロセスが本質的に／−ケン／ヤシで あるため、Ｘ８６系の命令の長さを即時に確定するのは極めて困難である。

１４８６のプログラマ・リファレンス・ガイド（ｉ４８６　Ｐｒｏｇｒａｍｍｅ ｒ’５ＲｅｆｅｒｅｎｃｅＧｕｉｄｅｌに１１２供されている情報に基づき、１ ４８６に採用されているアライメント・ユニットに関して幾つかの結論を引き出 すことができる。１４８６のＩＡＵは命令の最初の数バイトだけを見るように設 計されている。これらのバイトがその長さを十分には特定していない場合、これ らの初期バイトが抽出されさらにそのプロセスが残りのバイトに対して繰り返さ れる。このプロセスの繰り返しは毎回フル・サイクルを要する。従って、最悪の 場合、命令が完全にアライメントされるには数サイクルかかることがある。

１４８６のＩＡＵが追加サイクルを要するのはプレフィックス形や拡張型（２バ イト）の演算フードが使われている場合などである。これらの演算コードは共に １４８６のプログラムでは共通のものである。その上、複合命令はまたディスブ レースメツ！−及びイミディエト・データから成り立っていることもある。１４ ８６ではこのデータを抽出するのに追加の時間が必要になる。

Ｃｌ５Ｃ型プロセツサ命令のフォーマット例は第１図に示す通りである。この例 は可変長の１４８６ｃＩｓｃ皇命令の可能バイトを表している。命令はバイト境 界上のメモリに格納されている。命令の長さは最短で１バイト、最長はプレフィ ックスを入れて１５バイトである。命令の全長はＰｒｅｆｉｘｅｓＯｐｃｏｄｅ 、　ＭｏｄＲ／Ｍ及びＳＩＢのバイトによって確定される。

元旦Ｂ曙１要工 本発明は、Ｉｎｔｅｌ　８０ｘ８６マイクロブロセノサのような複合命令セット ・コノピユータＣＣＩ　ＳＣＩ、またはその他のＣｌ５Ｃ型プロセツサをエミユ レートするように設計されたスーパースカラ型の縮小命令セット・コンビコータ （ＲＩＳＣ）・プロセッサを有するマイクロフード、すのサブンステム並びに方 法である。

本発明におけるＣｌ５Ｃ型からＲＩＳＣ型への変換（ｔｒａｎｓｌａｔｉｏｎｌ 処理には２つの基本的なステップがある。Ｃｌ５Ｃ型命令は先ず命令ストリーム から抽出され、そして次にＲＩＳＣ型プロセッサによって処理され得るナノ命令 を生成するためにデコードされなければならない。これらのステップはそれぞれ 命令アライメント・ユニット［ＩＡＵ）と命令デコード・ユニット（ＩＤＵＩに よって実行される。

ＩＡｕは命令データ上の古い方から２３番目までのバイトを調べることによって 命令ストリームから個々のＣｌ５Ｃ型命令を抽出する働きをする。ＩＡＵは命令 ＦＩＦＯのボトム・ラインにあるバイトのいずれから始まって継続する８バイト を抽出する。各クロック・フェーズの間に、ＩＡｕは現在の命令の長さを確定し 、この情報を使って２個の／フタを制御してその現在の命令をソフトアウトする のであるが、そのストリームには次に来る続きの命令が残っている。ＩＡＵは、 その結果、サイクル当たり２命令というピーク・レートで、各クロック・フェー ズの間にアライメントされた命令を出力する。このベスト・ケースの性能の例外 については以下の項２．０と２．１で説明する。

Ｃｌ５Ｃ型命令がメモリから抽出された後、ＩＣＵがこれらのアライメントされ た命令をナノ命令と呼ばれるＲＩＳＣ型命令と同じノーケノスに変換する働きを する。ＩＤＵはアライメントされた各命令はＩＡＬＪからの出力であるとみなし て、必要なナノ命令の数やタイプ、データ・オペランドのサイズ、さらにアライ メントされた命令を完了するのにメモリ・アクセスが必要か否かなどといった様 々な要因を確定するためにその命令をデコードする。単純な命令は直接デコーダ ・Ｉ＼−ドウエアによってナノ命令に変換されるのに対し、より複雑なＣｌ５Ｃ 型命令はマイクロフード・ルーチンと呼ばれる特殊命令セットのサブルーチンに よってエミュレートされ、そのサブルーチンは次にナノ命令にデコードされる。

この情報は、２つの命令につき完全な１サイクルで収集され、その次に命令バケ ットを形成すべく一つにまとめられるが、その中には両方のソース命令に対応す るナノ命令が含まれている。このバケットは次にＲＩＳＣ型プロセッサによる実 行のため命令実行ユニ、　ｌ−（ＩＥＬＩＩに転送される。ナノ命令バケットの 実行は本発明の適用範囲外である。

本発明の前記、ならびにそれ以外の特徴並びに利点については、添付の図面に示 すように、以下の本発明の好適な実施例のより詳細な説明から明らかになるであ ろう。

ＬＨ！！ 本発明は添付の図面を参考にすることにより、より良く理解されることであろう 。

第１図は従来のＣｌ５Ｃ型命令のデータ構造フォーマットを示す。

第２図は本発明の命令ブリフェッチ・バッファのブロック図を示す。

第３図は本発明の命令アライメント・ユニットのブロック図を示す。

第４図は本発明のＩＡＵの命令抽出並びにアライメント方法を表す代表的なフロ ーチャートを示す。

第５図は第３図のブロック図並びに第４図のフローチャートに関連する簡略２４ ５７７図を示す。

第６図は本発明の５ＴＡＣ；にのプロＩり図である。

第７Ａ図は本発明の次命令検出器（ＮＩＤＩのブロック図である。

第７Ｂ図は本発明の残存次命令検出器（ＲＮＩＤＩのブロック図である。

第８図は本発明のイミディエト・データ及びディスプレースソフト検出器（ＩＤ ＤＤ）のブロック図である。

第９図は本発明のプレフィックス検出器（ｐｏ）のブロック図である。

第１０図は本発明のプレフィックス数（ＰＲＦＸ　Ｎ（］デコーダのプロ／り図 である。

第１１図は本発明のナノ命令バケットのブロック図である。

第１２図は本発明の命令デコード・ユニット（ＩＯＵ）の代表的なブロック図で ある。

第１３Ａ〜１３Ｃ，図は本発明の命令ビット・マツプを示す。

第１４図は本発明のＩＤＤＤの命令デコーダのセク／ｌＩンの一例を示すブロッ ク図である。

第１５図は第１４図に示した命令デコーダのデコーダ一式の代表的なブロック並 びにロジック図を表わす。

第１６Ａ〜１６Ｃ図は本発明のデコードＦＩＦＯの概念的なプロ・ツタ図を示す 。

第１７図は本発明のナノ命令のフィールド・フォーマツトの例を示す。

且」笈 好適な実施例の詳細な説明　７ ＋、ｏ＋ｊｌフェッチ・ユニット　８ ２．０命令アライメノト・ユニットの概略　９２．１命令アライメント・ユニッ トのブロック図　１１３０命令デコード・ユニットの概説　３２３．１　マイク ロコード・ディスバッチ・ロジック　３４３２メールボ！クス　３７ ３．３ナノ命令フオーマツト　３８ ３．４特殊命令　３９ ３．５命令デコード・ユニットのブロック図　４１４、　Ｏテコ−Ｆサレタ命令 ＰＩＦＯ５２？−、＝、　！　？−！ロ 本項で説明する基本的な概念については以下の参考文献により詳細に記述されて いる：ｒ　、Ｍｉｋｅ Ｊｏｈｎｓｏｎ著、ニューシャーシー州、イングルウッドクリフ所在のＰｒｅｎ ｔｉｃｅ−ＨｇＩ２社より１９９１年出版。「　−１Ｊｏｈｎ　Ｌ、　Ｈｅｎｎ ｅｓｓｙ他著、カリフォルニア州、サンマチオ所在のＭｏｒｇａｎＫａｕｆｍａ ｎｎＰｕｂｌｉｓｈｅｒｓ社より１９９０年出版リニア州、サンマチオ所在のＩ ｎｔｅｌ　Ｃｏｒｐｏｒａｔｉｏｎより１９９０年発行でオーダ番号はそれぞれ ２４０４８６及び２４０５５２゜これらの出版物の開示は参考することにより本 明細書に組み込まれているものとする。

１０ＩＡ　・ユニ 本発明の命令フェッチ・ユニット（ＩＦＵＩは命令メモリや、命令キャノ／二等 の中に格納された命令ストリームから命令バイトをフェッチし、さらにその命令 バイトを実行のためにデコーダ部に供給するために使用される。命令アライメン ト・ユニットによってアライメントされるべき命令は従ってＩＦＬＪから供給さ れる。第２図に示すのはそのＩＦＵ内の３個の命令ブリフェッチ・バッファ２０ ０のブロック図であり、それは主命令バッファ（ＭＢｕＦｌ　２０４．エミュレ ーシヨン命令バッファＦＥＢＵＦＩ　２０２、及び目標命令バッファ（ＴＢＵＦ Ｉ　２０６から成っている。

そのブリフェッチ命令バッファは命令キャｙンユから１２８ビ１ト（１６バイト ）の命令ストリームを単一サイクルでロードすることができる。このデータはＩ ＡＵによって使用されるべく３個のバッファのうちの１個に保持される。

通常のプログラム実行中、ＭＢＵＦ　２０２は命令バイトをＩＡＬＩに供給する ために使用される。条件付きの制御フロー（即ち、条件付き分岐命令）に遭遇す ると、ＭＢＬＪＦ２０２からの実行が続行している間、そのブランチのターゲッ ト・アドレスに対応する命令はＴＢＵＦ２０６に格納される。一度ブランチの決 定が下されると、分岐しない場合はＴＢＵＦ　２０６の廃棄、分岐する場合には ＴＢＬＪＦ　２０６のＭＢＬＪＦへの転送、のいずれかが行なわれる。いずれの 場合も、ＭＢＵＦからの実行は続行する。

ＥＢＬＩＦ　２０４の動作は多少異なる。エミュレーション・モードに入ると、 エミコレーノコン命令かもしくは例外によって、命令のフェノチングと実行がＥ ＢＵＦ２０４に転送される。（エミュレーション・モード及び例外処理について は共に以下に詳細に説明する。）プロセッサがエミュレーシヨン・モードになっ ている限り、実行はＥＢＵＦ２０４から続行する。エミュレー７１Ｉン・ルーチ ンが終わると、実行はＭＢＬＪＦ２０４に残っている命令データから続けられる 。これにより、エミニレー／１１ノ・ルーチン実行後、主命令データを再度フェ ッチする必要がな（な２・０　−　゛　・ユニ 本発明との組み合わせで命令アライメント・ユニットは、スーパースカラ型プロ セッサの卓越したサイクル当たりの命令スループットを用いることによって、普 通のケースを高速処理にするＲＩＳＣ戦略を用いる。

本発明において、「アライメントする」ζいう用語は、後でデコードするために 成る命令のバイトを命令ストリームで隣接するバイトと区別できるように位置付 けることを意味する。ＩＡｕは、現在の命令のバイト数を確定することによって 、現在の命令の終わりを次の命令の始まりと区別する。ＩＡＬＪは次に、ＩＤＵ に入れられる最下位のバイトが現在の命令の第１バイトとなるように、現在の命 令をアライメントする。バイトはいろいろ異なる順序でＩＤＬＩに供給すること もできる。

本発明のＴＡＵのサブ／ステムはあらゆるクロック・レートにおいてサイクル当 たり２命令の速度でほとんどの一般的な命令をアライメントすることができ、縮 小クロック速度でこれと同じレートでその他のほとんどの命令をアライメントす ることができる。プレフィックスを含む命令にアライメントに半サイクル余計に 必要である。イミディエト・データ及びディスプレースソフトのフィールドは並 列で抽出されるために余分な時間は不要である。

さらに、ＴＡＵのアライメント・タイムは最悪のケースで１命令当たりわずか２ ０サイクルであり、従来のＣｌ５Ｃ型プロセツサの一般的な命令の多くをアライ メントするのに要する時間より短い。命令が一つ以上のプレフィックス（アライ メントに要するサイクル合３４の半分）を有し、その命令が長さの確定に完全に １サイクルを要する七ノドからのもので、且つその命令（プレフィックスを含ま ない）の長さが８バイトより長い場合（半サイクル余計に必要だから、結果とし て合計で完全な２サイクルになる）には最悪のケースが起こる。

幾つかの構造上の特徴によってこうした性能が実現される。第一に、ＩＡＵは、 アライメント回路中のフェーズ・ラッチとマルチプレクサを交互に使用すること によりクロックのフェーズ毎に完全なアライメント操作を実行するように設計さ れている。第二に、デコード・ロジックは各命令の長さを確定するために考慮に 入れなければならないビット数に基づいてＣｌ５Ｃ型命令を２つのカテゴリーに 分ける。即ち、少数ピットで指定された長さの命令は単一フェーズ（半サイクル ）でアライメントされるのに対し、他の命令は典型的に、さらに１クロツク・サ イクルが必要である。最後に、ＩＡｕは命令ストリームから一回だけのソフトで ８バイトまでを抽出できる。これにより、長い命令（１４８６では１５バイトま で）を数少ないシフト命令でアライメントすることが可能になり、且つほとんど の命令が一回だけの／フトでアライメントできるようになる。

高速且つ正確にＣｔＳＣ型命令をデコードするために以下のタスクがＩＡＬＪに よって実行される。

プレフィックス・バイトの存在とその長さを検出する。

演算コード、ＭｏｄＲ／Ｍ及び５ＩＢ（ｓｃａｌｅ、　１ｎｄｅｘ、　ｂａｓｅ ）のバイトを分離する。

命令の長さく次の命令の記憶位置を示す）を検出する。

以下の情報を命令デコード・ユニ、　）　（ＩＤＬＪＩに送るニー　演算コード 、即ち８ビツトに任意の拡張３ビツトを足したもの。２バイトの演算では、第１ バイトは常にＯＦ　ｈｅｘだから、２番目のバイトが演算フードとして送られる 。

ＭｏｄＲ／Ｍバイト、ＳＩＢバイト、ディスプレースソフト及びイミディエト・ データ。

−プレフィックス数及びタイプに関する情報。

演算コード・バイトはその命令によって実行された演算を指定する。

ＭｏｄＲ／Ｍバイトは、命令がメモリのオペランドを参照する場合に用いられる アドレス形式を指定する。ＭｏｄＲ／Ｍバイトはまた２番目のアドレソンング・ バイト、即ち、５ＩＢ（ｓｃａｌｅ、　１ｎｄｅｘ、　ｂａｓｅｌバイトを参照 することもでき、そのＳＩＢバイトはアドレノ／フグ形式を十分に指定すること が必要とすることがある。

２１　八　−／　−ユニ　一口 ＩＡＵのブロック図は第３図に示す通りである。この図は２つの部分、即ち、メ インデータバス３０２（破線で囲んだ部分）とプレデコーダ３０４　（Ｍ線で囲 んだ部分）とに分れる。命令の７フテイングや抽出はメインデータバス３０２で 起こるのに′ｉ１シ、長さの確定やデータバスの制御はプレデコーダ３０４によ って処理される。

メインデータバス３０２は幾つかの７フタ、ラッチ及びマルチプレクサから成り 立っている。抽出／フタ３０６はバイトで構成された命令データをＩＦＵから受 け取る。ＩＦｌｏｂ−バス１１２７：ＯｌとＩＦＩｌｂ−バス（ｓｓ　：　０１ の２本のバス（概ね３０３で示した）はＩＦＵの命令データ出力を表している。

ＩＦＬＪはＩＡＵからの要求に答えてアドバンス・バッファ・リクエスト（ＡＤ ＶＢＵＦＲＥＱＩライン３０８上でこの９　令情Ｎを更新する。ＡＤＶＢＬＩＦ ＲＥＱ信号の生成については以下に説明する。現在の命令に９当する８バイトの データは抽出／フタから出力され且つバス３０７上の整列シフタ３１０に送られ る。整列／フタは合計で１６バイトの命令データを保持し且つ）Ｓ−ズ毎に８バ イトまで／フ卜することができる。／フトアウトによってプレフィックスが検出 される場合、命令からプレフィックスを切り離すために整列７フタが使用される 。整列シフタはまた、命令をより低位のバイトにアライメントし、さらにアライ メント後にその命令全体をシフトアウトするために使用される。

その８バイトはバス３０９を介してイミディエト・データ／ツク（ＩＭＭンフタ ３１２）とディスプレースソフト・／フタ（ＤＩＳＰ／フタ３＋４）にも送られ る。ＩＭＭンフタ３１２は現在の命令からイミディエト・データを抽出し、ＤＩ ＳＰ／フタ３１４はディスプレースソフト・データを抽出する。これら２個のシ フタへのデータはアライメントされた命令との同期を維持するためにΩサイクル 遅延素子３１６によって遅延させられる。

整列／フタ３１０はバス３１１上のアライメントされた次の命令を２個の整列Ｉ Ｒクラッチ１８または３２０へ出力する。これらのラッチはシステム・クロック の対向フェーズ上で動作する。それによってサイクル毎に２つの命令がラッチさ れることになる。整列−ＩＲクラッチ１８及び３２０はアライメントされた命令 を２本の出力バス３２１−ヒに出力する。そのラッチの１個が新規の値を受け取 るフェーズ期間中に、他のラッチの出力（アライメントされた現在の命令）はマ ルチプレクサｉＭＵＸ　３２２］によって選択される。ＭＵＸ　３２２はそのア ライメントされた現在の命令をアライメントされた命令バス３２３に出力する。

出力３２３は［ＡＵの一次出力である。この出力は、現在の命令の長さを確定す るためにプレデコーダ３０４によって使用され、且つ次の命令が抽出されるデー タとして整列シフタ３１０にフィードバックされる。アライメントされた現在の 命令はバス３２５、スタック３３４、さらに先のバス３３６を介して整列／フタ ３１０にフィードバックされる。バス３３６はアライメントされた現在の命令に 関する情報をΩサイクル・データ遅延３１６にも送る。

ＩＭＭ／フタ３１２とＤＩＳＰ／フタ３１４はそれぞれイミディエト・データと ディスプレースソフト・データをシフトすることができる。何故ならば、それら は／フトするのに合計１６バイトが必要だがらである。Ωサイクル・データ遅延 ３１６は／フタへの命令バイトを１本のバス上に出力する。ＩＭＭ／フタ３１２ は現在の命令にχｊ応するイミディエト・データをイミディエト・データバス３ ４０上に出力する。ＤＩＳＰ／フタ３１４は現在の命令に対応するディスプレー スソフト・データをディスプレースソフト・データバス３４２上に出力する。

プレデコーダ３０４は、次命令検出器［ＮＩＤ）　３２４、イミディエト・デー タ及びディスプレースソフト検出器（ＩＤＤＤ）　３２６、及びプレフィックス 検出器ＣＰＤＩ　３２８の３つのデコーダ・ブロックから成り立っている。ＮＩ ＤとＰＤは整列／フタ及び抽出／フタを制御し、ＩＤＤＤ旧ＭＭ／フタ３１２と ＤＩＳＰ／フタ３１４を制御する。

ＰＤ　３２８は１つの命令中のプレフィックスの存在を検出するように設工１さ れている。ＰＤ３２Ｂは存在するプレフィックス数を確定し、且つ次の半サイク ルで命令ストリームからプレフィックスを抽出するために、ライン３３１、ＭＵ Ｘ３３０、及びライン３３３を介して整列／フタ３１０とカウンタシフタ３０８ に／フト制御信号を供給する。さらに、ＰＤ　３２８はプレフィックス自体をデ コードしてこのプレフィックス情報をＩＤＬＪへの出力ライン３２９上に供給す る。

ρＤ３２８の基本アーキテクチャは４個の同一の検出装置（プレフィックスを４ つまで検出するため）と、プレフィックス自体をデコードするための第２ブロツ クのロノノクとで構成されている。Ｃｌ５Ｃ型フオーマツトはプレフィックス発 生の順序を定義するが、本発明では初めの４バイト位置のそれぞれにおける全て のプレフィックスの（ｊ在を検査する。さらに、デコーダの減速要求を利用すべ く、プレフィックスの存在を検出する機能とプレフィックスをデコードする機能 は別々になっている。ＰＤ　３２８のアーキテクチャについては以下にさらに詳 細に述べる。

ＩＤＤＤ　３２６は各命令からイミディエト・データとディスプレースソフト・ データを抽出するように設計されている。ＩＤＤＤはそれらの存在に係わりなく 常にこの２つのフィールドの抽出を試みる。ＩＤＤＤ　３２６はＩＭＭ／フタ３ １２とＤＩＳ／フタ３１４を１χＩのライン３４４と３４６上でそれぞれ制御す る。ＩＤｕはアライメントされた命令をプロセスするのに半サイクルを要するが 、イミディエト・データ及びディスプレースソフト・データには無用のものであ る。従って、イミディエト・データ及びディスプレースメ／ト・データは、ＩＤ ＤＤ３２６がノット量の計算にもっと時間をかけられるようにするために、Ωサ イクル・データ遅延３１６によって遅延させられる。何故ならば、同じフェーズ でデコードと／フトを実行するＮＩＤ　３２４と異なり、／フトはその次にくる フェーズで起こるからである。

ＮＩＤ３２４はプレデコーダの心臓部である。一度プレフィノクスが取り除かれ ると、ＮＩＤ３２４は各命令の長さを確定する。ＮＩＤ３２４は制御ライン　３ ２５、ＭＵＸ３３０、さらにライン３３３を介して整列／フタ３１０とカウンタ ／フタ３０８を制御する。ＮＩＤは２つのサブプロ、り、サブセット次命令検出 器＋５ＮＩＤ７０２１と、さらに残存次命令検出器（ＲＮＩＤ　７０４１とから 成り立っており、ＲＮＩＤ　７０４については第７Ａ・７８図との関連において 説明する。

その名が示すように、５ＮＩＤ７０２はＣｌ５Ｃ型命令セ、トのサブセットの長 さを確定する。サブセット内の命令は５ＮＩＤによってサイクル当たり２命令の 割合でアライメントされる。

ＲＮＩＤ　７０４は残る全ての命令の長さを確定し、さらにあと半サイクルを必 要とし、それによってデコード時間合計は完全な１サイクルになる。サブセット に命令が入っているかどうかの確定は５ＮＩＤによってなされ、さらにこの信号 は５ＮＩＤかＲＮＩＤかいずれかの出力を選択するためにＮＩＤ内で使用される 。

新規の命令がアライメントされている場合、初めはサブセットの中に存在してい ると仮定され、それによって５ＮＩＤの出方が選択される。５ＮＩＤがその命令 はＲＮＩＤによって処理されるべきものであると（この同じ半サイクル中に）判 定した場合、信号がアサートされ、ＩＡｕが現在の命令をループし、それをさら に半サイクルの間保持する。この２番目の半サイクルの間に、ＲＮＩＤの出力が 選択され、且つ命令が適正にアライメントされる。

ＮＩＤのこのアーキテクチャには幾つかの利点がある。その一つは先に既に述べ たが、サイクル時間が十分に長ければ、５ＮＩＤ　−ＲＮＩＤ間の選択が１回の 半サイクルの間に実行でき、それによって全ての命令が単一フェーズ（プレフィ ックスや８バイトより長い命令を抽出する時間は含まない）内にアライメントさ れるようになることである。これにより、ハードウェアを追加せずに低サイクル ・レートでサイクル当たりの性能を向上させることができる。

第２の利点は、選択信号をアライメント取消（３号として使用できることである 。何故ならば、選択信号はＩＡＬＩが５ＮＩＤ／フト出力を無視し、そして、さ らに半サイクルの間現在の命令を保持するからである。特定命令の組み合わせま たは長さを予測し、続いてその予測が正しくなければ取消信号を生成するように ５ＮＩＤを設計することができる。例えば、この方法は一回の半サイクルで複数 の命令をアライメントするために使用することができ、これによって性能がさら に向上する。

ＩＡＵもカウンタ／フタ３３２から成り立っている。カウンタ／フタ３３２はラ イ／３３５を介して抽出／フタ３０６の／フトｍを確定し、さらにＡＤＶＢＵＦ ＲＥＱライノ３０８を用いてＩＦＵに追加のＣｌ５Ｃ型命令バイトを要求するた めに使用される。

カウンタ／フタ３３２の機能については次のＩＡＬＩの動作フローチャートとタ イミング図の例を検討することにより良く理解されるであろう。

第４図は本発明のＩＡＬＩによって実行される命令バイト抽出とアライメントの 概略フローチャートである。ステップ４０２に示すように、新規のデータがＩＦ ＬＪのＭＢｕＦ２０４　（ＢＵＣＫＥＴ　＃Ｏと呼ばれる）の最低ライン２０５ に入力されると、抽出／フタ３０６は第１命令から始まる８バイトを抽出する。

ステップ４０４に示すように、その８命令バイトは整列／フタ３１０をバイパス して整列−ＩＲクラッチ１８及び３２０に渡される。ステップ４０６に示すよう に、ＩＡｔＪは次に整列−ＩＲラッチ中にアライメントされた命令を保持しなが ら次のクロック・フェーズがくるのを待つ。

次のクロック・フェーズの間に、ＩＡＵはＩＤＬＩ、　５ＴＡＣＫ　３３４、Ｉ ＤＤＤ３２６、ＮＩＤ３２４、ＰＤ　３２８及びΩサイクル・データ遅延３１６ にアライメントされた命令を出力する。イミディエト・データとディスプレース ソフトに関する情報は次にバス３４０と３４２上のそれぞれのＩＣＵへ出力され る。このデータは、もし存在していたら、その前のフェーズでアライメントされ た命令に対応する。これらのオベレー／ｇノは概ね第４図のステップ４０８に示 す通りである。

プレフィックスが存在しているかを確定するために、次にＩＡＵによって条件文 ４０９が入力される。この確定はＰＤ（プレフィックスデコーダ）３２８によっ て行なわれる。条件文４０９を出る矢印ｒＹｅｓｊで示すように、ＰＤによって １つ以上のプレフィックスが検出されれば、そのプロセスはステップ４１０へと 進み、そこてＩＡＵはＭＩＪＸ　３３０でＰＤの出力を選択する。ステップ４１ ２に示すように、そのデコードされたプレフィックス情報は次に対応するアライ メントされた命令とともに次のフェーズてＩＤＵに送られるべくラッチされる。

条件文４０９を出る矢印１Ｎ０１で示すように、プレフィックス命令バイトが検 出されなければ、ステ、ブ４１４に示すようにＭＵＸ　３３０でＮＩＤ　３２４ の出力が選択される。

一度ステップ４１２または４１４が完了すれば、ブロック４１６に示すように、 抽出／フタ３０６を制御して、整列／フタ３１０とΩサイクル・データ遅延３１ ６に次の８バイトの命令データを供給するためにカウンタ／フタ３３２の現在の 出力が使用される。次に、ＩＡｕはＭＩＪＸ３３０の出力をソフトーＡと呼ばれ る変数として用いる。この変数は整列／フタ３１０を制御して次の命令をアライ メントするために用いられる。／フトーＡは、次のフェーズの間に用いるシフト 量を計算するために、現在の抽出／フタの／フトｆｆｉ　（ＢＵＦ−カウントと 呼ばれる）にも加えられる。この加算は、ステップ４０８に示すように、カウン タ／フタ３０８において行なわれる。

ＩＡＵによって行なわれる次の操作のステップは、ステップ４２０に示すように 、整列−ＩＲラッチ内の整列シフタの出力をラッチすることである。ステップ４ ２２に示すように、ＩＤＤＤ３２６内のイミディエト・データとディスプレース ソフト・データの位置が計算され、さらにこのシフト量がΩサイクルだけ遅延さ せられる。次に、ステップ４２４に示すように、ＩＡｕはその前の半サイクルの 間に計算されたノット量を用い、現在ＩＭＭンフタ３２２とＤＩＳＰ／フタ３１ ４に入力中のデータをシフトする。最後に、このプロセスをステップ１１０６か ら始めて繰り返して行ない、次のクロック・フェーズを待つ。４０８から４２４ までのステップが命令ストリーム中に残存する命令バイトに対して繰り返される 。

第５図に示すのは第３図のＩＡＵに関連するタイミング図である。第５図の上部 に２つの命令パケットが表示されている。バケット−＃０及びバケット−＃１と ラベルの付いたこれら２つの命令バケットはそれぞれ第３図に示したＩＦＵ　（ 図示していない命令メモリから）によってＩＡｕに供給される１６命令バイトか ら成り立っている。命令のアライメントはいつもバケット−＃０の右（即ち、一 番下のバケット）から行なわれる。本実施例においては、バケット−＃０及びバ ケット−＃１がＩＦＵのＭ８ＵＦ　２０４の一番下の２つのバケットである。他 の配列も可能である。

本実施例において、ＩＡＵに送られた最初の３命令はＯＰＯ，ＯＰＩ、ＯＲ３で 、長さはそれぞれ５バイト、３バイト、１１バイトである。命令ＯＰ２の最初の ８バイトだけがバケット−＃１に収まることに注意すること。残る３バイトはバ ケット−＃１の始まりにラップされる。この実施例を簡素化するために、これら の３命令にはプレフィックス・バイトがないものと仮定する。プレフィックスが 検出されれば、１命令のアライメントのために１フエーズの追加が必要になる。

命令はバケットのどの位置からでも開始できる。命令は一番下のパケットのいず れかの位置から始まって一度に８バイトまで抽出される。ＩＡｕは本実施例にお けるＯＲ３のような、２番目のバケットに入り込んでいる命令に対処するため、 ２つのバケットを調べる。

このタイミング図におけるトレース「１」は２つのシステム・クロックの一つ、 ＣＬＫＯである。本実施例において、この／ステム・クロックは半サイクルが６ ナノ秒になっている。別の／ステム・クロックＣ，ＬＫＩと対比して逆のフェー ズをａするＣＬＫＯはＴＯで上がりＴｏで下がる。その場合、ＴＯはＣＬに１の 立ち上がりエツジであり、ＴＯがＣＬにＯの立ち上がり二ノシである。説明をわ かりやすくするために第５図において主な３つのクロック・フェーズには−Ｌ　 ｊ、ｊのラベルを付けである。

このタイミング図におけるトレースのｒ２Ｊと「３」は入力バスＩＦＩＩＢとＩ 　Ｆ　Ｉ　ＯＢ−１＝の命令データを表している。５０２に示すように、新規の バケット−＃０はコが始まるところのＩＦＩＯＢ上で使用可能になる。少し後に 、ＯＰＯ（Ｂ１０　、７−０）で始まる最初の８バイトが５０４のところで抽出 シフタ３０６によって抽出される。

バケット−＃０バイト７−０は有効であることが示されている。抽出７フタのタ イミングはトレース「４」に示す通りである。

命令ストリームのＣｌ５Ｃ梨からＲＩＳＣ型へのデコーディングが始まると、カ ウンタ／フタ３３２はバケｙト、−＃Ｏから最初の８バイトを抽出するために抽 出／フタ３０６を制御する。カウンタ／フタは命令のアライメントの進行につれ てバケットからさらにバイトをシフトし且つ抽出するように抽出／フタに信号を 送る。バケット−＃０から命令バイトが空になると、パケノトノ１の内容がバケ ット−＃０の中にシフトされ、バケｙト−ｎは命令ストリームから補充される。

最初の８バイト抽出後、抽出シフタは、命令長、プレフィックス長並びに先のシ フトの情報に基づいて、ライン３３５上のカラ／り／フタの制御のもとバイトを 抽出してソフトする。

しかしながら、本実施例では、カウンタ／フタは第１命令をアライメントすべく ゼロにシフトするように抽出／フタに信号を送る。よって、抽出シフタは第１命 令の最初の８バイトを整列／フタ３１０にシフトアウトする。整列シフタの信号 のタイミングはタイミング図のトレース「５」に示す通りである。これらの８バ イトは参照番号５０６で示した−１の時間帯の間整列ンフタで有効になる。

バケット−＃Ｏの最初の８バイトは整列シフタをバイパスして２個の整列−ＩＲ クラッチ１８または３２０（第３図のトレース「６」と「７」に示すように）の 中に格納される。クロック信号ＣＬに０とＣＬに１のタイミングに基づいて、こ れらの整列ＩＲラッチは交互に命令バイトを受け取る。整列−ＩＲＯ３１８はク ロック信号ＣＬＫＯのラッチで、即ちクロック信号ＣＬＫＯがハイの時ラッチさ れる。整列−ＩＲＩ３２０はクロック信号ＣＬＫＩのラッチで、クロック信号Ｃ ＬＫＯがハイの時ラッチする。−１の終わり寄りの参照番号５０８で示すように 、最初の８バイトは第１クロツク信号０ＬＫＯのフェーズ終了前に整列−ＩＲＱ にて有効になる。

ＭＵＸ　３２２はその前のフェーズでラッチを実行したラッチを選択する。本実 施例では、従って、ＭＵＸ３２２が２番目の完全フェーズ、−２の間にＯＰＯの 最初の８バイトを出力する。

その次に、ｏＰＯの最初の８バイトはＮＩＤ　３２４とスタック３３４に流れる 。ＮＩＤ３２４は、第１命令が５バイト長であることを検出してこの情報をライ ／３２５、ＭＵＸ３３０、さらにライフ３３３経由で整列／フタ及びカウンタ／ フタに送り返す。上述したように、同時にＭ？７１の８バイトはスタックを通っ て流れ、整列７フタにフィードバックされる。その結果、整列／フタは命令バイ トを抽出／フタからと、そして間接的に自分自身から受け取ることになる。これ はサイクル毎に最大８バイトをソフトするためには整列／フタには１６バイトの 入力が必要だからである。整列／フタがＸバイトを右にシフトすると、最下位の Ｘバイトを廃棄して次の８バイトのデータをう、チの３１８と３２０に渡す。こ の場合、スタック３３４は整列／フタ３１０にバイト０〜７を供給する。

整列／フタを取り囲むバイパス３３６は抽出／フタが命令ストリームから第１命 令を抽出する初期のケースで使われる。プレフィックス・バイトを除いて、第１ 命令かアライメントされるため、整列／フタが初期のケースでソフトを行なう必 要はない。

タイミング図の−２の期間中、抽出／フタはバケット−＃０のバイト１５〜８の 計・イトをソフトアウトする。第５図の５１０を参照。これらのバイトは整列シ フタに送られるが、その整列／フタは今や合計で１６の処理対象の続きバイトを 有している。整列／フタは抽出／フタの出力並びに−２期間中のラッチ３１８と ３２０の有効出力を調べる。

−２の終わり近くで、整列／フタはＮＩＤからの信号に基づき、パケット＃０の バイト１２〜５を出力にシフトする。そのＮＩＤからの信号は整列／フタに５バ イト右にソフトするように指示するものである。それによって命令ＯＰＯに対応 する最下位の５バイトが廃棄される。タイミング図のトレース「８」のソフト− ５−バイト信号５１２を参照。残る命令データの８バイト、即ちバイト１２〜５ はその後整列／フタを通って流れる。バイト５は次の命令ＯＰＩの第１バイトで あることに注意すること。

カウンタ／フタ３３２は次に抽出／フタ３０６の８バイトをシフトする。何故な らば、最初の８バイトは今や整列−ＩＲクラッチら入手でき、よって次のバイト が必要だからである。フェーズ３が始まると、カウンタ／フタは先のフェーズで 整列／フタ３１０によってソフトアウトされたバイト数だけソフト量を増やすよ うに抽出／フタに信号を送る。従ってカウンタ／フタは先の抽出／フタの７７１ ｍを格納し、さらにこの値に整列シフタのソフト量を加算するためのロジックが ら成り立っていなければならない。

整列／フタ用に新規の値がでてくる毎に、カウンタ／フタはその量を旧シフト量 に加算する。本実施例においては、−２の期間中カウンタ／フタは８バイトをシ フトしたことになる。従って、−３の期間中、カウンタ／フタは抽出シックに８ ＋５または１３バイトをソフトするように指示しなければならない。抽出シック によるバイト出力はバイト２０〜１３である。整列−ＩＲクラッチ−３の期間中 バイト１２−５を出力し、よってバイト２０〜５が整列／フタで使用可能になる ことに注意のこと。

−３の期間中、抽出シフタはバイト２０〜１３を出力する。しかしながら、パケ ット−＃０はバイト１５〜０しか含有していないため、バイト２０〜１６はバケ ット−＃１から取ってこなければならない。タイミング図の５１４に示すように 、バケ・ノド−＃１は−３の始まりで有効になる。５１６に示すように、抽出シ フタは続いてパケット−＃１のバイト４〜Ｏをソフトし、さらにバケット−＃Ｏ のバイト１５〜１３をシフトする。この時点でパケット−ｓ＋が有効でなければ 、ＩＡＩＪは有効になるまで待たなければならない。

上記のごとく、ソフト−５−バイト信号が−２の期間中ＮＩＤによって生成され た。５１８に示すように、この信号に従い、パケット−ｎｏのバイト１２〜５は 整列／フタによってシフトアウトされ、さらに５２０に示すように、その後まも なく整列ＪＲＩの中にラッチされる。

バイト１２〜５は−３の始まりにＭＵＸ３２２によってスタック３３４とＮＩＤ ３２４に送られる。スタックは３３６に示すようにバイト１２−５を整列シフタ にフィードバックし、さらに５２２のトレース「９」に示すように、ＮＩＤはＯ Ｐｌの長さが３バイトであると確定して、−３の期間中の後半に／スト−３−バ イト信号を出力する。

整列／フタは３バイトｆ１５−８１をシフトし、さらにこの量がカランタンフタ に加算される。

」−述のプロセスがさらに繰り返される。一つの命令がバヶｙ）−＃Ｑを越える （即ち、バケ、ト−ｎｏが全部使われている）と、バケット−＃１がバヶノトノ ０になり、そして新規のバヶｙ）、ｊ＋Ｉがその後有効になる。

タイミング図のトレース「１ｏ」は命令ストリームからのバイト抽出のタイミン グを示している。Ｂｕｆ−カウ／ト＃０ブロックは格納された抽出／フト量を表 している。フＪ−ズ毎にアライメントされたソフト量がＢｕｆ−カウント＃０に 加算され、その結果が次のフェーズで抽出／フトｍになる（カラ／ターシフトと ラベルのついたブロックを参照）。

タイミング図のトレース「１１」は命令アライメントのタイミングを示す。

ＩＲツノチー＃０とＩＲツノチー＃１のラベルのついたブロックは対応する整列 −ＩＲラッチ内の命令が有効になる期間を表す。ＭｔＪＸｌのラベルが付いた小 さなブロックはＭＬＩＸ　３２２がその佇効アライソフト・ラッチを選択し始め る時を表している。

ＭＵＸ　２のラベルが付いた小さなブロックはＭＵＸ　３３０がＮ＋０３２４が 確定した／フト徹を選択し始める時を表す。最後に、整列−／フトのラベルが付 いたブロックは整列／フタが命令を出方し始める時を表している。

プレフィックスは命令が７ライメントされるのと同じ技法を使って抽出され７１ 　ｆ）＜、ＭＵＸ　３３０ｉ１ＮＩＤ　３２４１７）出力”Ｃ’ｌｉなく　ＰＤ 　３２８７７）出力を選ぶ。

スタック３３４の一部分のブロック図は第６図に示す通りである。このスタック は並列に配置された、６４個の１ビツト・スタックから成り立っている。１ビツ ト・スタノ′り６００はそれぞれ２個のう、チロ０２及び６０４、さらに３人力 のＭＬＩＸ６０６とから成っている。アライメントされた命令はラッチ並びにＩ Ｎのラベルが付いたバスら０７上のＭＵＸへ人力される。この２個のう、チのロ ーディングはいずれかのクロック・フェーズで個別に行なわれる。さらに、ＭＵ Ｘ　６０６はいずれのラッチの出力を選択するが、またはＩＮデータをバイパス して直接ＯＵＴのラベルが付いた出力６１０に送るがするために３本のＭｕＸ制 御ライン６０８を有している。

ＩＡＵは定期的に別々の命令ストリームに転送することができる。スタックによ ってＩＡＵがＭＵＸ　３２２がらの８バイトの命令データ・セット２組を格納で きるようになる。この特徴は一般的にＣｌ５Ｃ型命令エミユレー勾ンで使われる ものである。ＩＡｕが複雑なＣｌ５Ｃ型命令のエミュレーション用のマイクロコ ード・ルーチノを処理するために分岐しなければならない時、ｃｒｓｃ型命令の エミュレーンヨノが文子すればＩＡＵの状朝が格納され、再開始される。

Ωサイクル・データ遅延３１６はイミディエト・データとディスプレースノット の情報を遅らせるために使用される。同じ半サイクル期間中に命令長とシフトを 確定するのではなく、／フタの前にＩＡＬＩに遅延を入れることによって次のフ ェーズでノットを行なうためにイミディエト・データとディスプレースノット・ ロジックが送られる。これらの動作がそのサイクルに渡って広げられるがら、タ イミング要件をそのロジックに合せるのが容易になる。ＩＣＣＤブロック３２６ は［ＭＭノフフタ１２とＤＩＳＰンフタ３１４を制御して命令がらイミディエト ・データ並びにディスプレースメ／ト・データを抽出する。例えば、最初の３バ イトの命令が演算フードでそれに４バイトのディスプレースノット並びに４バイ トのイミディエト・データが続いていれば、シフタは適切なバイトをシフトアウ トすることができるようになる。

／フタの３１２ど３１４は、実際のデータ・サイズが８．１６、或いは３２ビツ トであろうが関係なく常に３２ビツトを出力し、それには３２ビツト出カの低位 ビットの順に適正アライメントされたイミディエト・データ及びディスプレース ノット・データが含まれている。ｌＤｕはそのイミディエト・データ及びディス プレースメ／ト・データが有効であるか確定し、もし有効ならば、どれだけ有効 データがあるかを確定する。

プレフィックス、イミディエト・データ、ディスプレースノット・データの長さ の確定並びに命令の実際の長さの確定はアライメントされ、さらにデコードされ ている実際の（、ＩＳＯ！！！’命令セットの機能の一つである。当業者はＣｌ ５Ｃ型命令七ノド自体、メーカーのユーザ・マニュアル、もしくはその他一般的 な参考資料を調査することによってこうした情報を得ることができる。当業者は これをどのように行なうか、また上述のＩＡＵサブ／ステムを実現するために情 報をランダム・ロジ／りにどのように転換するか、以下に述べるＩＣＵサブ７ス テムをどのように実現するか、さらにデータの流れ（月ｏｗｌを制御するために 使われる制御ロジック並びに制御信号をどのように生成するかについて容易に理 解するだろう。

さらに、一度そうしたランダム・ロジックが生成されたら、市販のエンジニアリ ング・ノットウェア・アプリケ−／ＩＩン（例えば、カリフォルニア州すンノセ 市所在のＣａｄｅｎｃｅＤｅｓｉｇｎＳｙｓｔｅｍｓ社製のＶｅｒ百〇Ｑ）を使 ってロジックを検証することができるし、そうしたアプリケーンコンは制御信号 や関連するランダム・ロジックのタイミングや生成を定義するのに役に立つ。ゲ ートやセルのレイアウトを生成して、そうした機能ブロックや制御ロジックの実 現を最適化するために（也の市販のエンジニアリング・ノットウェア・アプリケ −ＩＮンを用いることができる。

１４８６の命令セットは、一つの命令の中で一緒に使われるとき順序が定義され ている１１個のプレフィックスをサポートしている。そのフォーマットはプレフ ィックスを単一命令に４個まで含めるように定義する。従って、本発明のプレフ ィックス検出器３２８は同一のプレフィックス検出回路４個を備えている。各々 の回路がその１１個のプレフィックス・コードのどれかを探索する。プレフィッ クス検出器に渡される最初の４バイトが評価され、さらに存在するプレフィック ス数の合計を確定するために４個のプレフィックス検出回路の出力が一つにまと められる。その結果はＭＬＩＸ　３３０に渡される／フト量として使用される。

ＮＩＤのブロック図を第７図に示す。ＮＩＤについての以下の説明は１４８６命 令のアライメント特有のものである。他のＣｌ５Ｃ型命令のアライメントは異な るＮＩＤアー手テタテクチャいるのが適切である。以下に述べる技法は従って当 業者にとって一つのガイドとはなるが、それによって本発明の適用範囲を限定す るものと考えられるべきではない。

一つの命令の長さを確定するには４バイトだけあればよい。（上記のごとく、そ の４バイトは２つの演算コードバイトと、１つの任意のＭｏｄＲ／Ｍバイト並び に１つのＳＩＲバイトから成り立っている。）第７Ａ図に示すのはＭＵＸ　３２ ２から受け取った命令の最初の４バイトを表す４バイト（３２ビツト）・バス７ ０１である。その最初の２バイトはバス７０３上のＳＮｒ［）７０２に送られる 。５ＮＩＤは、定義上、その最初の２バイトに基づいて識別される命令の最初の サブセットの長さを確定する。５ＮＩＤは半サイクルで命令のこのサブセットの 長さを確定できる。サブセット命令の長さはバス７０５上の５ＮＩＤによって出 力される。バスの幅は５ＮＩＤによって検出された命令バイトの最大数に相当す る。５ＮＩＤはまたＭｏｄＲ／Ｍバイトがその命令の中にあるかどうかを知らせ るために１ビツトのＭＯＤ検出　（ＭＯＤ−ＤＥＴＩ出カライン７０７を有して いる。さらに、５ＮＩＤは命令がサブセット形式でない制御ロジ・ツクを合図す るために１ビツトのＮＩＤ−待ちライン７０９を有している（即ち、代わりにＲ ＮＩＤの出力を用いる）。

従ってｆＡＬＩは、ＮＩＤ−待ちが真の場合、命令をデコードするためにＲＮＩ Ｄを半サイクル待たなければならない。

５ＮＩＤによってデコードされた命令のサブセットは最低１．２及び３人力のゲ ート（否定論理積、否定論理和及びインペンタ）を使って半サイクルでデコニド することができるＣｌ５Ｃ型命令であり、そのゲート遅延は２５６命令の１６ｘ １６のカルノー図に基づいて最大で５である。はとんどが１バイトの演算コード 命令を含むカルノー図のブロックはこのようにして実現できる。残りの命令はゲ ート遅延がもっと長いロジック・アレイを使ってＲＮＩＤによってデコードされ る。

ＲＮＩＤ　７０４はバス７０１上の最初の４バイトを受け取る。ＲＮＩＤはデコ ードするのに１フ工−ズ以上を要する残りの命令の長さを確定するためにデコー ドを実行する。ＲＮＩＤは５ＮＩＤの出力に類似した出力を有する。

ＲＮＩＤは命令長を検出してその結果をバス７１１上に出力する。１ビツトのオ ーバー８出カフ１２はその命令は長さが８バイト以上であることを示している。

ＲＮＩＤはまた、命令にＭｏｄＲ／Ｍバイトを含んでいるかどうかを示す１ビツ トのＭＯＤ　ＣＥＴ出カフ１４をイｆする。

５ＮＩＤまたはＲＮＩＤかのどぢらかによってデコードされた長さはＭＵＸ７０ ６によって選択される。現在の命令のための選択−デコーダ［５ＥＬＤＥＣＩＲ ）と呼ばれる、ＭＵＸ　７０６用の制御ライン７０８は１から１１バイトである 実際の長さを測定するためにＭＬＩＸ　７０６を２個のデフーダ間で切り替える 。例えば、１１バイト長の命令は、ＲＮＩＤがオーバ−８信号と３をバス７１１ 上に出力するようにする。その命令１（ｌｎｌはバス７１６」二のＭＵＸ　３３ ０に送られ、整列／フタ３１０とカウンタ／フタ３３２によって使用される。ト ップのＭＬＪＸ７０６によって出力された８ビツトは整列／フタ及びカウンタ／ フタ用の／フト制御（イネーブル）として使われる。

ＭｏｄＲ／Ｍバイトも同様に選択される。５ＥＬＤＥＣＩＲ信号７０８は適切な ＭＯＤライ／を選んで、ＭｏｄＲ／Ｍバイトが存在しているか否かを示すために 第２ＭＵＸ７１０を制御する。ＭＯＤライライカフ１８はＩＤＤＤによって使用 される。

５ＥＬＤＥＣＩＲ信号７０８はＮＩＤ−待ち信号７０９に基づいて生成される。

５ＮＩＤの出力は、その結果が完全なものであるから、第１クロツク・フェーズ 期間中に選択される。ＮＩＤ−侍ち信号７０９がその命令がデコードされていな いことを示している場合、ＭＵＸ７０６と７１０はＲＮＩＤの出力相１を選択す るために切り替えられ、その次のクロック・フェーズの始まりで使用可能になる 。

ＲＮＩＤ　７０４は基本的に２個のｆｆｌｉ列デコーダを備えており、その１個 は命令を１バイトの演算フードがあるかのようにデコードし、もう１個は２バイ トの演算コードがあるかのようにデコードする。エスケープ検出　（ＥＳＣ−Ｄ ＥＴＩ入力信号は演算コードの長さが１バイトか２バイトかを示す。例えば、＋ ４８６の命令セットでは、全２バイトの演算コード（エスケープバイトと呼ばれ る）の第１バイトはその命令が２バイトの演算コードを有することを示す値ＯＦ 　ｈｅｘを有している。

ＲＮＩＤはＥＳＣＤＥＴ信号に基づいて有効命令長を出力する。この信号は第１ 演算フードがエスケープ（ＯＦｈｅｘｉであることを示し、それは即ち２バイト の演算コードであることを示しており、それによって第２バイト・デコーダをイ ネーブルにする。ＥＳＩ、ＤＥＴ信号を生成するためのロジックのデコーディン グについては当業者には明らかなはずである。

ＲＮＩＤのブロック図は第７Ｂ図に示す通りである。ＲＮＩＤは、第１演算コー ドバイトをデコードするＲＮＩＤ　ＩＯＰデコーダ７５２、第２演算コードバイ トをデコードするＲＮＩＤｊＯＰデコーダ７５４、存在する演算バイト数によっ て確定された２ケ所の位置のいずれかにＭｏｄＲ／Ｍバイトをデコードする２個 の同一のＲＮＩＤ−ＭＯＤデコーダ７５６と７５８、及びＲＮＩＤ　ＳＵＭ加算 器７６０とを備えている。４個のＲＮＩＤデコーダ７５２〜７５８）出力に基づ イテ、ＲＮＩＤ　ＳＵＭ加算器７６ｏはバス７６２上に命令の全長を出力する。

ＲＮＩＤ　ＳＬＪＭ加算器７６０は、命令の長さが８バイト以上であるかどうか を示すために、０ＶＥＲ８とラベルが付いた別の出力ライン７６４を有している 。

命令の第１演算コードのバイト及びＭｏｄＲ／Ｍバイトの３ビツト（拡張ビット と呼ばれるビットｊ５＋３］）はバス７６６上のＲＮＩＤ　ｌ０Ｐ７５２へ入力 される。データーＳｚと呼ばれるＲＮＩＤＪＯＰへのさらに別の入力ライン７６ ８は命令のオペランド・サイズが１６ビ／トか３２ビツトかを示す。データ・サ イズは使用されるメモリ保護構成と、さらに、デフォルトのデータ・サイズを無 効にするプレフィックスが存在しているか否かに基づいて確定される。ＲＮ　Ｉ 　Ｄ、、−１０Ｐは、命令が１バイトの演算コードを有していると仮定し、さら にその情報と拡張３ビツトに基づいて命令の長さを確定しようとする。

ＲＮＩＤ−ＭＯＤデコーダ７５４はバス７７０上のＭｏｄＲ／Ｍバイトの命令入 ツノをデコードする。ＲＮＩＤ　ＭＯＤデコーグはアドレス・サイズが１６ビ、 トか３２ビ、トかを示１−ＡＤＤ　ＳＺのラベルが付いた別の入カバスフ７２を 有している。アドレス・サイズはデータ・サイズとは無関係である。

ＥＳＣＤＥＴ信号７７４はブロック７６０へも入力される。例えば、ＥＳＣ−Ｄ ＥＴ信号がロジックのＨＩＧＨであれば、ＲＮＩＤ−３ＵＭブロックは演算コー ドが実際に第２バイトになっていることを知る。

ＲＮＩＤｊＯＰデコータ７５４は演算フードが２バイトであると仮定し、それゆ え演算コードの第２バイト（バス７７６参超）をデコードする。ＲＮＩＤ　２０ Ｐデコーダはデータ・サイズを認識する人カフ６８も有している。

デコーダ自体は演算コードの長さ、即ち１バイトなのか２バイトなのかを知らな いし、ＨつＭｏｄＲ／Ｍバイトは必ずｂ１算コードの後に続くから、ここでも２ バイトであるど仮定して２バイトの演算コードに続くバイト（バス７７８参超） をデコードするために第２ＲＮ］Ｄ　ＭＯＤデコーダ７５８が使用される。２個 のＲＮＩＤ　ＭＯＤデコーダは同一であるが、命令ストリーム中の異なるバイト をデコードする。

さらにまた、ＥＳＣＪＥＴ信号７７４に基づいて、ＲＮＩＤ−ＳＵＭ　７６０は 適切な演算フード及びＭｏｄＲ／Ｍバイト・デコーダの出力並びにバス７６２上 の命令の長さを選択する。オーバー８のラベルが付いた化カフ６４は命令が８バ イト以上か否かを示す。命令の長さが８バイト以上の場合、ＩＪＮＯ［７：０１ バス７６２が８を越える命令バイト数を示す。

ＲＮＩＤ−１０Ｐデコーダ７５２は９ビツト幅の出カバスフ８０を有する。１本 のラインは命令が１バイト長であるか否かを示す。２本目のラインは命令が１バ イト長で且つＭｏｄＲ／Ｍバイトが存在していることを示しており、従って命令 の長さをｆす定するにはＭｏｄＲ／Ｍデコーダからの情報も含まれるべきもので ある。同様に、バス７８０の残りの出力ライ／は次のバイト数を示す：２．２／ ＭＯＤ、　３．３／ＭＯＤ、　４．５、及び５／ＭＯＤ０命令が４バイト長であ れば、ＭｏｄＲ／Ｍバイトは存在しているはずがない。これは１４８６命令セツ ト特有のことである。しかしながら、本発明はいかなる点においても特定のＣｌ ５Ｃ型命令七ノドに限定されるものではない。当業者はどんな引ＳＣ型命令セッ トに対してもアライメント並びにデコードするために本発明の特徴を適用するこ とができる。

ＲＮＩＤ　２０Ｐデコーダ７５４は６ビ、ト幅の出カバスフ８２を有する。１本 のライ／は命令が１バイト長であるか否かを示す。２本目のラインは命令が１バ イト長であるか盃かを示し、且っＭｏｄＲ／Ｍバイトを含有しており、命令の長 さを確定するには含まれるべきものである。同様に、バス７８２の残りの出力ラ インは２．２／ＭＯＤ、３、及び５／ＭＯＤが存在することを示す。演算コード が２バイト長の場合、１４８６の命令セットがサポートする命令長は他に考えら れない。

２個のデコーダＲＮＩＪＭＯＤ７５６及び７５８の化カフ８４及び７８６によっ てＲＮＩＤ　ＳＵＭ７６０はＭｏｄＲ／Ｍバイトによりｔ旨定される５つの考え られる追加の長さを知る。各ＲＮＩＪＭＯＤデコーダは５ビツト幅の出力バスを 有している。その考えられる５つの追加の長さは１．２．３．５及び６バイトで ある。全長を確定するのにＭｏｄＲ／Ｍバイト自体が含まれている。残りのバイ トはいずれもイミディエト・データまたはディスプレースソフト・データから成 り立っている。

第８図に示すのはＩＤＤＤ３２６のブロック図である。ＩＤＤＤはＩＭＭ／フタ ３１２及びＤＩＳＰ／フタ３１４の／フト量を確定する。ソフトｌｌｌは、命令 のＭｏｄＲ／Ｍバイトによって確定される。

１４８６命令セツトは２つの特殊命令、即ちｅｎｔｅｒ　ｄｅｔｅｃｔ命令とｊ ｕｍｐ　ｃａｌｌ　ｄｅｔｅｃｔ命令を含む。従って、ＩＤＤＤはこれらの命令 のデコーディング処理をするためにイミディエト特殊検出器［ｌ５Ｄｌ　８０２ と呼ばれるブロックを有する。ＩＳＤへの人力８０３は、命令の第１バイトであ る。２本の出力ラインＥＮ　ＤＥＴとＪＭｊＣＬ　ＤＥＴ　（８２０と８２２） は該当する命令の一つが検Ｈ５されていることを示す。

ＭＯＤ−ＤＥＣデコーダ８０４と８０６は同一物でイミディエト・データとディ スプレースノット・データをデコードする。ＡＤＤ、−５Ｚ７７２に基づいて、 デコーダ８０４は１バイトの演算コードと仮定してＭＯｄＲ／％ｌｚ＜イトを調 べ、デコーダ８０６は２バイトと仮定してＭｏｄＲ／Ｍバイトを調べる。ＭＯＪ ＤＥＣ８０４及び８０５への命令バイト入力はそれぞれ８０５及び８０７である 。これらのデコーダは命令ストリームのディスプレースノットの位置とイミディ エト・データの位置を確定する。２つの７ライン出力８２４と８２６はディスプ レースノット及びイミディエト・データの開始位置を示す。即ち、ディスプレー スノットは位置２か位置３から始まり、イミディエト・データは位置２．３．４ ．６或いは７から始まる。

ＭＯＤ、、−ＤＥＴライン７０７と７１４もまた選択ブロック８１２へ入力され る。

選択ブロック８１２はＥＮ　ＤＥＴ信号とＪＭＰ−ＣＬ−ＤＥＴ信号、ＭＯＣＤ ＥＴ結果とＭＯＤ−ＤＥＣ結果、及びＡＤＤ　ＳＺとを組み合わせて、４個のハ ス８３２〜８３８上にその結果を出力する。ディスプレースノットｌ　（ＤＩＳ ＰＪＩバス８３２は１バイトｃＤ演算コードと仮定してディスプレースノット・ ／フトの結果を出力する。ディスプレースノット２　（ＤＩＳＰｊｌバス８３４ は２バイトの演算フードと仮定してディスプレースノット・／フト結果を出力す る。イミディエト１及び２（ＩＭＭＪとＩＭＭ−２１バス８３６及び８３８はそ れぞれ１バイトと２バイトの演算コードと仮定してイミディエト・データ・／フ トの情報を出力する。

ＭＯＤ　ＳＥＬ／ＤＬＹとラベルが付いた最後のブロック８１４は実際に適切な シフト１を選択してその結果を半サイクル遅延させる。ＭＯＤ　ＳＥＬ／ＤＬＹ 　８１６によって実行された半サイクルの遅延は第３図に示した遅延３１６を表 す。上述のＥＳＣ−ＤＥＴ信号７７４はノットの選択を行なうためにＭＯＤ　Ｓ ＥＬ／ＤＬＹブロックによって使用される。その結果は半サイクル遅れてクロッ ク信号ＣＬに０とＣＬに１とによってＭＯＤ　ＳＥＬ／ＤＬＹ８１４からクロッ クされる。イミディエト・データの／フト制御信号並びにディスプレースノット の／フト制御信号は／フトーＤ１３：０１バス８４０とノット−＋１フ：０１バ ス８４２をそれぞれ介してＤＩＳＰ／フタとＩＭＭンフタに送られる。Ｃｌ５Ｃ 型命令内でのイミディエト・データとディスプレースノット・データの可能な位 置数は／フト量を指定するのに必要なビット数を定義する。

プレフィックス検出器３２８のプロ１り図は第９図に示す通りである。プレフィ ックス検出器３２８はプレフィックス−数デコーダｆＰＲＦＸ−ＮＯ）　９０２ ．４個のプレフィックス−検出器デコーダ（ＰＲＦ）ｊＤＥｃ９０４〜９１０） とプレフィックス−デコーダ（ＰＲＦＸ　５ＥＬ）　９１２を備えている。

例えば、１４８６命令セＩトは１１の考えられるプレフィックスを含む。幾つか の無効なプレフィックスの組み合わせがあるから、１命令につき合計で４つのプ レフィックスを含むことができる。その４つのプレフィックスの順序もまた命令 セットによって定義される。しかしながら、正しいプレフィックス順列のみを検 出するためではなく、むしろ命令の最初の４バイトをそれぞれデコードするため にプレフィックス検出器は４個のプレフィックス検出器９０４〜９１０を使う。

命令の最初の４バイトはバス９引上のプレフィックス検出器へ入力される。検出 器９０４から９１０はそれぞれ１２ビット幅の出力バス（９０５，９０７，９０ ９及び９１１）を有する。

プレフィックスが実際にデコードされていれば、１２の出力からどのプレフィッ クスが存在しているかわかる。１２番目のプレフィックスはロック解除と呼ばれ 、これは１４８６のロックプレフィックスの機能上の補数であるが、エミュレー シヨン・モード時のマイクロフード・ルーチンにのみ使用可能である。

整列−ＲＵＮ制御信号９２０はプレフィックス・デコーダをイネーブル／ディス エーブルにするために組み込まれていることがあり、プレフィックスを全てマス ク・アウトするために使用される。ＨＯＬＪＰＲＦＸ制御信号９２２はプレフィ ックス情報をラッチし且つ保持するために使用される。一般的に、プレフィック ス検出器３２８がプレフィックスの存在を示している場合の命令のアライメント では、制御ロジックがプレフィックス情報をラッチしなければならない。プレフ ィックス情報はその後プレフィックスを／フト・アウトするために整列シフタ３ １０によって使用される。その次のサイクルで、ＩＡＵは命令の長さを確定して アライメントし、さらにＩＤｕに引き渡す。

ＰＲＦＸ　Ｎｏデコーダ９０２は演算フードの最初の４バイトをデコードするこ とによりプレフィックスがどこにどれだけ存在しているかを示す。ＰＲＦｘ−Ｎ ｏデコーダ９０２の論理図は第１０図に示す通りである。ＰＲＦＸ　Ｎｏデコー ダは４個の同一のデコーダ１００２〜１００８並びに論理ゲー）　＋０１０一式 を備えている。４個のデコーダ１００２〜１００８は各々最初の４バイト（１０ １０〜＋０１３）の一つを調べてプレフィックスが存在しているかどうかを確定 する。プレフィックス・／＜イトは演算コード・バイトに続くことができるから 、論理ゲート１ｏ１０は最初の演算コード・バイトの前にプレフィックス総数を 示している結果を出力するために使用される。何故なら、演算フードに続（プレ フィックスは次の命令の演算コードにのみ適用できるからである。

第１バイト（位置）がプレフィックスで第２位置にプレフィックスがなければ、 プレフィックス総数は１である。また別の実施例として、ブレフイ・ノクスが最 初の３位置になければ、第４位置のプレフィックスはどうでもよい。−格下のＮ ＡＮＤゲート１０１４から出力されたロジックＨＩＧＨ（１１は４個のプレフィ ックスが存在することを示し、下から２番目のＮＡＮＤゲー）　１０１５から出 力されたＨＩＧＨは３個のプレフィックスの存在を示すといった具合である。４ 個のＮＡＮＤゲートの出力はＰＲＥＦＩＪＮＯバス１０１８を形成するために結 合され、１＜ス１０１８は第１演算コードに先行する有効プレフィックス総数、 即ちプレフィックス検出器３２８のシフト量出力を表す。

ＰＲＦＪＮＯデフーダ９０２はρｒｅｆｉｘ　Ｐｒｅｓｅｎｔ　（ＰＲＦＸ−Ｐ ｌ出力）（ス１０２０（これも４ビット幅）も含んでいる。４本のＰＲＦＸ　Ｐ 出力ライン１０２０〜１ｏ２３は、他の位置の出力が何であるかに係わらず、特 定の位置にプレフィックスがあるか否かを示す。ＰＲＦＪＰ出力は４個のデコー ダ＋１００２〜＋ｏ０８１の出力から直接採られる。

ＰＲＦＪＮＯデコーダの結果（第１０図との関連で説明する）及びＰＲＦＸ−Ｄ ＥＣ検出器９０４〜９１０からの情報はＰＲＦＸ　ＳＥＬデコーダ９１２によっ て結合される。プレフィックス情報は１個の１３ビツト出力バス９２４を形成す るために結合され、バス９２４はプレフィックス信号があるか、及びどのプレフ ィックスが存在するかを示す。

３．０／′−′ツー５・ユニ 命令は全てＩＡＵから命令デコード・ユニット（ＩＤＵ）に引き渡され、直接Ｒ ２Ｓｅ型の命令に変換される。ＩＥＬＪによって実行される命令は先ずＩＤＬＪ によって処理される。ＩＤＬＩは各命令がエミュレートされた命令なのか基本命 令なのかを判定する。エミュレートされていれば、全て基本命令からなるマイク ロコード・エミュレーフＭン・ルーチンが処理される。基本命令であれば、直接 Ｉ＼−ドウエアによって１個から４個のナノ命令に変換されてＩＥＵに送られる 。ＩＥＵが実際に実行するのは、元々のＣｌ５Ｃ型かマイクロコードの命令では なくて、これらのナノ命令である。

命令の分割には２つの主要な利点がある。その１は、簡単なオペレーンタンに対 応しているだけでいいから、ハードウェアが小型ですむ。その２は変更が容易な 複合マイクロフード・ルーチンでバグが発生しやすいため、バグはそれほど厄介 な問題ではなくなる。

本発明に関連するＩＤＬＪのマイクロコード・ルーチン対応の／＼−ドウエアに は固有の特徴が幾つかある。マイクロコード命令はブロセ・ノサ内に存在する様 々な・　データバス用の制御ビットから成り、はとんど符号化されていないか全 く符号化されていないというのが典型的である。これと対比して、本発明のマイ クロコードは特定の複合命令上ノドをエミュレートするために設計された比較的 高レベルの機械言語である。典型的なマイクロコードは直接プロセッサの機能ユ ニットへ送られるのに対し、本発明のマイクロフードは目欅のＣｌ５Ｃ型（例え ば、！３０ｘ８６）命令に使用されるのと同じデコーダ論理によって処理される 。これによって、本発明のマイクロコードのコード密度が典型的なマイクロフー ドによって達成される場合よりはるかに優れたものになり、そして目標のＣｌ５ Ｃ型命令セツトと類似しているからマイクロコードの開発が容易になる。さらに 、本発明はマイクロフードの改訂用にハードウェアで対応できるようになる。即 ち、オフチップＲＯＭベースのマイクロコードはソフトウェア制御によって部分 的もしくは全体的に外部ＲＡＭベースのマイクロコードに置き換えることができ る。（１９９１年１２月６［１に出願された、同−承継人の出願に係る・同時係 属出願中の、米国出願番号０７／８０２．８＋６、発明の名称ｒ　ＲＡＭセル及 び巡回冗長検査回路搭載ＲＯＭＪ　、代理人整理番号５ＰＯ２４を参照。なお、 当該出願の開示はＶ照することによって本明細書に組み込まれているものとする 。） マイクロコード・ルーチン言語は、あらゆるエミユレートされた複合命令に必要 な機能に加え、例外処理に関連する様々な制御並びに保守機能を実行するために 、ＲＩＳＣ型コアによって実行される命令セットになるように設計されている。

エミユレートされた命令は典型的にはエミュレートされていない（基本）命令は どには性能に影響しないし、さらに例外くマイクロコード・ルーチンによって処 理される）はめったに起こらないけれど、それでもなお両方を効率的に処理する ことが総体的な／ステムのスループットにとって非常に重要なことである。この 目標は様々な形式のマイクロコード・ルーチン対応のハードウェアを使用するこ とによって達成される。本発明はマイクロコード対応のハードウェアの４つの領 域、即ち、ディスバッチ論理、メイルボックス、ナノ命令フォーマット、及び特 殊命令を備えている。

マイクロコード・ディスバッチ論理は目標Ｃｌ５Ｃ型命令ストリームからマイク ロコード・ルーチアへ、そしてまた目標命令ストリームに戻るプログラム制御の 効率的な転送を制御する。それはわずかなハードウェアを使用し、且つＲＩＳＣ 型コアの命令実行ユニット［ＩＥＩＪｌには見えない方法で、処理される。（Ｉ ＥＵはＲＩ　ＳＣ型命令を実行する。上述のｒＲＩｓｃコア」はＩＥＬＪと同義 語である。ＩＥＵについての詳細は当業者が本発明を実施するのに必要ではない 。本発明の特徴はＲＩＳＣ型プロセッサ全般に適用できる。）メールホックスは 情報を体系的な方法で命令デコード・ハードウェアからマイクロコード・ルーチ ンに転送するために使用されるレジスタの７ステムを備えている。これによって このハードウェアが命令オペランドや同様のデータをマイクロコード・ルーチン に引き渡せるようになり、その結果、命令からこのデータを抽出するタスクを省 くことになる。

ナノ命令フォーマットはＩＣＵから［ＥＵに引き渡す情報を記述する。ソースの Ｃｌ５Ｃ梨命令から効率的に抽出されるようにするためにこのフォーマットが選 択されているが、依存性の検査や機能ユニット制御には十分な情報をＩＥＬＩに 提供する。

最後に、特殊命令はＲＩＳＣ型ハードウェアを完全に制御できるようにし、ハー ドウェア固有のエミュレーンプノ・タスクに対応するために備えられた追加の命 令セットであり、且つＣｌ５Ｃ型命令セツト専用である。

３１７　ロコー゛・−′　パ　慎 マイクロコードにディスパッチする第１のステップはマイクロコード・ルーチン のアドレスを確定することである。このステップには２つの重要要件がある。

即ち、各マイクロフード・ルーチン毎に固有の開始アドレスがあることと、それ らのアドレスは高速で生成されなければならないことである。取り扱い件数が少 なければハードウェアがアドレスを定数として格納できるし且つそれらの間で選 択することもほとんどないから、このやり方でかなり容易に例外処理のルーチン を実現できる。しかしながら、実行可能なアドレス全部を格納させるにはあまり にも数が多いため、エミュレートされた命令のアドレス確定はもっと難しい。

マイクロコード・ディスバッチ論理は直接その演算コードを各命令のディスバッ チ・アドレスに基づかせることによって要件を満たしている。例えば、１バイト の演算コードがＯＨからＩＦＦＦＨのアドレス空間にマツプされる。その場合、 １６ビノトのディスバッチ・アドレスの上位３ビツトはゼロでなければならない 。

これらのマイクロフードのエントリ・ポイントは６４バイト隔てられており、各 エントリ・ポイント・アドレスの最下位の６ピノトはゼロでなければならない。

これによって７ビ、トが未定のまま残ることになるが、演算フードの７ビノトか ら直接取り込むことができる。当業者には明確になるように、この方法によるア ドレス生成はほどんどロノノクを必要としない。例えば、演算コードから適正ビ ットを選択するためにマルチプレクサだけが使用される。

一度マイクロフード・ルーチ／のディスパッチ・アドレスが確定されれば、マイ クロコードはメモリからフェッチされなければならない。典型的には、マイクロ コードはオノチノブＲＯＭ内に存在するが、必ずしもそうとは限らない。上記に 引用した米国出願番号０７／８０２．８１６に詳述されているように、各エント リ・１′イツトはＲＯＭのルーチ／が正しいか否かを表すＲＯＭ無効ビットに対 応している。このビットはＲＯＭへのアクセスと並行してフェッチされ、従来の キヤノンユ・ヒツト・インディケータと同様の働きをする。このビットがＲＯＭ のエントリが（■効であることを示していれば、マイクロコード・ルーチンはＲ ＯＭから継続して〕Ｉｌ、　７チされ、ｕ通に実行される。しかしながら、ビッ トがＲＯＭが無効であるごとを示していれば、マイクロコードはＲＡＭ等の外部 メモリからフェッチされる。

オフチップ・マイクロコード・ルーチンのアドレス指定はＩＤＵ自身によって行 なわれる。ｌＤｕはマイクロコードＲＯＭにアクセスするための１６ビノトのア ドレスを生成する。アドレス指定されているＲＯＭ二／トリに対応するＲＯＭ無 効ヒ゛ノドがそのマイクロコードは無効であることを示していれば、主メモリ内 にオフチップで存在する外部マイクロコードのアドレスが計算される。Ｕ−ベー スレジスタ１ｉ主メモリ内に存在する外部マイクロコードの上位１６のアドレス ・ビット（開始アドレスと呼ばれる）を保持する。ＩＣＵによってデコードされ た１６ビノトのアドレスは、主メモリ内に１１在する外部マイクロコードにアク セスするために、Ｕ　Ｂａ５ｅ　Ｉ／’；スタの上位１６ビノトと連結される。

主メモリ内に存在する外部マイクロコードの記憶場所が変更されれば、新規の主 メモリの記憶場所を反映するためにＵ　Ｂａ５ｅレジスタの内容を修正すること ができる。

この特徴によって、全てのマイクロコードに外部メモリ・アクセスの性能低下を 強いることなく、あるルーチンを外部メモリ内の別のものと置き換えることによ りマイクロコードの更新を行なえるようになる。ＲＩＳＣ型チップの面積要件を 減らしたり、マイクロフード開発援助のために、ＲＩＳＣ型チップからＲＯＭを 全て削除して外部ＲＡＭにマイクロフード全体を入れることもできるようになる 。

タスクが終了するとマイクロコード・ルーチンが命令の主ストリームに戻るため の手段を提供するのもこのディスバッチ論理である。この処理のために、個別の プログラム・カウンタ（ｐｃ’ｓ）及び命令バッファを維持する。通常動作中、 土ρＣが外部メモリ内の各Ｃｌ５Ｃ型命令のアドレスを確定する。これらの命令 を含むメモリのセフ／ランはＩＦＵによってフェッチされ、ＭＢＬＪＦに格納さ れる。

エミュレートされた命令または例外が検出されると、現在の命令のＰＣ値と長さ が一時バッファに格納される。一方、マイクロコード・ディスパッチ・アドレス は上述のように計算され、さらに命令がこのアドレスからＥＢｕＦにフェッチさ れる。マイクロコードの「リターン命令が検出されるまでマイクロコードがＥＢ ＵＦから実行される。リターン命令検出時に予備のＰＣ値が再ロードされ、ＭＢ ＵＦから実行が継続される。ＭＢｕＦやその地金ての関連レジスタはマイクロコ ード・ルーチンへの制御の転送中は保存されているから、Ｃｌ５Ｃ型プログラム への戻りの転送は非常に高速で起こる。

命令エミュレー／コノ・ルーチンと例外処理ルーチンの相違に対応するためにマ イクロコード・ルーチンによって使用される２つのリターン命令がある。例外処 理のためにマイクロコード・ルーチンが入力されると、そのルーチン終了後にプ ロセッサは割り込みが入ったまさにその状態に戻ることが重要である。しかしな がら、命令をエミュレートするためにマイクロコード・ルーチンが入力されるど 、ルーチンはエミュレートされた命令に続く命令に戻りたがる。さもなければ、 エミュレーノヨノ・ルーチンは２回目を実行する。これらの２つの機能は２つの リターン命令、即ち、ａｒｅｔ及びｅｒｅｔｓを使用して処理される。ａｒｅｔ 命令は、マイクロコードが入力されていれば、プロセッサをその状態に戻し、一 方、＠ｒｅｔ命令は主ＰＣを更新し且つ制御して目的ストリームの次の命令に戻 るようにする。

３．２．Ｌ：Ｊｋニー乙１１１ エミュレーンヲン・ルーチンがうまく複合Ｃｌ５Ｃ型命令の機能を行なうために は、マイクロフードが、エミュレートされた命令によって参照されるオペランド にアクセスしやすいことが必要である。本発明において、このことは４個のメー ルボックス・レジスタを使用することによって行なわれる。これらのレジスタは その使われ方が特有である。即ち、マイクロコードに使用可能な、整数レジスタ ・ファイル内の１６個の一時レジスタ・セットの最初の４個であると定義されて いる。オリジナル命令からのオペラッドか他の情報を要する各エミュレーン曹ン ・ルーチンは、ルーチンに入る際に、１個以上のメールボックス・レジスタに格 納されたこれらの値を見つけるはずである。ＩＤＬＪはエミュレートされた命令 を検出すると、マイクロコード・ルーチン自体の実行開始前に、マイクロフード が予期する値を有するレジスタをロードするためにＩＥＵによって使用される命 令を生成する。

例えば、オペラッドとして汎用レジスタのどれかを指定するＬｏａｄＭａｃｈ　 ｉｎｅ　５ｔａｔｕｓ　Ｗｏｒｄ　Ｈｍｓｗｌ命令のエミュレーンｇンを考察し てみよう。

エミュレート対象の特定命令が１ｍ５ｗ　ａｘであると仮定し、それはｒａｘＪ レジスタから１６ビノトの状態ワードをロードするとする。命令で実際に指定さ れたレジスタいかんにかかわわらず同じマイクロコード・ルーチンが使用され、 従ってこの命令のためにメイルボックス＃０には状態ワードがマイクロフード・ エントリの前にロードされる。ＩＣＵはこの命令を検出すると、ＩＥｕがｒａｘ ｊレノスタから「ｕＯ」レジスタに状態ワードを移動するようにｍｏｖｕＯ，ａ ｘ命令を生成するのであるが、それはメイルボックス＃０と定義されている。こ のｍｏｖ命令がＩＥＵに送らられた後に、マイクロコード・ルーチンがフェッチ されて送られる。従って、マイクロフードはエミュレートされた命令が１ｍ５ｗ 　ｕｏであるかのように書き込まれ、オリジナルのＣｌ５Ｃ型命令で１旨定され る全ての考えられるオペランドを正確に処理する。

３．３　−マ 上述したように、Ｃｌ５Ｃ型命令はＩＤＬＪによってナノ命令にデコードされる のであるが、その処理はＩＥＵと呼ばれるＲＩＳＣ型プロセッサ・コアによって 行なわれる。ナノ命令は「バケット」と呼ばれる４つのグループに分けてＩＤｕ がらＩＥＵに渡される。バケットの１つを竿１１図に示す。各バケットは２個の バケットとそのパケット全体に関する一般的な情報とで構成されている。バケッ ト＃ｏには常に順序通りに実行される３つのナノ命令が入っている。その３つの ナノ命令はロード命令１１０２、ＡＬＵタイプ命令１１０４、格納命令１１０６ である。バケット＃１は単一のＡＬＩＪタイプ命令１１０８から成る。

ＩＥＵはサイクル当たり１個のピーク・レートでＩＣＵからバケットを受け入れ ることができる。ＩＤＬＪはサイクル当たり２個のピーク・レートで基本命令を 処理する。はとんどの基本命令は単一のバケットに変換されているため、通常２ つの基本命令は１個のバケットに入れられて一緒にｒＥＵに渡される。このレー トの一番大きな制約は基本命令がパケットの要件に適合していなければならない ということである。その要件とは以下の通りである。

２つの基本命令のうち１つしかメモリ・オペランドを参照することはできない（ バケ、ト毎にロード／格納動作は１つしかない）、さらに両命令ともに単一のＡ ＬＬＪタイプ演算（２つのＡＬＬＩタイプ演算を要する１つの命令と対照して） から成っていなければならない。

この制約の片方か両方かが満たされなければ、基本命令の１つだけに該当するナ ノ命令の入ったバケットが［ＥＵに送られ、残る命令は後から別のバケットで送 られる。これらの制約はＩＥＵの能力を正確に反映するものである。即ち、ＩＥ Ｕは２個のＡＬＵと１個のロード／格納ユニットを備えているから、実際にはこ れらの要件によって性能が限定されるわけではない。このタイプのＩＥＵの例に ついては、同−承継人の出願に係る同時係属中の、米国特許出願番号０７／８１ ７．８１、発明の名称「高性能ＲＩＳＣ型マイクロプロセッサ・アーキテクチャ （Ｈ４ｇｈＰｅｒｆｏｒｍａｎｃｅ　ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ　 Ａｒｃｈｉｔｅｃｔｕｒｅ）　Ｊ　、１９９２年１月８［］出願く代理人整狸番 号ＳＰ０＋５／１３９７．０２８０００１）　、並びに米国特許出願番号０７／ ８１７．８０９、発明の名称１拡張可能Ｒ１５Ｃ型マイクロプロセツサ・アーキ テクチｗ　（ＥｘｔｅｎｓｉｂｌｅＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒＡｒ ｃｈｉｔｅｃｔｕｒｅｌ　Ｊ　、１９９２年１月８日出願（代理人整理番号５Ｐ Ｏ２＋／１３９７．０３００００１）に開示している。なお、これらの開示は参 照することにより本明細書に組み込まれているものとする。

３４持ｌＪ「包 汎用命令を用いて実行するのが困難であったり不十分であるマイクロコード・ル ーチンによって実行されなければならない機能は数多くある。さらに、従来のＣ ｌ５Ｃ型ブロセ、−１に比べ当ＲＩＳＣ型プロセッサのアーキテクチャは拡張さ れているため、特定の機能が有効である。かといって、そうした機能はＣｌ５Ｃ 型ブロセ、すには何の意味もないし、従ってＣｌ５Ｃ型命令のどんな組み合わせ を用いても実行できない。合わせて、こうした状況から「特殊命令」が生まれた 。

特殊命令の第１カテゴリーの例はｅｘｔｒａｃｔＪｅｓｃ−ｂａｓｅ命令である 。この命令によって２個のマイクロフードの汎用レジスタから様々なピット・フ ィールドが抽出され、それらは連結され、さらにその結果がマイクロコードによ る使用のために第３の汎用レジスタに入れられる。この命令を利用しないで同じ 動作を実行するには、マイクロコードが幾つかのマスキングと／フトの動作を実 行しなければならない上、一時的値を保持するために追加のレジスタの使用が必 要となる。特殊命令によって、単一サイクルで１命令によってしかもスクラッチ ・レジスタを使わずに、実行されるの七同じ機能が果たせるようになる。

特殊命令の第２カテゴリーの２つの例については既に述べた。即ち、マイクロコ ード・ルーチンを終了させるために用いられる２つのリターン命令、ａｒｅｔと ｅｒｅｔである。これらの命令はマイクロコード環境でのみ意味があり、従って Ｃｌ５Ｃ型のアーキテクチャには同等の命令とか命令順序といったものはない。

本件において、特殊命令は性能上の理由だけでなく、機能ＮＩｉ正の点からも必 要だった。

特殊命令はマイクロフード・ルーチンにのみ使用可能であり、さらにエミュレー トされた命令は目標のＣｌ５Ｃ型命令ストリームにしか発生しないから、エミュ レートされた命令の演算コードは特殊命令のマイクロコード・モード時に再使用 される。従って、目標のＣｌ５Ｃ型命令ストリームにこれらの演算コードの一つ が発生する時、それはその命令のマイクロコード・エミュレーション・ルーチン が実行されるべきであるということを表しているにすぎない。しかしながら、そ の同じ演算コードがマイクロコード命令ストリームに発生する時、それは特殊命 令の一つとして全く異なった機能を有している。この演算コードの再使用に対応 するために、ＩＣＵは現在のプロセッサの状態を記録し、さらに命令を適正にデ コードする。この演算コード再使用はＩＥ（Ｊには見えない。

ＩＣＵは各Ｃｌ５Ｃ型命令（例えば、１４８６命令セツトの）をデコードして各 命令を幾つかのＲＩＳＣ型プロセッサ・ナノ命令に変換する。上述したように、 複雑性や機能性いかんによって、各命令は０から４つのナノ命令に変換される。

ＩＤＬＩは最高で１サイクルの割合で２個のＣｌ５Ｃ壓命令をデコードして変換 する。ＩＣＵの基本機能を要約すると以下の通りである。

傘　半サイクルにつき１個のＣｌ５Ｃ型命令をデコードする。

傘　第１フエーズで第１ＣＩＳＣ型命令をデコードする。

傘　第１ＣＩＳＣ型命令のデコードされた結果を有効なものであるとして第２フ エーズ終了まで保持する。

傘　第２フｊ−ズで第２ＣＩＳＣ型命令をデコードする。

傘　第３７エーズで可能ならば、２つの命令の出力を結合する。

傘　サイクル毎に４つのナノ命令がら成るパケットを１個出力する。

３５命八−コー′ｅユニ　″口 ＩＣＵのブロック図は第１２図に示す通りである。ＩＡｕがらのアライメントさ れた命令は３２ビツト幅（］３１・ｏｌが４バイト〉のバス１２ｏ１上のＩＤＬ Ｉに到達する。

そのアライメントされた命令は命令デコーダ１２ｏ２によって受け取られる。Ｉ ＤＬ１１２０２はＣｌ５Ｃ型からＲＩＳＣ型への変換を行なうためにアライメン トされた命令の最初の４バイトを調べるだけである。

命令デコーダ１２ｏ２は１クロツク・フェーズ（半サイクル）で作動する。アラ イメントされた命令はそのデコーダを通り、そしてそこを出るデコードされた情 報は多重化され、バス１２０３を介して半サイクル遅延ラッチ１２ｏ４にフェッ チされる。従って、そのデコードされた情報は１フエーズ・パイプライン遅延と 同じことを経験することになる。

半サイクルの遅延後、そのデコードされた情報は使用された実際のレジスタラー ドを確定するためにバス１２０５を介してＭＬＩＸＩ２０６に送られる。デコー ディングのこの段階で、そのデコードされた情報はナノ命令にフォーマットされ る。

そのナノ命令は次にラエノチされる。２個の完全なナノ命令パケットがサイクル 毎にラッチされる。２個のナノ命令バケットのラッチをそれぞれ第１１Ｒバケツ ト１２０８、第２１Ｒバケツト１２１０で図式的に示す。

ＩＣＵはパケット１２ｏ８と１２１０を１個のパケット１２１２にまとめようと する。

制御ゲート一式１２１４がまとめ作業を行なう。ＩＤＵは先ず各ナノ命令のタイ プを調べ、結合可能なタイプがどぅがを確定する。２つのラッチされた命令のロ ード（ＬＤＩ動作のどちらが単一パケット１２１２のＬＤ記憶場所１２１６に入 っていいし、ラッチされた命令の格納（ＳＴ）動作のどちらが単一パケットのＳ 前記憶場所に入っていいし、ＡＯ動作のどちらがＡＯ記憶場所１２２ｏに入って もいい、さらにＡＯがＡ１の動作のいずれでもＡ１記憶場所１２２２に入ってい いことに注意すること。

ＩＣＵは命令を全体的に扱う。ＩＣＵは２つの命令を１つのパケットに詰め込め なければ、一つの完全な命令を後に残す。例えば、第＋１ＲラツチにはＡＯ動作 しかなく、第２１Ｒラツチに４つの動作全てが入っている場合、ＩＦＵは第２１ ＲラツチからＡ１を取り込まずＡＯ動作に合併する。ＡＯ動作が単独で送られ、 第２１Ｒラツチの動作の果合は第１１Ｒラツチに転送され次のフェーズ上に送ら れる。その期間中に第２１Ｒラツチは再ロードされる。言い換えれば、第１ＩＲ ラツチに格納された動作は常に送られ、第２１ＲうＩチに格納された動作は可能 ならば第１１Ｒラツチの動作と一つにまとめられるということである。万−第＋ １Ｒと第２１Ｒがまとめられない場合には先のＩＤＬＪ並びにＩＡＵのバイブラ イン・ステージは待機しなければならない。ＩＤＬＪが第１と第２のＩＲクラッ チ作を合併できるのは下記の状況においてである。

１、　共にＡＯＬか使用しない、もしくは２、　片方はＡＯＬか使用せず、他方 は八〇、　ＬＤ及びＳＴのみを使用する。

先に説明した機能性及び基本論理の設計実務に基づいて、当業者は、第１と第２ のＩＲラッチの内容を合併すべく、制御ゲートに必要な制御信号を生成するため に組み合わせ論理を容易に設計できる。

ＩＤＩＪがエミュレーンヲンを要する命令のサブセットに属する命令を識別する とエミュレーンヲン・モードになる。エミュレート嘗／・モードになると、エミ ュレーンヲン・モード制御信号（ＥＭＵｊＭＯＤＥｌ力（ＩＣＵのデコーダに送 られる。

Ｃｌ５Ｃ型命令の直接デコーディングは中断し、識別された命令に対応するマイ クロコード・ルーチンがデコーディングのためＩＣＵに送られる。マイクロコー ド・ルーチンがサブセット命令のエミユレーションを終えると、ＩＣＵデコーダ はＣｌ５Ｃ！１’！命令のデコーディングを続１ブるため基本モードに戻る。基 本的に、ＩＤＬＩは基本Ｃｌ５Ｃ型命令及びマイクロコード命令を同様に取り扱 う。演算コードの解釈だけが変わる。

１バイト！ｌｆトびに２バイトの演算フード命令のデフォルト（基本）モードの カルノー図を第１３Ａ〜１３Ｃ図に示す。カル７−図の左側と上部に示す数字は 演算コード・ビットである。例えば、ｈｅｘ　ＯＦのコードのついた１バイトの 演算コードは第１行第１１列に相当し、それは「２バイト・エスケープ」命令で ある。

第１３Ａ〜＋３ｃ図のカルノー図で影をつけたグレーの命令ボックスは基本命令 で、白のボックスはエミュレートされなければならない命令である。

ＩＣＵの命令デコーダ１２０２のブロック図を第１４図に示す。命令デコーダ１ ２ｏ２はＣｌ５Ｃ型命令とマイクロコード・ルーチンをデコードするために用い られる慢数のデコーダを含んでいる。

タイプジェネレータ（ＴＹＰＥ　ＧＥＮＩデコーダ１４０２は整列−ＩＲババス 上完全にアライメントされた最ン刀の命令を受取り、命令のタイプフィールドを 識別するために命令を一つずつデコードする。

識別されたタイプフィールドはＩＣＵとの関連で先に説明したナノ命令の動作に 対応する。タイプはパケット内の各動作（ロード、ＡＬＬＪＯ１格納、ＡＬＬＪ Ｉ）を表す４ビ、トのフィールドで表わされる。ＴＹＰｊＧＥＮデコーダ１４０ ２は命令実行にはこれら４つの動作のどれが必要かを指定する。受は取った命令 いかんで、Ｃｌ５Ｃ型命令を満たすには命令の１から４までのいずれかの番号が 必要である。

例えば、１個のレジスタの内容をもう１個のレジスタの内容と合計する、加算演 算はＡＬＵナノ命令を１口実行するだけでいい。一方、レジスタの内容と記憶場 所の内容を足さなければならない命令では、ロード、ＡＬＵの動作と、続いて格 納動作との合わせて３つのナノ命令の動作が必要となる。（データはメモリから 読み出され、レジスタに加算され、さらにメモリに格納されなければならない。

）より複雑なＣｌ５Ｃ型命令では４つのナノ命令全てが必要になる。

ＴＹＰＥＪＥＮデコーダ１４ｏ２は３個のタイプデコーダを備えている。第１デ コーダタイプ１は命令はＭｏｄＲ／Ｍバイトの前に１バイトの演算フードを有し ていると仮定し、その仮定に基づいてタイプを計算する。第２デコーダタイプ２ はその命令には２バイトの演算コードがあると仮定する。第１バイトはエスケー プバイトであるが、それは演算コードである第２バイトとＭｏｄＲ／Ｍバイトで ある第３バイトとの前にくる。第３デコーダタイプＦはその命令は浮動小数点命 令であると仮定し、その仮定に基づき命令をデコードする。

ＴＹＰＥＪＥＮデコーダは４ビツト幅のタイプ命令出力バス（タイプ１、タイプ ２、タイプＦ）を３個有する。各ビットはバケット内の４つのナノ命令動作の一 つに対応する。特定のタイプフィールドによってｃｒｓｃ型命令を実行するのに どのナノ命令が必要か指定される。例えば、４ビ２）が全てロジックのＨＩＧＨ の場合、Ｃｌ５Ｃ型命令にはロード、格納の動作がそれぞれ１回と、ＡＬＵ動作 が２回必要である。

１．２、Ｆのラベルが付いたセクンＷノを含む第１４図の残りのデコーダはそれ らがそれぞれ１バイトの演算コード、２バイトの演算フード、浮動小数点命令で あると仮定してデコードする。無効結果が選択されることはめったにない。マル チプレクサは正しいデコーダの出力を選択する。

２つのＡＬＵ動作ｆＡＬＵｏとＡＬＵｌｌには各々１１ビＩト長の演算コード・ フィールドがある。その１１ビツトは演算コードの８ビツトと、隣接するＭｏｄ Ｒ／Ｍハイドからの３演算コード拡張ビツトとから成る。ＩＣＵが処理するｃｒ ｓｃ型命令ではほとんどの場合、演算コード・ビットはナノ命令動作に直接コピ ーされる。しかしながら、Ｃｌ５Ｃ型命令のなかには演算コードの置き換えを必 要とするものもある。

この場合、ＩＣＵ装置はＣｌ５Ｃ型演算コードを命令実行ユニット（ＩＥｔＪｌ にフィルタすることはめったにない。ＩＦＵ内の機能ユニットのタイプ及び数が ＩＣＵ内での演算コードの置き換えが特定のＣｌ５Ｃ型命令にとって必要か否か を左右するから、このことは当業者には明確になるであろう。

ＩＥＵがＡＬＵ動作を処理するためには、措定されたＡＬＬＪ動作を処理するの にどの機能ユニットが必要であるかという情報を受け取らなければならない。従 って、ＩＤＬＪｌｌＦＪＵＮＩＴＩ、Ｆ−ＯＵＮＩＴ２、及びＦ−ＯｕＮＩＴＦ （’）３個のデコーダから成る機能ゼロユニットｆＦ−ＯＬＩＮＩＴＩデコーダ １４１０を含んでいる。デコーダの出力はＡＯのＡＬＵ動作を処理するのにどの 機能ユニットが必要かを表す複数バイトのフィールドである。Ａ１のＡＬＬＩ動 作のためのデコーディングをする機能ユニットは同一ではあるが、別個のデコー ダＦＪユニット１４１２によって取り扱われる。

ｃｒｓｃ型命令は演算コードによって暗示されるレジスタを用いてオペレー／ヲ ノを実行することが多い。例えば、多くの命令がア牛ユムレー夕としてＡＸレジ スタを用いるべきであると暗示している。従って、そのＣｌ５Ｃ型命令の演算フ ードに基づいたレジスタ・インデックスを生成するために定数ジェネレータ（Ｃ ＳＴ　ＧＥＮＩデコーダ１４１４が含まれている。Ｃ３Ｔ　ＧＥＮデコーダは特 定の演算コードに基づいて、どのレジスタが暗示されているがを明らかにする。

ナノ命令の正しいノースやデスティネーンヨノ・レジスタ・インデックスを生成 するための多重化については第１５図との関連において以下に説明する。

追加の２ビツトの制御信号である、ＴｅｍｐＣｏｕｎｔ　（ＴＣＩは、ＣＳＴ　 ＧＥＮデコーダへ入力される。ＴＣ制御信号は　ダミー・レジスタとしてＩＥＬ Ｉが使うために、循環する４個の一時レジスタを表す２ビツトのカウンタである 。一時（もしくはダミー）レジスタは、暗示されたレジスタに加えて、ＣＳＴ　 ＧＥＮデコーダから受け継ぐレジスタのもう一つの値を示す。動作毎のレジスタ を２個有するＡＬＵ動作が２つあるため、定数ジェネレータ・デコーダは４つの 定数フィールドを引き渡す。

定数レジスタ・バスはそれぞれが２０ビノト幅で、各定数は計５ビットだから、 ＩＥＩＪ内の３２個のレジスタの１個を選択することができる。

次に、概ねブロック１４１６で示した選択ジェネレータｆｓＥＬＪＥＮ）デコー ダについて説明する。ＳＥＬ　ＧＥＮデコーダはフラグ要求変更（ＦＧ　ＮＭＩ デコーダ１４１８を含む。ＦＧ　ＮＭデコーダは１バイトの演算コード、２バイ トの演算コード、及び浮動小数点命令用にデコードする。例えば、１４８６命令 セツトには計６個のフラグがある。フラグは命令によって変更してもいいが、こ れらのフラグは命令の実行が開始される前に有効になっていなければならない。

ＦＧ−ＮＭデコーダはフラグ毎に２つの信号を出方する。一方のビットはこの命 令実行のためにフラグが必要か否かを示し、別のビットはこの命令が実際にフラ グを変更するが否かを示す。

ＡＬＵＯとＡＬＬＩＩの動作に関するレジスタの無効情報はそれぞれ１４２ｏと １４２２で表したＩＮＶＤＴとＩＮＶＤ２のデコーダによってデコードされる。

Ｉ　ＮＶＤ　＋及びＩＮＶＤ２ｆニア−’ｌｌ５ＥＬＪＥＮテ：ｌ−タ１４１６ ＣＤ一部ｔ’モアル。ＩＮＶＤ　＋及ヒＩＮＶＤ２のデコーダはＩＥＵ用の制御 信号を生成する。これらの信号はＡＬＵレジスタを使用すべきか否かを示す。３ 個の考えられるレジスタ・インデックスは各ＡＬＵ動作により指定される。その １つはソース及び／またはデスティネーンヨノ・レジスタとして使用し、残りの ２つはソース・レジスタ指定だけに限定される。動作にはどのレジスタが必要か を指定するために４ビ）＋）のフィールドが使われる。

ＳＥＬ　ＧＥＮデコーダ１４１６はさらにＣｌ５Ｃ命令にはレジス？・フィール ドのどれが必要かを示すＦＬＪＣＮＴデコーダ１４２４を含んでいる。ＦＬＤ− ＣＮＴデコーダは２つのフィールドのどちらがソース・レジスタでどちらがデス ティネーション・レジスタであるかを指定する。

ナノ命令ジェネレータ　（ＮＩＲ，−ＧＥＮＩデコーダは概ねブロック１４２６ として示す通りである。データ・サイズ（ＤＡＴＡ　ＳＺＩ及びアドレス・サイ ズ（ＡＤＤＲＳＺ）の入力制御信号はシステムが動作しているデフォルトの状朝 に対応している。最終のアドレス並びにオペランドのサイズをデコードするため には、デフォルト・モードが分かっていなければならないし、プレフィックス（ ＩＡＬＩとの関連において先に説明した）の存在も分がっていなければならない 。ＥＭＵｊＭＯＤＥ制御信号はＮＩＲＪＥＮデコーダへ入力されるが、他のデコ ーダによっても使用される。

エスケープ検出（ＥＳＣＪＥＴＩ入カ制御信号は、命令が２バイトの演算フード をｆＴしているかを表すために、ＮＩＲ−ＧＥＮデコーダに送り込まれる。さら に、エミコレー／ヨノ命令が検出されるとメールボックス・レジスタのローディ ングを起こすために、選択演算コード拡張（ＳＥＬＪＰｊＸＴｌ入力制御信号が 使われる。

浮動小数点レジスタ［ＦｊＲＥＧ１人力制御信号は変換された浮動小数点レジス タ・インデックスをＩＤＵに渡す。例えば、１４８６のγ７７動小数フォーマッ トは１７動小数点数用の８個のレジスタを有しているが、それらのレジスタはス タックと同様にアクセスされる。スタック・アクセス方式、即ち、レジスタ０が スタ。

りの一番」二で、レジスタ１が上から２番目といった具合、を使ってこれらのレ ジスタをアクセスできる。このレジスタ・スタックは固定インデックスを有する ８個の線形レジスタを使用することによってエミュレートされり、入力命令がレ ジスタＯを指定すれば、変換ブロック（図示せず）は周知の方法でスタック関連 レジスタ・インデックスを線形レジスタ用のレジスタ・インデックスに変換する 。これによりＩＤＬＩがどのレジスタがスタックの一番上にあるかを記録するこ とができるようになる。

／ステムがエミュレーフｇノ・モードに分岐すると、ＩＣＵはエミュートされて いる命令についての情報を保存する。ＩＤＬＩは、デスティネーションのレジス タインデックスｔＥＭ　ＲＤＥＳＴＩ、ソース（ＥＭ−ＲＤＥＳＴ２＋　、ペー スインデックス情報［ＥＩＪＢＳＩＤＸｌ　１ｍ加えて、命令ノテータサイズ（ ＥＭ　ＤＳＩＺＥＩ及びアドレ’Ｘサイズ（ＥＭ　ＡＳＩＺＥＩも保存する。こ の保存された情報は命令を適切にエミュレートするためにマイクロフード・ルー チンによって使用される。例えば、加算命令のエミュレー／−Ｊ／を考えてみよ う。マイクロコード・ルーチンは、どのアドレス・サイズをエミュレートするか を知るために、加算命令のアドレス・サイズを確定するのにＥＭ　ＡＳＩＺＥを チェックすることがある。

ＮＩＲＧＥＮデフーダ１４２６はサイズデコーダ１４２８を含む。５ＩＺＥデコ ーダ（即チ、５ＩＺＥＩ、５ＩＺＥ２．５ＩＺＥＦ）によって生成されたフィー ルドは命令のアドレス・サイズ、オペランド・サイズ、さらにイミディエト・デ ータ・サイズを表す。１６ビノトか３２ビツトのアドレス・サイズ、８ピｌトが １６ビノトが３２ビツトかのオペランド・サイズ、８ピツトか１６ビノトか３２ ビツトがのイミディエト・データ・フィールド・サイズが各命令用に抽出される 。

もう一つのＮＩＲ−ＧＥＮデコーダはロート情報（ＬＤ−ＩＮＦ）　デコーダ１ ４３ｏと呼ばれる。ＬＤｊＮＦデコーダはロード及び格納の動作に対応する情報 をデコードする。ロード情報は効果的なアドレス計算を行なうために使用される 。Ｃｌ５Ｃ命令セツトは通常多くの様々に異なるアドレス指定モードを支援する から、ロード情報ノフィールド（ＬＤ−ＩＮＦＩ、ＬＤ　ｌＮＦ２、ＬＤ−ＩＮ ＦＦ）はＣｌ５Ｃ命令によッテどのアドレス措定モードが使われているかを指定 するために使用される。

１４８６の基本アドレス指定モードは、アドレスを確定するために足して一つに まとめられるセグメント・フィールドとオフセットを含んでいる。インデックス ・レジスタのスケールに加えて（例えば、インデックス・レジスタがアレイ内の 素子である場合）、インデックス・レジスタを指定できるし、素子を長さで１． ２．４、または８バイトとして指定できる。従って、インデックス・レジスタが アドレスを確定するために加算される前に１．２．４、または８でインデックス ・レジスタを基準化することができる。ベース並びにインデックスもＬＤ　ＩＮ Ｆフィールドで指定できる。

ナノ命令演算コード（ＮＩＲ０ＰＣ）デコーダ１４３２はＡ１オペレーンコン（ パケット１）用の演算コードを転送する。デコードされたフィールド（ＮＩＲ− ＯＰＣＩ、ＮＩＲＯρＣ２、ＮＩＲ−ＯＰＣＦ）は第１命令バイト（８ビツト） と第２バイトからの３つの拡張ビットから成る。

雑演算コード　ｆＭＩｓｃ　０ＰＣ）デコーダ１４３４は、命令が浮動小数点で あるか、及びロード命令が実際に存在しているかどうかを表す。ＭＩＳＣＪＰＣ デコーダによって生成されたフィールドは、浮動データの変換が必要かを示すこ とになる。この情報は命令のフォーマットに係わらず簡単に抽出されるから、こ のデコーダは多重化する必要がない。

バケットＯのＡＯ動作用の演算コードは演算コードデコーダ１４３６により指定 される。ＡＯ演算コードは通常１４８６の入力演算コードから直接コピーされる が、命令によっては演算コードが別の演算コードで置き換えられることがある。

（上記のように、ＮＩＲＪＥＮデフーダにより生成された信号の機能性はデコー ドされているＣｌ５Ｃ型命令七ノドに特有であり、よってＣｌ５Ｃ型命令セツト 並びに本発明のナノ命令フォーマットを検討すると当業者には明確になるはずで ある。）ＥＸＴ　Ｃ０ＤＥデコーダ１４４０はＭｏｄＲ／Ｍバイトから３ビツト の演算コード拡張子を抽出する◇ ｌＮ−０ＲＤＥＲデコーダ１４４２は命令が「順序正しく」実行されなければな らないかを確定するために命令をデコードする。これによって、全ての先行命令 の実行終了までこの命令に対して何もしないようにＩＥＩＪに（指示が出される 。一度命令の実行が完了すると、それに続く命令の実行が開始される。

制御フロージャノブサイズデコーダ１４４４はアドレスを指定するジャンプのデ ィスプレースソフト・サイズを表す。ＣｊＪＶｊＩＺＥとラベルをつけた、この フィールドはツヤノブのアドレス・サイズを指定する。これはＣｌ５Ｃ！１２命 令七ノドに使用されるアドレス指定方式のタイプに特有のものである。

ＤＥＣＭＤＥＳＴ１４４６とラベルをつけた１ビツトのデコーダは命令のデステ イネー／−Ｊ）がメモリ・アドレスであるか否かを表す。

最後に、命令デコーダはレジスタ・コード（インデックス）選択のために３個の レジスタコードデコーダ１４３８を含んでいる。蔦４８６の命令フォーマットは 命令内の様々な場所にあるレジスタ・フィールドのインデックスを符号化する。

これらのフィールドのインデックスはＲＣデコーダにより抽出される。ＭｏｄＲ ／Ｍバイトは２個のレジスタ・インデックスも有しており、それらは演算コード 自体により指定されたデスティネー７：＋ノ／ソースとして使用される。レジス タコードデコーダ１４３８は３つのＲＣフィールド、ＲＣＩ、ＲＣ，及びＲＣ３ を生成する。プロセッサがエミコレー７ツノ・モードでない場合、ＲＣｌ及びＲ Ｃ２は以下のようにＭｏｄＲ／Ｍバイトから抽出され、その命令は浮動小数点命 令ではない。即ち、ＰＣＩ＝　ＭｏｄＲ／Ｍバイトのビット１２：０１で、　Ｒ Ｃ２＝　ＭＯｄＲ／Ｍバイトのビット１５　：　３１で、そしてＲＣ３＝演算コ ードのビット１２・０１゜基本（エミ二し−ンッンでない）モードの浮動小数点 命令では、ＲＣＩ、ＲＣ２、ＲＣ３は以下のように割り当てられる。

ＲＣｌ：５Ｔ（ｏ）ニスタックの１層上ＲＣ２：　５Ｔ（１）＝　スタックの２ 番目のアイテムニスタックの上から２番目ＲＣ３：　５Ｔ（ｉｌ　＝　スタック からｉ番目のアイテムで、そこにおいて、１は演算コードの中に１旨定されてい る。

エミュレ−７ヨン・モードでは、ＲＣＩ、ＲＣ２、ＲＣ３は以下のように割り当 てられる。

ＲＣＩ：　バイト３のビット［４：０ＩＲＣ２・バイト２のビット１１：０１及 びバイト３のビット［７：　５１ＲＣ３：　バイト２のビット１６：１１第１５ 図はＣ５Ｔ−ＧＥＮ、、ＮＩＲＪＥＮ、　５ＥＬＪＥＮの各デコーダ（＋４１４ ．１４３８、＋４２４）の代表的なブロック並びに論理ゲート図を表すものであ る。この第１５図は、ナノ命令オペレーンコンＡＯ及びＡ１のソース並びにデス ティネー７Ｗ１ン・レジスタ・インデックス、さらにロード命令のデスティネー ンラン・レジスタ・インデックスを生成するために、１バイトの演算コード、２ バイトの演算コード及び浮動小数点のデコードされた結果がどのように選択され 、遅延させられ、さらに結合されるかを示す実施例であると理解されるべきもの である。選択、遅延、さらに多重化の技法は、１バイトの演算コード、２バイト の演算コード及び浮動小数点の結果を個別に生成しない信号を除く、命令デコー ダ１２０２により生成される全ての信号に適用される。さらに、言い換えれば、 この実施例により生成された結果はアプリケ−／ラン専用であり、＋４８６命令 を本発明のナノ命令フォーマットにデコードすることに適用される。しかしなが ら、これらの実施例を通じてこれまでに説明してきた原理はＣｌ５Ｃ型からＲ１ ５Ｃ型への命令のアライメント及びデコーディングに概ね適用可能である。

先に説明したように、ＣＳＴ　ＧＥＮデフーダ１４１４はＣ５Ｔｌ、Ｃ５Ｔ２及 びＣ５ＴＦの３つの出力を生成し、その各々は４つの定数５ビツトレジスタ・フ ィールド（計２０ピット）から成り立っている。ＳＥＬ　ＧＥＮはもっと先の部 分ＭｕＸ　Ｉ　５１２でのマルチプレクサの選択のためにレジスタ・フィールド 制御信号（ＦＬＤＩ、ＦＬＤ２、ＦＬＤ３）を生成する。ＣＳＴ　ｌ、Ｃ５Ｔ２ かＣ５ＴＦの結果並びにＦＬＤＩ、ＦＬＤ２、及びＦＬＤＦの結果の選択につい てはマルチプレクサ・ブロック１５０２に概ね示す通りである。３ビツトのＭＬ ＪＸセレクトＩＱ　＋　５０４は、命令が１バイトの演算コード、２バイトの演 算フード、或いはｉ１動小数点命令を有しているかどうかで結果を選択するため に使用される。

Ωサイクル・パイプライン遅延ラッチ１５０４はマルチプレクサ１５０２によっ て選択された結果と、３つのレジスタ制御フィールドのＲＣＩ、ＲＣ２、ＲＣ３ を遅延させるために使用される。Ωパイプライン遅延ラッチ１５０４への各入力 は対向してクロックされた一対のラッチ１５０８に送られる。このラッチの内容 はマルチプレクサ１５１０により選択される。この配列はＩＡＵとの関連で先に 説明したΩサイクル遅延３１６に類似している。

さらにその先の多重化のステージはブロック１５１２に示す通りである。マルチ プレクサ１５０２によって選択された定数レジスタ・フィールドは、＋５１４に 概ね示すように、ｒｅｇｃｌからｒｅｇｃ４まで個々にラベルをつけた４つの個 別のフィールドとしてマルチプレクサ１５１２へ入力される。ブロック１５１２ への人力としても示したのは、演算フード及びＭｏｄＲ／Ｍバイトからの抽出レ ジスタフィールド、ＲＣＩ、ＲＣ２及びＲＣ３である。概ね１５１８に示した動 作Ａ１用のソース及びデステイネーン−１７のレジスタ・インデックスａｔ−ｒ ｄ及びａｌ−ｒｓだ１すでなく、概ね１５１６に表わした動作Ａｏ用のソース及 びデステイネーンヨンのレジスタ・インデックスａ（ｊｒｄ及びａｏ−ｒｓを生 成するためにＦＬＤ制御信号１５２０の制御の下プロ、り１５１２の論理により 、ｒｅｇｃフィールド並びにＲＣフィールドが結合される。

ロード命令のデスティネー７−Ｉン・レジスタ・インデックスである、インデッ クスｌｄ　ｒｄもブロック１５１２で選択される。

４、ＯＺコ一　２ 本発明におけるデコードＦＩＦＯｆＤＦＩＦＯｌのブロック図は第１６Ａ図に示 す通りである。ＤＦＩＦＯは４個の完全なバケットを保持し、その各々には４つ のナノ命令、２つのイミディエト・データ・フィールド、及び１つのディスプレ ースソフト・フィールドが入っている。各バケットはＤＦＩＦＯのルベルのパイ プライン・レジスタに対応している。これらのバケットはＩＤＩＪで生成されて ＩＥｕが新規のバケットを要求する各サイクル期間中に［）Ｆ　ＩＦＯに押し出 される。バケット内のナノ命令はバケット０及びバケット１と呼ばれる２つのグ ループに分けられる。バケットＯはロード、ＡＬＵ、及び／または格納の動作で 構成され、その動作は１．２、もしくは３ナノ命令に対応している。バケット１ は１ナノ命令に相当するＡＬＵ動作のみである。この分割の結果、１個のバケッ トは２つのＡＬＬＪ動作のみを含み、その１つだけがメモリを参照できる。その 後に続く命令が共にメモリ・オペランドを要求する場合、それらの命令は別々の バケットに入れられなければならない。

第１６８図から分かるように、各バケット及びパケット全体に関する、相当量の 一般的な情報があるだけである。この情報は一般情報ＦＩＦＯに格納される。デ フォルトでは、１個のバケ）ｌ）内に入った４っのナノ命令がＮＩＲＯからＮｌ Ｒ３への順序で実行される。ＮｌＲ３はＮＩＲＯ〜ＮｌＲ２の前に実行されなけ ればならないことを示すようにバケットの一般情報ビ／トの一つを設定すること ができる。この特徴により連続する命令を単一のバケットにまとめることが容易 になる。何故なら、その順序はもはやパケット要件を満たす能力に影響しないか らである。

第１６Ｃ図はパケット０〜バケツト４のイミディエト・データ及びディスプレー スメ／トＦＩＦＯを示す。ＩＭＭＯはパケット０に対応するイミディエト・デー タを表し、ＩＭＭＩはバケット１にｔ４応するイミディエト・データを表してい る。ＤＩＳＰはバケットＯに対応するディスプレースソフトを表わしている。Ｄ ＩＳＰフィールドはアドレス計算の一部としてしか使用されないから、パケット １はＤＩＳＰ情報を使用しない。

上述の３タイプのナノ命令の具体例を第１７図に示す。フィールドの記述並びに 定義については添付Ａ、ペー、；１〜１０に述べる。これらの表は各バケットの 内容についての情報を提供するものである。

本発明に基づく様々な実施例を先に記述してきたが、あくまで例として提示した ものであり、それにより限定されるものではないことが理解されるはずである。

従って、本発明の広さ並びに範囲については上記の例としての実施例によって制 限されるべきものではなく、以下に記載の特許請求の範囲及びそれに相当するも のに従ってのみ定められるべきことである。

区 第５図 第７Ｂ図 区 区 く く 恢 区 ｍ 派 区 ○ 昧 第１６Ａ図 第１６Ｃ図 区 恢 フロントページの続き （７２）発明者　ニューエン　リートロンアメリカ合衆国　９５０３０　カリフ ォルニア州　モンテセレノ、ダニエル　プレース（７２）発明者　ワシ　ジョハ ネス アメリカ合衆１ｍ　９４０６２　カリフォルニア州　レッド　ウッド　シティ　 キングストリート２５

Claims (1)

1. 【特許請求の範囲】 １．複合命令のストリームから複合の可変長コンピュータ命令を抽出してアライ メントするためのシステムで、各複合命令が不定数の命令バイトに細分されてお り、そのシステムが、 （ａ）複合命令のストリームを受け取るための第１手段と、（ｂ）前記第１手段 に応答して、複合命令のストリームから命令バイト・セットを抽出するための第 ２手段と、 （ｃ）前記第２手段に応答して、複合命令の第１命令に対応する命令バイト数を 確定するための第３手段と、 （ｄ）前記第３手段に応答して、前記の該当する命令バイト数に基づいて複合命 令の前記第１命令をアライメントするための第４手段と、（ｅ）前記第４手段に 応答して、複合命令の前記第１命令を出力するための第５手段と、 を備えていることを特徴とするシステム。 ２．前記第２手段が抽出シフト制御信号に基づいて複合命令ストリームから命令 バイトを抽出するための抽出シフタを備えていることを特徴とする請求項１記載 のシステム。 ３．前記システムが、 少なくとも一つの整列ラッチをさらに備えており、前記第４手段が整列シフト制 御信号に基づいて複合命令をアレイメントすろための整列シフタをさらに備えて おり、前記整列シフタが少なくとも一つの整列ラッチに対してアライメントされ た複合命令バイトを出力することを特徴とする請求項１記載のシステム。 ４．前記第３手段が前記整列ラッチから前記のアライメントされた複合命令を受 け取り、さらに前記のアライメントされた複合命令バイトに基づいて複合命令中 の命令バイト数を確定し、出力するための次命令検出器を備えていることを特徴 とすろ請求項３記載のシステム。 ５．前記整列シフト制御信号が前記次命令検出器により確定された先行複合命令 の命令バイト数から成り、さらに前記整列シフタが次の複合命令に対応するさら なる命令バイトをアライメントするために前記命令バイト数をシフトし、前記整 列シフタがそれから前記の次の複合命令に対応する前記さらなる命令バイトを前 記の少なくとも１つの整列ラッチに出力することを特徴とする請求項４記載のシ ステム。 ６．前記システムが前記の少なくとも一つの整列ラッチから前記のアライメント された複合命令バイトを受け取り、且つ前記のアライメントされた複合命令バイ トの始めに含まれたブレフィックス・バイト数を確定するためのプレフィックス 検出器をさらに備えていることを特徴とする請求項３記載のシステム。 ７．前記システムが前記の少なくとも一つの整列ラッチから前記のアライメント された複合命令バイトを受け取るためのプレフィックス検出器をさらに備えてお り、且つ前記のアライメントされた複合命令バイトの始めに含まれたプレフィッ クス・バイト数を確定することを特徴とする請求項５記載のシステム。 ８．前記整列シフト制御信号が前記プレフィックス検出器により確定された前記 のプレフィックス・バイト数から成り、且つ対応するプレフィックス・バイト数 をシフトアウトするために、前記整列シフト制御信号が前記整列シフタに受け取 られることを特徴とする請求項６記載のシステム。 ９．前記整列シフト制御信号が前記プレフィックス検出器により確定された前記 のプレフィックス・バイト数から成り、且つ対応するプレフィックス・バイト数 をシフトアウトするために前記整列シフタに受け取られることを特徴とする請求 項７記載のシステム。 １０．前記の少なくとも一つの整列ラッチからアライメントされた複合命令バイ トを受け取り、且つ前記の抽出された命令バイト中のイミディエト・データ及び ディスプレースメント・データの位置を確定するための第６手段をさらに備えて いる請求項３記載のシステム。 １１．前記第６手段が、 （ａ）前記のアライメントされた複合命令バイトに対応するイミディエト・デー タをアライメントするためのイミディエト・データ・シフタと、（ｂ）前記のア ライメントされた複合命令バイトに対応するディスプレースメント・データをア ライメントするためのディスプレースメント・データ・シフタと、 をさらに備えていることを特徴とする請求項１０記載のシステム。 １２．前記イミディエト・データ・シフタ及び前記ディスプレースメント・デー タ・ンフタが前記のアライメントされたイミディエト・データ及び前記のアライ メントされたディスプレースメント・データを命令デコーダ・ユニットに直接出 力することを特徴とする請求項１１のシステム。 １３．前記の第１手段がバスを有することを特徴とする請求項１のシステム。 １４．前記バスがバッファ装置から複合命令ストリームを受け取ることを特徴と する請求項１３記載のシステム。 １５．不定数の命令バイトに各々細分された、複合命令ストリームからの複合の 可変長コンピュータ命令を抽出し、さらに複合命令の個々の命令の命令バイトを アライメントするための方法で、その方法が、（１）複合命令ストリームの一部 を受け取るステップと、（２）抽出シフタを使って、第１命令バイトで始まる命 令バイトの第１セットを抽出するステップと、 （３）前記の命令バイト・セットを整列ラッチに渡すステップと、（４）前記ラ ッチから次命令検出器にアライメントされた命令バイトを出力するステップと、 （５）前記の次命令検出器を使って前記の命令バイト・セットに基づき第１命令 の終わりを確定するステップと、 （６）命令バイトの次のセットを抽出し、且つ整列シフタに供給するために前記 抽出シフタを制御するステップと、（７）次の命令をアライメントして出力する ために前記整列シフタを制御するステップと、 （８）前記整列シフタの前記出力を前記整列ラッチにラッチするステップと、（ ９）複合命令ストリーム中の残りの命令バイトに関して４〜８のステップを繰り 返すステップと、 を備えていることを特徴とする方法。 １６．前記ラッチからのアライメントされた命令バイトを命令デコード・ユニッ トに出力するステップと、 アライメントされた命令バイトをロード、格納及び算術・論理の動作グループか ら成る１つ以上のナノ命令動作にデコードするステップと、をさらに備えている ことを特徴とする請求項１５記載の方法。 １７．前記１つ以上のナノ命令動作を事前に定められたロード、格納及び算術論 理の動作フィールドから成る命令バケットに入れるステップと、前記命令パケッ トを第１命令ラッチににそして当該第１命令ラッチが空でない場合は第２命令ラ ッチに格納するステップと、前記命令バケット・フィールドの組み合わせを支配 する所定のルール・セットに基づいて、前記の第１及び第２の命令ラッチの内容 を最終命令バケットに統合するステップと、 をさらに備えていることを特徴とする請求項１５記載の方法。 １８．前記ラッチからプレフィックス検出器にアライメントされた命令バイトを 出力するステップと、 プレフィックス情報を提供するために、１個以上のプレフィックス・バイトが存 在するか否かを確定するステップとを備えており、プレフィックス・バイトが存 在する場合、（ｉ）前記プレフィックス情報をラッチし、プレフィックス・バイ トが存在しない場合、（ｉｉ）前記の次命令検出器の出力を選択することを特徴 とする請求項１５記載の方法。 １９．サブステツプ（ｉ）が、対応するアライメントされた命令を有する前記ラ ッチ・プレフィックス情報を出力するステップをさらに備えていることを特徴と する請求項１８記載の方法。 ２０．前記最終命令バケットをナノ命令デコーダに出力するステップをさらに備 えていることを特徴とする請求項１７記載の方法。 ２１．不定数の命令バイトを有する複合コンピュータ命令を、縮小命令セット・ コンピュータで処理するためのナノ命令動作にデコードするためのシステムで、 そのシステムが （ａ）アライメントされた複合命令を受け取るための第１手段と、（ｂ）前記第 １手段から前記のアライメントされた複合命令を受け取り、且つ前記アライメン トされた複合命令をロード、格納及び算術・論理の動作グループから成る１個以 上のナノ命令にデコードするための第２手段と、（ｃ）前記第２手段に応答して 、前記の１個以上のナノ命令動作を事前に定められたロード、格納及び算術・論 理の動作フィールドから成る命令バケットに入れるための第３手段と、 （ｄ）前記第３手段に応答して、前記命令バケットを第１命令ラッチに、そして 当該第１命令ラッチが空でない場合、第２命令ラッチに格納するための第４手段 と、 （ｅ）前記第４手段に応答して、前記命令バケット・フィールドの組み合わせを 支配する所定のルール・セットに基づき、前記第１及び第２命令ラッチの内容を 最終命令バケットに統合するための第５手段と、を備えていることを特徴とする システム。 ２２．前記命令バケット及び最終バケットが各々第１及び第２命令バケットから 成ることを特徴とする請求項２１記載のシステム。 ２３．前記第１命令パケットが３個ののナノ命令動作フィールドから成ることを 特徴とする請求項２２記載のシステム。 ２４．前記第２命令バケットが１個のナノ命令動作フィールドから成ることを特 徴とする請求項２２記載のシステム。 ２５．前記第１命令バケットの前記３個のナノ命令動作フィールドがロード・ナ ノ命令動作フィールド、格納ナノ命令動作フィールド及び算術論理ナノ命令演算 フィールドから成ることを特徴とする請求項２３記載のシステム。 ２６．前記第２命令バケットの前記の１個のナノ命令動作フィールドが算術論理 ナノ命令演算フィールドから成ることを特徴とする請求項２４記載のシステム。 ２７．以下の条件、 （ｉ）第１及び第２命令ラッチのみが共に１個の算術論理演算を格納する、（ｉ ｉ）第１及び第２命令ラッチのうちの１個のみが１個の算術論理演算を格納し、 もう１個が１つのロード動作、１つの格納動作、及び１つの算術論理演算のみを 格納する、 のうちの１つが存在する場合、前記第１及び第２バケットの前記組み合わせが発 生することを特徴とする請求項２１記載のシステム。 ２８．前記第３手段がマルチプレクサを備えていることを特徴とする請求項２１ 記載のシステム。 ２９．前記第４手段が制御ゲートー式を備えていることを特徴とする請求項２１ 記載のシステム。 ３０．不定数の命令バイトを有する複合コンピュータ命令を、縮小命令セット・ コンピュータで処理するためのナノ命令動作にデコードするための方法で、その 方法が、 （１）アライメントされた複合命令を受け取るステップと、（２）前記アライメ ントされた複合命令をロード、格納及び算術論理の動作グループから成る１個以 上のナノ命令動作にデコードするステップと、（３）前記の１個以上のナノ命令 動作を事前に定められたロード、格納及び算術論理の動作フィールドから成る命 令バケットの中に入れるステップと、（４）前記命令バケットを第１命令ラッチ に、そして当該第１命令ラッチが空でない場合は、第２命令ラッチに格納するス テップと、（５）前記命令バケット・フィールドの組み合わせを支配する所定の ルールセットに基づいて、前記第１及び第２命令ラッチの内容を最終命令バケッ トに統合するステップと、 を備えていることを特徴とする方法。 ３１．前記統合するステップが、前記第１及び第２命令ラッチの前記内容を前記 最終命令バケット内の第１及び第２命令バケットに格納するステップをさらに備 えていることを特徴とする請求項３０記載の方法。 ３２．前記統合するステップが、前記第１及び第２命令ラッチの前記内容を前記 第１命令バケット内の３個のナノ命令動作フィールドの中に格納するステップを さらにまた備えていることを特徴とする請求項３１記載の方法。 ３３．前記のさらに格納するステップが、前記第１及び第２命令ラッチの前記内 容を前記第２命令バケット内の１個のナノ命令動作フィールドの中に格納するス テップを備えていることを特徴とする請求項３２記載の方法。 ３４．前記統合するステップが、 （ｉ）前記第１及び第２命令ラッチが共に１つの算術論理演算のみを格納するか 、或いは （ｉｉ）前記の第１及び第２命令ラッチのうちの１個のみが１つの算術論理演算 のみを格納し、もう１個が１つのロード動作、１つの格納動作、及び１つの算術 論理演算のみを格約するか、 を確定することによって前記第１及び第２バケットの前記組み合わせを実行する ことを特徴とする請求項３０記載の方法。