JPH073821B2 - バイポーラ・トランジスタの製造方法 - Google Patents
バイポーラ・トランジスタの製造方法Info
- Publication number
- JPH073821B2 JPH073821B2 JP1271891A JP27189189A JPH073821B2 JP H073821 B2 JPH073821 B2 JP H073821B2 JP 1271891 A JP1271891 A JP 1271891A JP 27189189 A JP27189189 A JP 27189189A JP H073821 B2 JPH073821 B2 JP H073821B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base
- region
- semiconductor
- overhang
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- 238000005530 etching Methods 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 12
- 238000001459 lithography Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 238000000992 sputter etching Methods 0.000 description 8
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 7
- 239000007943 implant Substances 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002739 metals Chemical group 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 229910001425 magnesium ion Inorganic materials 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
- H01L29/0817—Emitter regions of bipolar transistors of heterojunction bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は高性能、高微細化、及び高デバイス集積をもた
らすヘテロ接合バイポーラ型トランジスタに関する。
らすヘテロ接合バイポーラ型トランジスタに関する。
B.従来の技術 バイポーラ・トランジスタ技術において周波数性能、微
細化、及びデバイス集積度が向上するにしたがい、ある
パラメータを改善するためのトランジスタの設計が、他
のパラメータの劣化をもたらすことがしばしば生じるよ
うになった。
細化、及びデバイス集積度が向上するにしたがい、ある
パラメータを改善するためのトランジスタの設計が、他
のパラメータの劣化をもたらすことがしばしば生じるよ
うになった。
希望するデバイスの構造的特徴が、製造に用いられる加
工手法によって、達成可能性及び再現性の両面において
しばしば制限されることのある化合物半導体材料の重畳
層におけるアレイの形で製造されるヘテロ接合バイポー
ラ・トランジスタの場合に、これは特に当てはまるもの
である。このタイプの構造において、材料のエッチング
及び付着した材料の位置合せに関する精度は性能、微細
化及び再現性との兼合いを必要とする。デバイスの構造
及びこれを作成する材料が、これを高い再現性で製造す
るための重要な要素となる。
工手法によって、達成可能性及び再現性の両面において
しばしば制限されることのある化合物半導体材料の重畳
層におけるアレイの形で製造されるヘテロ接合バイポー
ラ・トランジスタの場合に、これは特に当てはまるもの
である。このタイプの構造において、材料のエッチング
及び付着した材料の位置合せに関する精度は性能、微細
化及び再現性との兼合いを必要とする。デバイスの構造
及びこれを作成する材料が、これを高い再現性で製造す
るための重要な要素となる。
高い性能をもたらすことのできる、３種類のヘテロ接合
バイポーラ・トランジスタの構造及び関連する方法が、
文献に報告されている。３つの構造はすべて、大面積の
層の上のエピタキシャル・エミッタを使用しており、こ
の層はその後の形成工程において、デバイスのベース及
びコレクタ電極として構成される。
バイポーラ・トランジスタの構造及び関連する方法が、
文献に報告されている。３つの構造はすべて、大面積の
層の上のエピタキシャル・エミッタを使用しており、こ
の層はその後の形成工程において、デバイスのベース及
びコレクタ電極として構成される。
1985年IEEE IEDM論文集328〜331ページに記載されてい
る構造及び方法においては、AlGaAs〜GaAsヘテロ接合バ
イポーラ・トランジスタが記載されている。この場合、
エピタキシャルＮ型AlGaAs−N+型GaAsエミッタが大面積
のP+型AlGaAsベース領域に形成され、エミッタの側面が
ベース接点部材を整合させる側壁絶縁材によって覆われ
る。短絡を生じずにベース金属のリフト・オフを反復し
て行なうために、特に注意を払わなければならない。さ
らに、自然のエッチ・ストップを有していないエッチン
グを使用してエッチング操作を行なうときにも、特に注
意を払わなければならない。
る構造及び方法においては、AlGaAs〜GaAsヘテロ接合バ
イポーラ・トランジスタが記載されている。この場合、
エピタキシャルＮ型AlGaAs−N+型GaAsエミッタが大面積
のP+型AlGaAsベース領域に形成され、エミッタの側面が
ベース接点部材を整合させる側壁絶縁材によって覆われ
る。短絡を生じずにベース金属のリフト・オフを反復し
て行なうために、特に注意を払わなければならない。さ
らに、自然のエッチ・ストップを有していないエッチン
グを使用してエッチング操作を行なうときにも、特に注
意を払わなければならない。
「IEEE電子デバイス・レター（IEEE Electron Device L
etters）」Vol.EDL−７、No.11、1986年11月、pp.615−
617記載の構造及び方法において、エミッタ接点はエピ
タキシャル・エミッタ電極の内側に整合配置される。こ
のような構造は整合の精度に限界があるため、エミッタ
の面積を大きくすることが必要である。このことは結
局、ベース領域に大きな固有抵抗をもたらす。これらの
条件のもとでは、このような構造のエミッタ−ベース及
びコレクタ−ベースのキャパシタンスも大きなものとな
る。
etters）」Vol.EDL−７、No.11、1986年11月、pp.615−
617記載の構造及び方法において、エミッタ接点はエピ
タキシャル・エミッタ電極の内側に整合配置される。こ
のような構造は整合の精度に限界があるため、エミッタ
の面積を大きくすることが必要である。このことは結
局、ベース領域に大きな固有抵抗をもたらす。これらの
条件のもとでは、このような構造のエミッタ−ベース及
びコレクタ−ベースのキャパシタンスも大きなものとな
る。
「IEEE電子デバイス・レター（IEEE Electron Device L
etters）」Vol.EDL−７、No.12、1986年12月、pp.694−
696記載の構造及び方法において、 AuGeが湿式エッチング・レジストとして、またエミッタ
接点として使用され、かつエミッタ接点のオーバハング
がベース接点の付着の際に、ベース接点近接制御手段と
して働く。この構造及び方法には、再現性及び性能に影
響を及ぼすことのある４つの制限がある。Au合金にはエ
ッチングの際に充分注意しなければならない。1000Åの
厚さのGaAs及び2000ÅのAlGaAsの湿式エッチングを制御
し、1000Åの厚さのＰ型GaAs層で停止させることが困難
である。ベースは示されているように、ベース領域の非
本質的ベース部分の抵抗を小さくするために高導電性に
変換することはしていない。このような非本質的ベース
部分のP+への修正をイオン注入によって試みた場合、Au
Ge合金の存在によって課される温度の制約によって、以
降の注入アニーリングが不可能となる。最後に、エミッ
タは接点孔の周知の絶縁及びエッチングを使用する場
合、相互接続ワイヤを付着する際の制限に適合するよう
に、充分な大きさでなければならない。
etters）」Vol.EDL−７、No.12、1986年12月、pp.694−
696記載の構造及び方法において、 AuGeが湿式エッチング・レジストとして、またエミッタ
接点として使用され、かつエミッタ接点のオーバハング
がベース接点の付着の際に、ベース接点近接制御手段と
して働く。この構造及び方法には、再現性及び性能に影
響を及ぼすことのある４つの制限がある。Au合金にはエ
ッチングの際に充分注意しなければならない。1000Åの
厚さのGaAs及び2000ÅのAlGaAsの湿式エッチングを制御
し、1000Åの厚さのＰ型GaAs層で停止させることが困難
である。ベースは示されているように、ベース領域の非
本質的ベース部分の抵抗を小さくするために高導電性に
変換することはしていない。このような非本質的ベース
部分のP+への修正をイオン注入によって試みた場合、Au
Ge合金の存在によって課される温度の制約によって、以
降の注入アニーリングが不可能となる。最後に、エミッ
タは接点孔の周知の絶縁及びエッチングを使用する場
合、相互接続ワイヤを付着する際の制限に適合するよう
に、充分な大きさでなければならない。
C.発明が解決しようとする課題 技術の進歩にしたがい、抵抗及びキャパシタンスという
電気的なデバイス・パラメータをできるだけ小さくし、
かつ実施容易なプロセス技術を用いることが、デバイス
の性能に必須のものとなってきた。本発明はこのような
問題を解決するものである。
電気的なデバイス・パラメータをできるだけ小さくし、
かつ実施容易なプロセス技術を用いることが、デバイス
の性能に必須のものとなってきた。本発明はこのような
問題を解決するものである。
D.課題を解決するための手段 本発明は、ベース層の上に、ベース層と接合してこの接
合領域によってバイポーラ・トランジスタの基本デバイ
ス面積を定めかつこの接合領域を覆うように横方向に広
がった形状を有するオーバハング部材を形成し、このオ
ーバハングを利用してベース層に不純物を導入すること
により、非本質的ベース領域即ち外部ベース領域の導電
性を高めるようにしたものである。オーバハングは、非
本質的ベース領域に対する接点を付着する際に、オーバ
ハング部材に付着する接点金属と非本質的ベース領域に
付着する接点金属とを明確に分離するように働く。
合領域によってバイポーラ・トランジスタの基本デバイ
ス面積を定めかつこの接合領域を覆うように横方向に広
がった形状を有するオーバハング部材を形成し、このオ
ーバハングを利用してベース層に不純物を導入すること
により、非本質的ベース領域即ち外部ベース領域の導電
性を高めるようにしたものである。オーバハングは、非
本質的ベース領域に対する接点を付着する際に、オーバ
ハング部材に付着する接点金属と非本質的ベース領域に
付着する接点金属とを明確に分離するように働く。
E.実施例 技術の現況において、ヘテロ接合バイポーラ・トランジ
スタを用いる集積回路テクノロジーのほとんどが、埋込
みコレクタ及び露出エミッタを含んでいるので、この構
造を説明する。しかしながら、上述の原理に照らして、
当分野の技術者には、エミッタとコレクタの役割を逆に
することもできることを明らかであろう。
スタを用いる集積回路テクノロジーのほとんどが、埋込
みコレクタ及び露出エミッタを含んでいるので、この構
造を説明する。しかしながら、上述の原理に照らして、
当分野の技術者には、エミッタとコレクタの役割を逆に
することもできることを明らかであろう。
本発明の特徴を次の３種類のヘテロ接合バイポーラ構造
の製造に関連して説明する。
の製造に関連して説明する。
第１は第１図ないし第10図について説明するもので、台
形オーバハング・エミッタを用いる。
形オーバハング・エミッタを用いる。
第２は第11図ないし第19図について説明するもので、側
壁付着オーバハング・エミッタを用いる。
壁付着オーバハング・エミッタを用いる。
第３は第20図ないし第28図について説明するもので、頂
部付着オーバハング・エミッタを用いる。
部付着オーバハング・エミッタを用いる。
第１図において、当分野の標準にしたがって、重畳され
たサブコレクタ層３、コレクタ層４及びベース層５で構
成された化合物半導体構造が、バッファ層２を有する支
持基板１に設けられる。第１図の構造は、これも当分野
の標準である分子線エピタキシ（MBE）または金属有機
化学蒸着（MOCVD）タイプの手法を使用して連続した層
を成長させたものである。
たサブコレクタ層３、コレクタ層４及びベース層５で構
成された化合物半導体構造が、バッファ層２を有する支
持基板１に設けられる。第１図の構造は、これも当分野
の標準である分子線エピタキシ（MBE）または金属有機
化学蒸着（MOCVD）タイプの手法を使用して連続した層
を成長させたものである。
半絶縁（SI）GaAs基板１上には、厚さが0.5ミクロン程
度のGaAsのバッファ層２が成長され、基板１の欠陥の影
響を軽減する。バッファ層２上には、厚さ0.5ないし１
ミクロン程度のN+型GaAsの層３が成長される。層３上に
は、厚さが約0.2ミクロンのＮ型AlGaAsの層４が成長さ
れ、層４上には、厚さ約0.15ミクロンのＰ導電型のGaAs
の層５が成長される。
度のGaAsのバッファ層２が成長され、基板１の欠陥の影
響を軽減する。バッファ層２上には、厚さ0.5ないし１
ミクロン程度のN+型GaAsの層３が成長される。層３上に
は、厚さが約0.2ミクロンのＮ型AlGaAsの層４が成長さ
れ、層４上には、厚さ約0.15ミクロンのＰ導電型のGaAs
の層５が成長される。
次に第２図、第３図及び第４図を参照して、台形オーバ
ハング・エミッタの構造と製造を説明する。本発明によ
れば、第２図の時点で、層５の表面６に付着されたSiO2
の層７には、開口８が形成されるが、この場合、表面６
の露出部分は作ろうとしているデバイスの設計された電
気特性に合わせたサイズとなる。層７は厚さ約3500Åで
あり、開口８の側壁９には約60′の傾斜が設けられる。
このような傾斜は、まずリソグラフィに使用される上置
フォトレジストに同様な傾斜を作成し、次いでレジスト
の現像後に高温でレジストをリフローすることによって
得られる。
ハング・エミッタの構造と製造を説明する。本発明によ
れば、第２図の時点で、層５の表面６に付着されたSiO2
の層７には、開口８が形成されるが、この場合、表面６
の露出部分は作ろうとしているデバイスの設計された電
気特性に合わせたサイズとなる。層７は厚さ約3500Åで
あり、開口８の側壁９には約60′の傾斜が設けられる。
このような傾斜は、まずリソグラフィに使用される上置
フォトレジストに同様な傾斜を作成し、次いでレジスト
の現像後に高温でレジストをリフローすることによって
得られる。
次いで、レジストの傾斜を、レジストと二酸化シリコン
の両方をほぼ同じ速度でエッチするCF4反応性イオン・
エッチングによって下側の酸化物層７に再現する。開口
を形成するパラメータは、開口８の底部における表面６
の露出面積が、デバイスのエミッタの設計面積となるよ
うになされる。
の両方をほぼ同じ速度でエッチするCF4反応性イオン・
エッチングによって下側の酸化物層７に再現する。開口
を形成するパラメータは、開口８の底部における表面６
の露出面積が、デバイスのエミッタの設計面積となるよ
うになされる。
第３図に関して説明を続けると、厚さ約0.1ミクロンの
Ｎ型AlGaAsの層10が表面６及び層７上にエピタキシャル
に成長される。その後、厚さ約0.4ミクロンのN+型GaAs
の層11が層10上にエピタキシャルに、かつこれと共形的
に成長される。
Ｎ型AlGaAsの層10が表面６及び層７上にエピタキシャル
に成長される。その後、厚さ約0.4ミクロンのN+型GaAs
の層11が層10上にエピタキシャルに、かつこれと共形的
に成長される。
次に第４図を参照すると、化学／機械研磨、イオン・ミ
リングまたは反応性イオン・エッチングなどの手法を使
用して、層７上の層10及び11の一部が除去される。特
に、イオン・ミリングまたは反応性イオン・エッチング
を使用した場合、ポリイミドなどの平坦化材料をまずコ
ーティングできる。SiO2層７上の層11及び10の除去後、
たとえば緩衝HF酸を使用して、層７自体が除去される。
この操作の後、第４図の構造がもたらされる。台形オー
バハング・エミッタはエピタキシャルであって、除去前
に層７の開口８であった表面６の部分で、層５とのエミ
ッタ−ベース接合を形成する。
リングまたは反応性イオン・エッチングなどの手法を使
用して、層７上の層10及び11の一部が除去される。特
に、イオン・ミリングまたは反応性イオン・エッチング
を使用した場合、ポリイミドなどの平坦化材料をまずコ
ーティングできる。SiO2層７上の層11及び10の除去後、
たとえば緩衝HF酸を使用して、層７自体が除去される。
この操作の後、第４図の構造がもたらされる。台形オー
バハング・エミッタはエピタキシャルであって、除去前
に層７の開口８であった表面６の部分で、層５とのエミ
ッタ−ベース接合を形成する。
次に第５図を参照すると、台形オーバハング・エミッタ
の特徴の略図が示されている。第５図には、設計面積で
あるエミッタ−ベース接合12の他に、オーバハング13は
たとえば不純物としてマグネシウムを使用して、イオン
注入による垂直不純物導入操作により、層５の領域14及
び15をP+と示されている高導電性に変換することができ
るようにする。高導電性への変換は、エミッターベース
接合12に近接しているが、そこから約0.2ミクロン離隔
されている位置16まで行なわれる。
の特徴の略図が示されている。第５図には、設計面積で
あるエミッタ−ベース接合12の他に、オーバハング13は
たとえば不純物としてマグネシウムを使用して、イオン
注入による垂直不純物導入操作により、層５の領域14及
び15をP+と示されている高導電性に変換することができ
るようにする。高導電性への変換は、エミッターベース
接合12に近接しているが、そこから約0.2ミクロン離隔
されている位置16まで行なわれる。
第５図の台形オーバハング・エミッタによって達成され
る付加的な利点は、後のリフト・オフ金属化操作におい
て明確な分離を与えるのに役立つ鮮鋭なレッジすなわち
たな状部分18が台形によってもたらされること、及び以
降の平坦化操作に使用されるエミッタの高さが、第２図
で付着された層７の単純で、制御可能な厚さによって確
立されることである。
る付加的な利点は、後のリフト・オフ金属化操作におい
て明確な分離を与えるのに役立つ鮮鋭なレッジすなわち
たな状部分18が台形によってもたらされること、及び以
降の平坦化操作に使用されるエミッタの高さが、第２図
で付着された層７の単純で、制御可能な厚さによって確
立されることである。
垂直不純物導入操作が当技術分野で周知のイオン注入手
法である場合には、アニール操作が製造のこの時点で行
なわれ、重要な寸法及び不純物の分布に対する劣化効果
が最小となる。
法である場合には、アニール操作が製造のこの時点で行
なわれ、重要な寸法及び不純物の分布に対する劣化効果
が最小となる。
第６図ないし第10図において、デバイスの金属化及び分
離を説明する。
離を説明する。
第６図には、標準リソグラフィ手法を使用して形成され
た分離領域20及び21ならびにコレクタ接点22を有する構
造が示されている。ホウ素イオン注入を、要素20及び21
に使用できる。イオン注入手法を使用した場合、非本質
的ベース領域14及び15、分離領域20及び21ならびにコレ
クタ接点リーチスルー22に対するすべてのアニーリング
を一回の温度サイクルに組み合わせることがしばしば可
能となる。
た分離領域20及び21ならびにコレクタ接点22を有する構
造が示されている。ホウ素イオン注入を、要素20及び21
に使用できる。イオン注入手法を使用した場合、非本質
的ベース領域14及び15、分離領域20及び21ならびにコレ
クタ接点リーチスルー22に対するすべてのアニーリング
を一回の温度サイクルに組み合わせることがしばしば可
能となる。
次に第７図を参照すると、非本質的ベース領域でのベー
ス接点部分の形成、及びエミッタ上の平坦化ガイド（平
坦化操作において基準位置を与える）の形成が示されて
いる。当技術分野で周知の適切なリソグラフィ及びリフ
ト・オフを使用して、非本質的ベースに対する接点23及
び24、ならびにエミッタに対する金属層25が、たとえば
Au/Mnの厚さ約0.2ミクロンの層を使用して付着される。
本発明によれば、エミッタの台形オーバハング形状は、
金属が非本質的ベース及びエミッタに付着された場合
に、非本質的ベースに対する接点23及び24の横方向の広
がりを、エミッタに近接しているがこれから離隔した位
置で終端させる。このリフト・オフ操作において、レッ
ジ18はベース接点23及び24ならびにエミッタ平坦化ガイ
ド25への金属の所望の明確な分離をもたらす。ベース接
点23及び24は、図示のように、分離領域21の一部を含
め、エミッタから希望するだけ横方向へ延びることがで
きる。
ス接点部分の形成、及びエミッタ上の平坦化ガイド（平
坦化操作において基準位置を与える）の形成が示されて
いる。当技術分野で周知の適切なリソグラフィ及びリフ
ト・オフを使用して、非本質的ベースに対する接点23及
び24、ならびにエミッタに対する金属層25が、たとえば
Au/Mnの厚さ約0.2ミクロンの層を使用して付着される。
本発明によれば、エミッタの台形オーバハング形状は、
金属が非本質的ベース及びエミッタに付着された場合
に、非本質的ベースに対する接点23及び24の横方向の広
がりを、エミッタに近接しているがこれから離隔した位
置で終端させる。このリフト・オフ操作において、レッ
ジ18はベース接点23及び24ならびにエミッタ平坦化ガイ
ド25への金属の所望の明確な分離をもたらす。ベース接
点23及び24は、図示のように、分離領域21の一部を含
め、エミッタから希望するだけ横方向へ延びることがで
きる。
本発明によれば、第７図で完成した構造は、操作が一般
に大面積の付着である場合に、アレイまたは大域配線へ
の接触を容易にする点で有利である。
に大面積の付着である場合に、アレイまたは大域配線へ
の接触を容易にする点で有利である。
次に第８図を参照すると、埋込み平坦化ガイド又はエッ
チ・ストップ25を含む絶縁及び平坦化の様子が示されて
いる。第８図において、二酸化シリコンの層26が構造全
体の上に共形的に形成され、その上にポリイミドなどの
平坦化材料の層27がコーティングによって共形的に配置
され、所定のレベルに達するように形成される。絶縁層
26はその電気絶縁特性、及び平坦化材料と共通した特性
に合わせて選択され、両者ともほぼ同じ速度で、平坦化
ガイド25が露出するまでエッチングによって全体的にエ
ッチされる。
チ・ストップ25を含む絶縁及び平坦化の様子が示されて
いる。第８図において、二酸化シリコンの層26が構造全
体の上に共形的に形成され、その上にポリイミドなどの
平坦化材料の層27がコーティングによって共形的に配置
され、所定のレベルに達するように形成される。絶縁層
26はその電気絶縁特性、及び平坦化材料と共通した特性
に合わせて選択され、両者ともほぼ同じ速度で、平坦化
ガイド25が露出するまでエッチングによって全体的にエ
ッチされる。
第９図において、構造に相互接続配線のための平坦な表
面が設けられる。第９図を参照すると、化学もしくは機
械研磨、イオン・ミリング、及びスパッタ・エッチング
という当技術分野の標準的な手法によって、組合せ層26
及び27が平坦な表面28まで除去される。この操作におい
て、要素11は除去操作におけるガイドとして作用する。
エミッタとなる突状領域10、11の上面は表面28と同平面
にある。なお、実施例では平坦化の工程でエミッタ上の
金属層25を除去しているが、もし希望するなら、金属層
25を突状領域の一部として残すこともできよう。
面が設けられる。第９図を参照すると、化学もしくは機
械研磨、イオン・ミリング、及びスパッタ・エッチング
という当技術分野の標準的な手法によって、組合せ層26
及び27が平坦な表面28まで除去される。この操作におい
て、要素11は除去操作におけるガイドとして作用する。
エミッタとなる突状領域10、11の上面は表面28と同平面
にある。なお、実施例では平坦化の工程でエミッタ上の
金属層25を除去しているが、もし希望するなら、金属層
25を突状領域の一部として残すこともできよう。
第10図に示す完成したデバイスにおいて、平坦表面28上
には、標準的なリソグラフィ及びエッチング手法を使用
して、それぞれコレクタ及びベース接点用の接点リーチ
スルー孔29及び30が形成され、その後、リソグラフィ及
び金属付着によって、エミッタ、ベース及びコレクタの
大域配線接点31、32及び33がそれぞれ形成される。ここ
で、大域配線の単純化及び信頼性が、レベル28がエミッ
タの頂部にあり、すべての接点が同一の平面レベル28に
あり、かつ２部分のベース接点構造23及び32によって、
この位置に融通性が与えられるので、ベース接点32をエ
ミッタ31から引き離せることによって、増強される。
には、標準的なリソグラフィ及びエッチング手法を使用
して、それぞれコレクタ及びベース接点用の接点リーチ
スルー孔29及び30が形成され、その後、リソグラフィ及
び金属付着によって、エミッタ、ベース及びコレクタの
大域配線接点31、32及び33がそれぞれ形成される。ここ
で、大域配線の単純化及び信頼性が、レベル28がエミッ
タの頂部にあり、すべての接点が同一の平面レベル28に
あり、かつ２部分のベース接点構造23及び32によって、
この位置に融通性が与えられるので、ベース接点32をエ
ミッタ31から引き離せることによって、増強される。
次に第11図ないし第19図には、側部付着オーバハング・
エミッタ構造を使用することが示されている。以前の図
と共通の要素には、同じ参照番号を使用する。
エミッタ構造を使用することが示されている。以前の図
と共通の要素には、同じ参照番号を使用する。
第11図において、第１図の構造と共通な層１ないし５を
有する出発単結晶化合物半導体を用いる。第11図におい
て、厚さ約3500ÅのSiOxの層35を付着する。
有する出発単結晶化合物半導体を用いる。第11図におい
て、厚さ約3500ÅのSiOxの層35を付着する。
第12図において、リソグラフィ及び、たとえばCF4を使
用する反応性イオン・エッチング（RIE）によって、製
造されるデバイスのエミッタ−ベース接合の面積の大き
さの面積を有するウィンドウ36が開かれる。
用する反応性イオン・エッチング（RIE）によって、製
造されるデバイスのエミッタ−ベース接合の面積の大き
さの面積を有するウィンドウ36が開かれる。
ウィンドウ36には、第13図に示すように、当技術分野で
標準の２層エミッタ構造が、層５の露出部分上にエピタ
キシャル成長させられる。これは分子線エピタキシ（MB
E）を使用し、層５とエピタキシャルな、厚さ約0.1ミク
ロンのＮ型AlGaAsの第１層37を成長させ、次いで層37と
エピタキシャルな、厚さ約0.45ミクロンのＮ型GaAsの層
38を成長させることによって達成される。次いで、層35
の表面をエッチングし、Ｎ型GaAs38の側壁を、約0.2ミ
クロンのオーバハングの深さ39まで露出させる。
標準の２層エミッタ構造が、層５の露出部分上にエピタ
キシャル成長させられる。これは分子線エピタキシ（MB
E）を使用し、層５とエピタキシャルな、厚さ約0.1ミク
ロンのＮ型AlGaAsの第１層37を成長させ、次いで層37と
エピタキシャルな、厚さ約0.45ミクロンのＮ型GaAsの層
38を成長させることによって達成される。次いで、層35
の表面をエッチングし、Ｎ型GaAs38の側壁を、約0.2ミ
クロンのオーバハングの深さ39まで露出させる。
次に、化学蒸着によって、SixNyが層35の表面に、ほぼ
寸法39の厚さまで置かれ、次いで反応性イオン・エッチ
ング（RIE）によって、SixNyが第14図に示すように、側
壁付着オーバハング部材40を残して、除去される。
寸法39の厚さまで置かれ、次いで反応性イオン・エッチ
ング（RIE）によって、SixNyが第14図に示すように、側
壁付着オーバハング部材40を残して、除去される。
次に、SiOx層35が緩衝HFまたは等方プラズマ・エッチン
グによるエッチングを使用して、全体的に除去され、第
15図に示すように、側壁付着オーバハング40を有するエ
ピタキシャル層37及び38のエミッタ構造が直立して残る
ようにする。
グによるエッチングを使用して、全体的に除去され、第
15図に示すように、側壁付着オーバハング40を有するエ
ピタキシャル層37及び38のエミッタ構造が直立して残る
ようにする。
第16図を参照すると、コレクタ接点リーチスルー22が、
シリコンなどのN+不純物を注入するレジストのパターン
化層を使用して形成される。次いで、フォトレジストの
他のパターン化層をマスクとして使用して、BeまたはMg
などのP+ドーパントが注入され、P+の非本質的ベース領
域14及び15を形成する。オーバーハング40は、エミッタ
に隣接した領域14及び15の内側境界を画定するように働
く。次に、アニーリング加熱サイクルを適用し、すべて
の注入を活性化する。たとえば、ホウ素を使用して分離
注入を行ない、アニールする。
シリコンなどのN+不純物を注入するレジストのパターン
化層を使用して形成される。次いで、フォトレジストの
他のパターン化層をマスクとして使用して、BeまたはMg
などのP+ドーパントが注入され、P+の非本質的ベース領
域14及び15を形成する。オーバーハング40は、エミッタ
に隣接した領域14及び15の内側境界を画定するように働
く。次に、アニーリング加熱サイクルを適用し、すべて
の注入を活性化する。たとえば、ホウ素を使用して分離
注入を行ない、アニールする。
次に第17図を参照すると、リソグラフィ金属蒸着及びリ
フト・オフを使用することによって、厚さ約0.2ミクロ
ンのAuMnの金属化層が付着され、次いでリフト・オフに
よって分離され、非本質的ベースに対する接点23及び2
4、ならびに平坦化ガイド25を提供する。リフト・オフ
において、層37及び38の高さならびにオーバハング40に
よって形成されるレッジによって、金属層の明確な分離
が達成される。
フト・オフを使用することによって、厚さ約0.2ミクロ
ンのAuMnの金属化層が付着され、次いでリフト・オフに
よって分離され、非本質的ベースに対する接点23及び2
4、ならびに平坦化ガイド25を提供する。リフト・オフ
において、層37及び38の高さならびにオーバハング40に
よって形成されるレッジによって、金属層の明確な分離
が達成される。
次に第18図を参照すると、厚さ約0.6ミクロンのSiOxな
どの絶縁体の層26が、化学蒸着などの手法によって、構
造上に共形的に付着される。層26には次に、ポリイミド
などの材料の平坦化層27が設けられる。層26及び27は次
いで、金属平坦化ガイド25が露出するまで、RIEを使用
してエッチングされる。
どの絶縁体の層26が、化学蒸着などの手法によって、構
造上に共形的に付着される。層26には次に、ポリイミド
などの材料の平坦化層27が設けられる。層26及び27は次
いで、金属平坦化ガイド25が露出するまで、RIEを使用
してエッチングされる。
化学／機械研磨、イオン・ミリングまたはスパッタ・エ
ッチングを使用することによって、金属25、SixNyオー
バハング40、層26及び27の層材料ならびに層38の頂部
が、同時に平面的にエッチングされる。オーバハング40
が除去されたら、層38の高さが減少する。
ッチングを使用することによって、金属25、SixNyオー
バハング40、層26及び27の層材料ならびに層38の頂部
が、同時に平面的にエッチングされる。オーバハング40
が除去されたら、層38の高さが減少する。
第19図には、エッチングの結果、平坦な表面28が生じ、
これを介して、コレクタ及びベースそれぞれの接点孔29
及び30がリソグラフィ及びRIEによって形成されている
最終構造が示されている。エミッタとなる、層37及び38
よりなる突状領域の上面は表面28と同平面にある。その
後、リソグラフィ及びAuGe Niなどの金属付着を使用し
て、エミッタ、ベース及びコレクタそれぞれの接点31、
32及び33が付着され、リフト・オフ手法によって画定さ
れる。結果として得られる構造は、第10図に関連して述
べたすべての利点を有している。
これを介して、コレクタ及びベースそれぞれの接点孔29
及び30がリソグラフィ及びRIEによって形成されている
最終構造が示されている。エミッタとなる、層37及び38
よりなる突状領域の上面は表面28と同平面にある。その
後、リソグラフィ及びAuGe Niなどの金属付着を使用し
て、エミッタ、ベース及びコレクタそれぞれの接点31、
32及び33が付着され、リフト・オフ手法によって画定さ
れる。結果として得られる構造は、第10図に関連して述
べたすべての利点を有している。
第20図ないし第28図において、本発明を頂部付着オーバ
ハング・エミッタを説明するが、この層は出発ウェハの
一部として成長される。以下の説明を助けるために、共
通した参照番号を同じにし、かつ説明のための材料及び
導電性の指定を行なった。
ハング・エミッタを説明するが、この層は出発ウェハの
一部として成長される。以下の説明を助けるために、共
通した参照番号を同じにし、かつ説明のための材料及び
導電性の指定を行なった。
第20図において、出発化合物半導体多層結晶が、MOCVD
またはMBEを使用して成長され、半絶縁GaAs基板１上
に、厚さ約0.5ミクロンのGaAsのバッファ層２、厚さ約
0.5ないし１ミクロンのN+型GaAsのサブコレクタ層３、
厚さ約0.2ミクロンのＮ型AlGaAsのコレクタ層４、厚さ
約0.15ミクロンのＰ型GaAsのベース層５、厚さ約0.1ミ
クロンのＮ型AlGaAsの第１エミッタ層41及び厚さ約0.4
ミクロンのN+型GaAsの第２エミッタ層42が連続して成長
される。厚さ約2500ÅのSiOxの層43が、化学蒸着を使用
して付着される。
またはMBEを使用して成長され、半絶縁GaAs基板１上
に、厚さ約0.5ミクロンのGaAsのバッファ層２、厚さ約
0.5ないし１ミクロンのN+型GaAsのサブコレクタ層３、
厚さ約0.2ミクロンのＮ型AlGaAsのコレクタ層４、厚さ
約0.15ミクロンのＰ型GaAsのベース層５、厚さ約0.1ミ
クロンのＮ型AlGaAsの第１エミッタ層41及び厚さ約0.4
ミクロンのN+型GaAsの第２エミッタ層42が連続して成長
される。厚さ約2500ÅのSiOxの層43が、化学蒸着を使用
して付着される。
第21図を参照すると、層42及び43がアイランドを残すよ
うにエッチングされるが、その面積は作ろうとしている
デバイスのエミッタの設計面積となる。エッチングはリ
ソグラフィで配置されたレジストの開口、及び層43のSi
OxのエッチングにCF4を使用し、かつN+型GaAsのエッチ
ングにCCl2F2−Heを使用するRIEを使用して達成され
る。
うにエッチングされるが、その面積は作ろうとしている
デバイスのエミッタの設計面積となる。エッチングはリ
ソグラフィで配置されたレジストの開口、及び層43のSi
OxのエッチングにCF4を使用し、かつN+型GaAsのエッチ
ングにCCl2F2−Heを使用するRIEを使用して達成され
る。
次に第22図を参照すると、N+型GaAs層42がエッチングさ
れるにつれ、プラズマの条件を調節すると、面44のエッ
チングがより迅速に進行するようになる。これにより、
アンダカット45が層43によって形成され、オーバハング
がもたらされる。約0.2ミクロンのオーバハングが達成
される。
れるにつれ、プラズマの条件を調節すると、面44のエッ
チングがより迅速に進行するようになる。これにより、
アンダカット45が層43によって形成され、オーバハング
がもたらされる。約0.2ミクロンのオーバハングが達成
される。
次に第23図を参照すると、非本質的ベース領域、コレク
タ・リーチスルー、及び分離領域の形成が示されてい
る。
タ・リーチスルー、及び分離領域の形成が示されてい
る。
フォトレジストのパターン化層（図示せず）及び、たと
えばシリコンのマルチエネルギー・イオン注入を使用す
ることによって、N+型コレクタ・リーチスルー22が設け
られる。
えばシリコンのマルチエネルギー・イオン注入を使用す
ることによって、N+型コレクタ・リーチスルー22が設け
られる。
その後、フォトレジストのさまざまなパターン化層（図
示せず）を、たとえばBeまたはMgのイオン注入のための
マスクとして使用することによって、P+の非本質的ベー
ス領域46及び47が形成される。注入は層41及びベース層
の両方を、コレクタ層４に届くまでP+に変換する。オー
バハング45を有する層43は、非本質的ベース領域部分46
及び47のエッジ48及び49を画定するマスクとして役立
つ。
示せず）を、たとえばBeまたはMgのイオン注入のための
マスクとして使用することによって、P+の非本質的ベー
ス領域46及び47が形成される。注入は層41及びベース層
の両方を、コレクタ層４に届くまでP+に変換する。オー
バハング45を有する層43は、非本質的ベース領域部分46
及び47のエッジ48及び49を画定するマスクとして役立
つ。
最終構造において、後で非本質的ベース部分に適用され
る金属接点がエッジ48及び49を越えて延びないように、
エッジ48及び49が配置されることが望ましい。これはイ
オン注入活性化とは別の、あるいはその一部の加熱サイ
クルにおいてP+不純物を拡散させ、エッジ48及び49をエ
ミッタに向かって横方向に移動させることによって達成
される。移動量は約0.1ミクロン、すなわち0.2ミクロン
のオーバハングの半分である。注入中のウェハの傾斜
も、同じ所望の結果をもたらす。
る金属接点がエッジ48及び49を越えて延びないように、
エッジ48及び49が配置されることが望ましい。これはイ
オン注入活性化とは別の、あるいはその一部の加熱サイ
クルにおいてP+不純物を拡散させ、エッジ48及び49をエ
ミッタに向かって横方向に移動させることによって達成
される。移動量は約0.1ミクロン、すなわち0.2ミクロン
のオーバハングの半分である。注入中のウェハの傾斜
も、同じ所望の結果をもたらす。
非本質的ベース注入のアニーリング後、他のマスキング
及びたとえばホウ素の注入を用いて、分離領域20及び21
を作成し、次いでこれをアニールする。
及びたとえばホウ素の注入を用いて、分離領域20及び21
を作成し、次いでこれをアニールする。
次に第24図を参照すると、金属接点が非本質的ベース46
及び47に設けられ、また同時に層43に設けられて、平坦
化ガイドとして働く。これは厚さが約0.25ミクロンのAu
Mnなどの金属のリフト・オフ・リソグラフィ及び付着を
使用することによって達成される。リフト・オフ操作に
おいて、金属はオーバハング45のレッジ及び層42の高さ
においてきれいに分離する。結果として得られる構造
は、所定の位置に形成された非本質的ベース接点23及び
24ならびに平坦化ガイド50を有しており、非本質的ベー
スのエッジ48及び49は以前の加熱サイクルにおいてエミ
ッタの方向に移動している。
及び47に設けられ、また同時に層43に設けられて、平坦
化ガイドとして働く。これは厚さが約0.25ミクロンのAu
Mnなどの金属のリフト・オフ・リソグラフィ及び付着を
使用することによって達成される。リフト・オフ操作に
おいて、金属はオーバハング45のレッジ及び層42の高さ
においてきれいに分離する。結果として得られる構造
は、所定の位置に形成された非本質的ベース接点23及び
24ならびに平坦化ガイド50を有しており、非本質的ベー
スのエッジ48及び49は以前の加熱サイクルにおいてエミ
ッタの方向に移動している。
第25図において、厚さ約5000Åの化学的に蒸着されたSi
Oxの絶縁層26が適用され、その後ポリイミドなどの平坦
化材料のコンフォーマル・コーティング27が適用され
る。
Oxの絶縁層26が適用され、その後ポリイミドなどの平坦
化材料のコンフォーマル・コーティング27が適用され
る。
第26図において、層27及び26を実際上同じ速度でエッチ
ングする、たとえばCF4を使用したRIEを使用することに
よって、平坦化ガイド50の金属が露出するまで、構造が
エッチングされる。
ングする、たとえばCF4を使用したRIEを使用することに
よって、平坦化ガイド50の金属が露出するまで、構造が
エッチングされる。
平坦化ガイド50が表示となるので、除去技術を変えるこ
とにより、ガイド50及びその下の層43をエミッタ層42の
頂部まで簡単に除去することができる。第27図に示した
構造において、絶縁層26はエミッタ層42と同一平面の表
面51を有しており、この面は大域相互接続配線のための
平坦表面を提供する。
とにより、ガイド50及びその下の層43をエミッタ層42の
頂部まで簡単に除去することができる。第27図に示した
構造において、絶縁層26はエミッタ層42と同一平面の表
面51を有しており、この面は大域相互接続配線のための
平坦表面を提供する。
充分な制御を行なえれば、第25図の構造から第27図の構
造まで全体的にエッチングするのに、同一の侵食手法を
使用することができる。化学／機械研磨、スパッタ・エ
ッチングまたはイオン・ミリングを、金属平坦化ガイド
50及び層43の除去に使用することができる。
造まで全体的にエッチングするのに、同一の侵食手法を
使用することができる。化学／機械研磨、スパッタ・エ
ッチングまたはイオン・ミリングを、金属平坦化ガイド
50及び層43の除去に使用することができる。
次に、リソグラフィ及びCF4によるRIEエッチングを使用
することによって、ベース及びコレクタ接点の開口52及
び53を作成し、その後、エミッタ、ベース及びコレクタ
それぞれの接点31、32、33が付着される。次いで、金属
の合金化のための焼結熱サイクルが行なわれ、第28図の
構造がもたらされる。
することによって、ベース及びコレクタ接点の開口52及
び53を作成し、その後、エミッタ、ベース及びコレクタ
それぞれの接点31、32、33が付着される。次いで、金属
の合金化のための焼結熱サイクルが行なわれ、第28図の
構造がもたらされる。
F.発明の効果 本発明の第１の実施例（第１図〜第10図）及び第２の実
施例（第11図〜第19図）では、表面の絶縁層（７または
35）の開口にオーバハング・エミッタを形成し、この開
口の領域でベース−エミッタのPN接合を形成している。
したがってエミッタ領域は、絶縁層の開口の大きさによ
って定まる最小寸法に正確に形成することができる。ま
た、非本質的ベース領域及びそのための接点部材はオー
バハングに対して自己整合的に形成されるから、非本質
的ベース領域に対する接点部材とエミッタ領域とを正確
に分離して形成することができる。同様に、第３の実施
例（第20図〜第28図）は、オーバハング45をマスクとし
て用いて第１エミッタ層41及びベース層５に不純物を導
入することにより、非本質的ベース領域を形成してい
る。非本質的ベース領域のための接点部材はオーバハン
グに対して自己整合的に形成される。エミッタ領域は、
非本質的ベース領域形成用の不純物が導入されなかった
第１エミッタ層41の領域として限定され、不純物の拡散
の結果として、非本質的ベース領域に対する接点部材と
エミッタ領域とを所定の間隔で正確に分離する。このよ
うに本発明によれば、エミッタ領域は、基本的には、絶
縁層の開口またはオーバハングによって最小寸法に正確
に画定でき、非本質的ベース領域に対する接点部材及び
エミッタ領域は容易に制御可能な最小間隔で分離可能で
あるため、高性能なバイポーラ・トランジスタを簡単
に、再現性よく製造することができる。
施例（第11図〜第19図）では、表面の絶縁層（７または
35）の開口にオーバハング・エミッタを形成し、この開
口の領域でベース−エミッタのPN接合を形成している。
したがってエミッタ領域は、絶縁層の開口の大きさによ
って定まる最小寸法に正確に形成することができる。ま
た、非本質的ベース領域及びそのための接点部材はオー
バハングに対して自己整合的に形成されるから、非本質
的ベース領域に対する接点部材とエミッタ領域とを正確
に分離して形成することができる。同様に、第３の実施
例（第20図〜第28図）は、オーバハング45をマスクとし
て用いて第１エミッタ層41及びベース層５に不純物を導
入することにより、非本質的ベース領域を形成してい
る。非本質的ベース領域のための接点部材はオーバハン
グに対して自己整合的に形成される。エミッタ領域は、
非本質的ベース領域形成用の不純物が導入されなかった
第１エミッタ層41の領域として限定され、不純物の拡散
の結果として、非本質的ベース領域に対する接点部材と
エミッタ領域とを所定の間隔で正確に分離する。このよ
うに本発明によれば、エミッタ領域は、基本的には、絶
縁層の開口またはオーバハングによって最小寸法に正確
に画定でき、非本質的ベース領域に対する接点部材及び
エミッタ領域は容易に制御可能な最小間隔で分離可能で
あるため、高性能なバイポーラ・トランジスタを簡単
に、再現性よく製造することができる。
第１図ないし第10図は、本発明のヘテロ接合バイポーラ
・トランジスタの台形のオーバハング・エミッタの製造
時に形成される中間及び最終構造を示す図である。 第11図ないし第19図は、本発明のヘテロ接合バイポーラ
・トランジスタの側壁付着エミッタ・オーバハングの製
造時に形成される中間及び最終構造を示す図である。 第20図ないし第28図は、本発明のヘテロ接合バイポーラ
・トランジスタの頂部付着オーバハング・エミッタの製
造時に形成される中間及び最終構造を示す図である。
・トランジスタの台形のオーバハング・エミッタの製造
時に形成される中間及び最終構造を示す図である。 第11図ないし第19図は、本発明のヘテロ接合バイポーラ
・トランジスタの側壁付着エミッタ・オーバハングの製
造時に形成される中間及び最終構造を示す図である。 第20図ないし第28図は、本発明のヘテロ接合バイポーラ
・トランジスタの頂部付着オーバハング・エミッタの製
造時に形成される中間及び最終構造を示す図である。
Claims (3)
- 【請求項１】第１導電型の埋設半導体層と、この埋設半
導体層上にあって、この埋設半導体層とPN接合を形成す
る第２導電型のベース層と、このベース層上に形成され
た絶縁層とを含む多層半導体構造体を用意し、 上記絶縁層に逆台形の断面形状を有する開口を形成し、 上記開口に第１導電型の半導体を成長させて、上記ベー
ス層とPN接合を形成するオーバハング領域を形成し、 上記絶縁層を除去し、 上記オーバハング領域をマスクとして用いて上記ベース
層に不純物を導入することにより非本質的ベース領域を
形成し、 上記オーバハング領域をマスクとして用いて導電材料を
付着することにより上記非本質的ベース領域上にベース
接点を形成し、 結果として得られる構造体上に平坦化用絶縁層を形成し
て表面を平坦化し、 上記オーバハング領域、上記非本質的ベース領域及び上
記埋設半導体層に接続される接点部材を上記平坦化用絶
縁層上に形成すること を含むバイポーラ・トランジスタの製造方法。 - 【請求項２】第１導電型の埋設半導体層と、この埋設半
導体層上にあって、この埋設半導体層とPN接合を形成す
る第２導電型のベース層と、このベース層上に形成され
た絶縁層とを含む多層半導体構造体を用意し、 上記絶縁層に開口を形成し、 上記開口に第１導電型の半導体を成長させて、上記ベー
ス層とPN接合を形成する半導体領域を形成し、 上記半導体領域の上部の側壁を露出させるように上記絶
縁層をエッチングし、 上記半導体領域の上記上部の側壁に側壁オーバハングを
形成し、 上記絶縁層を除去し、 上記オーバハングをマスクとして用いて上記ベース層に
不純物を導入することにより非本質的ベース領域を形成
し、 上記オーバハングをマスクとして用いて導電材料を付着
することにより上記非本質的ベース領域上にベース接点
を形成し、 結果として得られる構造体上に平坦化用絶縁層を形成し
て表面を平坦化し、 上記半導体領域、上記非本質的ベース領域及び上記埋設
半導体層に接続される接点部材を上記平坦化用絶縁層上
に形成すること を含むバイポーラ・トランジスタの製造方法。 - 【請求項３】第１導電型の埋設半導体層と、この埋設半
導体層上にあって、この埋設半導体層とPN接合を形成す
る第２導電型のベース層と、ベース層上に形成され、ベ
ース層とPN接合を形成する第１導電型の第１半導体層
と、この第１半導体層上に形成された第１導電型の高不
純物濃度の第２半導体層と、この第２半導体層上に形成
された絶縁層とを含む多層半導体構造体を用意し、 上記絶縁層及び上記第２半導体層をパターニングにして
アイランドを形成し、 上記アイランドの上記第２半導体層の側面をエッチング
して上記絶縁層のオーバハングを形成し、 上記オーバハングをマスクとして用いて上記第１半導体
層及び上記ベース層に不純物を導入することにより非本
質的ベース領域を形成し、 上記オーバハングをマスクとして用いて導電材料を付着
することにより上記非本質的ベース領域上にベース接点
を形成し、 結果として得られる構造体上に平坦化用絶縁層を形成し
て表面を平坦化し、 上記アイランドの上記第２半導体層、上記非本質的ベー
ス領域及び上記埋設半導体層に接続される接点部材を上
記平坦化用絶縁層上に形成すること を含むバイポーラ・トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/264,428 US4935797A (en) | 1988-10-31 | 1988-10-31 | Heterojunction bipolar transistors |
| US264428 | 1988-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02165636A JPH02165636A (ja) | 1990-06-26 |
| JPH073821B2 true JPH073821B2 (ja) | 1995-01-18 |
Family
ID=23006034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1271891A Expired - Lifetime JPH073821B2 (ja) | 1988-10-31 | 1989-10-20 | バイポーラ・トランジスタの製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4935797A (ja) |
| EP (1) | EP0367698A3 (ja) |
| JP (1) | JPH073821B2 (ja) |
| KR (1) | KR930004723B1 (ja) |
| CN (1) | CN1034703C (ja) |
| BR (1) | BR8905529A (ja) |
| CA (1) | CA1286800C (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2243716B (en) * | 1988-11-02 | 1993-05-05 | Hughes Aircraft Co | Self-aligned,planar heterojunction bipolar transistor and method of forming the same |
| EP0478923B1 (en) * | 1990-08-31 | 1997-11-05 | Texas Instruments Incorporated | Method of fabricating self-aligned heterojunction bipolar transistors |
| FR2667724B1 (fr) * | 1990-10-09 | 1992-11-27 | Thomson Csf | Procede de realisation des metallisations d'electrodes d'un transistor. |
| JPH04188629A (ja) * | 1990-11-19 | 1992-07-07 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
| JPH0785476B2 (ja) * | 1991-06-14 | 1995-09-13 | インターナショナル・ビジネス・マシーンズ・コーポレイション | エミッタ埋め込み型バイポーラ・トランジスタ構造 |
| JP2971246B2 (ja) * | 1992-04-15 | 1999-11-02 | 株式会社東芝 | ヘテロバイポーラトランジスタの製造方法 |
| JPH0661269A (ja) * | 1992-08-11 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5242843A (en) * | 1992-10-28 | 1993-09-07 | Allied-Signal Inc. | Method for making a heterojunction bipolar transistor with improved high frequency response |
| US5266505A (en) * | 1992-12-22 | 1993-11-30 | International Business Machines Corporation | Image reversal process for self-aligned implants in planar epitaxial-base bipolar transistors |
| JPH06310523A (ja) * | 1993-04-21 | 1994-11-04 | Mitsubishi Electric Corp | ヘテロ接合バイポーラトランジスタ，及びその製造方法 |
| US5436181A (en) * | 1994-04-18 | 1995-07-25 | Texas Instruments Incorporated | Method of self aligning an emitter contact in a heterojunction bipolar transistor |
| US6072239A (en) * | 1995-11-08 | 2000-06-06 | Fujitsu Limited | Device having resin package with projections |
| JP3509682B2 (ja) * | 2000-01-31 | 2004-03-22 | シャープ株式会社 | ヘテロ接合バイポーラトランジスタおよびその製造方法、並びに、通信装置 |
| US6861324B2 (en) | 2001-06-15 | 2005-03-01 | Maxim Integrated Products, Inc. | Method of forming a super self-aligned hetero-junction bipolar transistor |
| DE10152089A1 (de) * | 2001-10-23 | 2003-05-08 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiter-Struktur |
| US6965133B2 (en) * | 2004-03-13 | 2005-11-15 | International Business Machines Corporation | Method of base formation in a BiCMOS process |
| CN100463121C (zh) * | 2004-07-01 | 2009-02-18 | 日本电信电话株式会社 | 异质结构双极型晶体管 |
| DE102005004708B4 (de) * | 2005-02-02 | 2006-11-02 | Atmel Germany Gmbh | Verfahren zur Herstellung integrierter Schaltkreise mit mindestens einem Silizium-Germanium-Heterobipolartransistor |
| DE102009034532A1 (de) * | 2009-07-23 | 2011-02-03 | Msg Lithoglas Ag | Verfahren zum Herstellen einer strukturierten Beschichtung auf einem Substrat, beschichtetes Substrat sowie Halbzeug mit einem beschichteten Substrat |
| CN101908485B (zh) * | 2010-06-11 | 2016-03-02 | 上海华虹宏力半导体制造有限公司 | 利用三块掩模板制作垂直双极型晶体管的方法 |
| US8803283B2 (en) * | 2012-09-27 | 2014-08-12 | Intel Corporation | Vertical meander inductor for small core voltage regulators |
| CN110335818B (zh) * | 2019-05-23 | 2022-11-18 | 福建省福联集成电路有限公司 | 一种异质结双极晶体管结构及制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4144101A (en) * | 1978-06-05 | 1979-03-13 | International Business Machines Corporation | Process for providing self-aligned doping regions by ion-implantation and lift-off |
| US4379005A (en) * | 1979-10-26 | 1983-04-05 | International Business Machines Corporation | Semiconductor device fabrication |
| JPS6114756A (ja) * | 1984-06-29 | 1986-01-22 | Nec Corp | バイポ−ラトランジスタ |
| JPH0744182B2 (ja) * | 1984-11-09 | 1995-05-15 | 株式会社日立製作所 | ヘテロ接合バイポ−ラ・トランジスタ |
| GB2170041B (en) * | 1985-01-22 | 1988-10-05 | Marconi Electronic Devices | Multilayer circuit |
| JPS62185370A (ja) * | 1986-02-08 | 1987-08-13 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタ |
| JPH0654780B2 (ja) * | 1987-02-19 | 1994-07-20 | 松下電器産業株式会社 | ヘテロ接合バイポーラトランジスタ |
| US4731340A (en) * | 1987-02-24 | 1988-03-15 | Rockwell International Corporation | Dual lift-off self aligning process for making heterojunction bipolar transistors |
| JPS63226066A (ja) * | 1987-03-13 | 1988-09-20 | Mitsubishi Electric Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
-
1988
- 1988-10-31 US US07/264,428 patent/US4935797A/en not_active Expired - Fee Related
-
1989
- 1989-06-12 CA CA000602548A patent/CA1286800C/en not_active Expired - Fee Related
- 1989-09-06 EP EP89480130A patent/EP0367698A3/en not_active Withdrawn
- 1989-09-27 CN CN89107517A patent/CN1034703C/zh not_active Expired - Fee Related
- 1989-09-29 KR KR1019890013995A patent/KR930004723B1/ko not_active IP Right Cessation
- 1989-10-20 JP JP1271891A patent/JPH073821B2/ja not_active Expired - Lifetime
- 1989-10-30 BR BR898905529A patent/BR8905529A/pt not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02165636A (ja) | 1990-06-26 |
| KR930004723B1 (ko) | 1993-06-03 |
| CN1042450A (zh) | 1990-05-23 |
| BR8905529A (pt) | 1990-05-29 |
| EP0367698A3 (en) | 1990-07-11 |
| KR900007101A (ko) | 1990-05-09 |
| CN1034703C (zh) | 1997-04-23 |
| US4935797A (en) | 1990-06-19 |
| EP0367698A2 (en) | 1990-05-09 |
| CA1286800C (en) | 1991-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH073821B2 (ja) | バイポーラ・トランジスタの製造方法 | |
| US5496745A (en) | Method for making bipolar transistor having an enhanced trench isolation | |
| US4954457A (en) | Method of making heterojunction bipolar transistors | |
| JPH0693463B2 (ja) | トランジスタ及びその製造方法 | |
| US4593457A (en) | Method for making gallium arsenide NPN transistor with self-aligned base enhancement to emitter region and metal contact | |
| JP3132101B2 (ja) | 半導体装置の製造方法 | |
| US5064772A (en) | Bipolar transistor integrated circuit technology | |
| GB2296129A (en) | Bipolar transistor fabrication | |
| US5344786A (en) | Method of fabricating self-aligned heterojunction bipolar transistors | |
| JPS636877A (ja) | ヘテロ接合型バイポ−ラトランジスタの製造方法 | |
| US5098853A (en) | Self-aligned, planar heterojunction bipolar transistor and method of forming the same | |
| JPH0622243B2 (ja) | ヘテロ接合バイポーラトランジスタ形の半導体デバイスの製造方法 | |
| JPH0622242B2 (ja) | ヘテロ接合バイポーラトランジスタ形の半導体デバイスの製造方法 | |
| US5147809A (en) | Method of producing a bipolar transistor with a laterally graded emitter (LGE) employing a refill method of polycrystalline silicon | |
| US4967253A (en) | Bipolar transistor integrated circuit technology | |
| JPH1050723A (ja) | 非常に高利得のヘテロ接合バイポーラトランジスタを製造する方法 | |
| US5159423A (en) | Self-aligned, planar heterojunction bipolar transistor | |
| US5471078A (en) | Self-aligned heterojunction bipolar transistor | |
| US7067898B1 (en) | Semiconductor device having a self-aligned base contact and narrow emitter | |
| JPH10289912A (ja) | バイポーラ半導体装置の製造方法 | |
| EP0042380A1 (en) | METHOD FOR ACHIEVING AN IDEAL FOREIGN CONCENTRATION PROCESS FOR THE BASE ZONE OF A TRANSISTOR. | |
| JP2828126B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6189669A (ja) | 半導体装置の製造方法 | |
| JP2862705B2 (ja) | ヘテロ接合半導体装置及びその製造方法 | |
| JPH034539A (ja) | 半導体装置及びその製造方法 |