JPS6114756A - バイポ−ラトランジスタ - Google Patents
バイポ−ラトランジスタInfo
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- JPS6114756A JPS6114756A JP13433784A JP13433784A JPS6114756A JP S6114756 A JPS6114756 A JP S6114756A JP 13433784 A JP13433784 A JP 13433784A JP 13433784 A JP13433784 A JP 13433784A JP S6114756 A JPS6114756 A JP S6114756A
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- 229910052751 metal Inorganic materials 0.000 claims abstract description 23
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はバイポーラトランジスタ、特に低雑音高速電子
回路に適するヘテロ接合バイポーラトランジスタに関す
る。
回路に適するヘテロ接合バイポーラトランジスタに関す
る。
（従来技術とその問題点）
近年、シリコンより高い電子移動度をもつ化合物半導体
を用いた高速電子デバイスの開発が盛んに行なわれてい
る。中でもヘテロ接合バイポーラトランジスタは、高い
電流増幅率が得られることから、高速ＩＣ）ｌ素子等へ
の利用が期待されている。ところでヘテロ接合バイポー
ラトランジスタでは、高速動作を律速する要因の一つと
してベース抵抗を低減させることがある。このベース抵
抗を低減するためには、ベース幅を狭くシ、ベース領域
とベース電極を近づけることにより、ベース領域での広
がり抵抗、ベース領域とベース電極間の寄生抵抗を小さ
くすればよい。
を用いた高速電子デバイスの開発が盛んに行なわれてい
る。中でもヘテロ接合バイポーラトランジスタは、高い
電流増幅率が得られることから、高速ＩＣ）ｌ素子等へ
の利用が期待されている。ところでヘテロ接合バイポー
ラトランジスタでは、高速動作を律速する要因の一つと
してベース抵抗を低減させることがある。このベース抵
抗を低減するためには、ベース幅を狭くシ、ベース領域
とベース電極を近づけることにより、ベース領域での広
がり抵抗、ベース領域とベース電極間の寄生抵抗を小さ
くすればよい。
従来からエミッタ電極金属をマスクとしてエミッタ層の
みをストライプ状の逆メサに選択的にエツチングし、こ
のとき生じるサイドエツチングによりエミッタ電極金属
のひさしをつくり、このひさしをベース電極金属蒸着時
の影として、工はツタとベースとを自己整合的に分離す
る構造が知られている（雑誌’５ｏｌｉｄ ５ｔａｔｅ
Ｅｌｅｃｔｒｏｎｉｃｓ’１５１３３９（１９７２）
参照）。この構造におけるサイドエツチング量は、ベー
ス領域とベース電極間距離に対応し、寄生抵抗を低減さ
せる点からは少ない方がよいが、エミッタとベースとを
完全に分離するには１本構造におけるエミッタのメサの
高さをベース電極金属の厚さより充分に高くする必要が
ある。しかし、エミッタのメサエッチングと同時に形成
されるサイドエツチングを２μｍ以下に制御することは
極めて難かしく、従ってベース領域とベース電極間の寄
生抵抗が小さく、低雑音。
みをストライプ状の逆メサに選択的にエツチングし、こ
のとき生じるサイドエツチングによりエミッタ電極金属
のひさしをつくり、このひさしをベース電極金属蒸着時
の影として、工はツタとベースとを自己整合的に分離す
る構造が知られている（雑誌’５ｏｌｉｄ ５ｔａｔｅ
Ｅｌｅｃｔｒｏｎｉｃｓ’１５１３３９（１９７２）
参照）。この構造におけるサイドエツチング量は、ベー
ス領域とベース電極間距離に対応し、寄生抵抗を低減さ
せる点からは少ない方がよいが、エミッタとベースとを
完全に分離するには１本構造におけるエミッタのメサの
高さをベース電極金属の厚さより充分に高くする必要が
ある。しかし、エミッタのメサエッチングと同時に形成
されるサイドエツチングを２μｍ以下に制御することは
極めて難かしく、従ってベース領域とベース電極間の寄
生抵抗が小さく、低雑音。
高速動作のできるヘテロ接合バイポーラトランジスタが
得られないといった欠点を有していた。
得られないといった欠点を有していた。
（発明の目的）
本発明の目的は、このような欠点を除去し、ベース領域
とベース電極間距離を０２μｍ以下として寄生抵抗が小
さく、低雑音の自己整合エミッタ構造のへテロ接合バイ
ポーラトランジスタを提供することにある。
とベース電極間距離を０２μｍ以下として寄生抵抗が小
さく、低雑音の自己整合エミッタ構造のへテロ接合バイ
ポーラトランジスタを提供することにある。
（発明の構成）
本発明のバイポーラトランジスタの構成は、半導体ベー
ス層上に設けられた半導体エミッタ層とこのエミッタ層
上の電極金属層との間に前記エミッタ層と異なる混晶組
成の半導体バッファ層を設け、前記エミッタ電極金属層
が前記半導体バッファ層に対し突出したひさし形状に形
成され、このひさし形状によってエミッタ電極とベース
電極とが分離して形成されたことを特徴とする。
ス層上に設けられた半導体エミッタ層とこのエミッタ層
上の電極金属層との間に前記エミッタ層と異なる混晶組
成の半導体バッファ層を設け、前記エミッタ電極金属層
が前記半導体バッファ層に対し突出したひさし形状に形
成され、このひさし形状によってエミッタ電極とベース
電極とが分離して形成されたことを特徴とする。
（実施例）
次に図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明の一実施例のへテロ接合バイポーラトラ
ンジスタの断面図である。図示するように１ このヘテ
ロ接合バイポーラトランジスタは、キャリア濃度が”
１０１ｓｃＩｎ−ｉのｎ型のＩｎＰよりガる基板１上に
、層厚が０５μｍでキャリア濃度が１ｘｌＱ”ｃｍ−”
のｎ型のＩｎＰよりなるコレクタ層２、層厚が０２μｍ
でキャリア濃度が２Ｘ１０”ｃｒＩＬ−”のＩ）型のＩ
ｎｏ、ｙｓＧａｏ２４Ａｓｏ、５ａＰｏ４４層より々る
ベース層３を有し、このベース層３上の一部に、層厚が
０５μｍでキャリア濃度がｌＸｌ０ ｃｍ のｎ型の
ＩｎＰ層よりなる逆メサストライプ形状のエミッタ層４
、そして層厚が０１μｍキャリア濃度がｌ Ｘ Ｉ Ｑ
”ｃｍ−”のｎ型のＩｎｏｒｓＧａｏ、＊４Ａｓｏ、５
ａＰｏ４ｉ層よＪ） ｌｋ ルハッ７ア層５を有し、電
極としては、ベースがＡｕＺｎよりなる第１の金属６．
エミッタがＡｕＧｅよりなる第２の金Ｊｉｊｉ７と第１
の金属６の二層、コレクタが第２の金属７から構成され
る。
ンジスタの断面図である。図示するように１ このヘテ
ロ接合バイポーラトランジスタは、キャリア濃度が”
１０１ｓｃＩｎ−ｉのｎ型のＩｎＰよりガる基板１上に
、層厚が０５μｍでキャリア濃度が１ｘｌＱ”ｃｍ−”
のｎ型のＩｎＰよりなるコレクタ層２、層厚が０２μｍ
でキャリア濃度が２Ｘ１０”ｃｒＩＬ−”のＩ）型のＩ
ｎｏ、ｙｓＧａｏ２４Ａｓｏ、５ａＰｏ４４層より々る
ベース層３を有し、このベース層３上の一部に、層厚が
０５μｍでキャリア濃度がｌＸｌ０ ｃｍ のｎ型の
ＩｎＰ層よりなる逆メサストライプ形状のエミッタ層４
、そして層厚が０１μｍキャリア濃度がｌ Ｘ Ｉ Ｑ
”ｃｍ−”のｎ型のＩｎｏｒｓＧａｏ、＊４Ａｓｏ、５
ａＰｏ４ｉ層よＪ） ｌｋ ルハッ７ア層５を有し、電
極としては、ベースがＡｕＺｎよりなる第１の金属６．
エミッタがＡｕＧｅよりなる第２の金Ｊｉｊｉ７と第１
の金属６の二層、コレクタが第２の金属７から構成され
る。
本構造におけるエミッタ形成方法は、まずエミッタ電極
の第２の金属７を逆メサ方向に１長さ１００が、幅１５
μｍでストライプ状にパターニングし、この第２の金属
７をマスクとしてバッファ層５を硫酸、過酸化水素及び
水よりなるエツチング液で選択的にエツチングし、次に
バッファ層５をマスクとしてエミッタ層４のみを塩酸及
び蟻酸よ）なるエツチング液で選択的にエツチングする
。このときバッファ層５の選択エツチングではサイドエ
ツチングを生じるが、エミッタ層４の選択エツチングで
はサイドエッチはなくほぼ垂直に近い形状となる。
の第２の金属７を逆メサ方向に１長さ１００が、幅１５
μｍでストライプ状にパターニングし、この第２の金属
７をマスクとしてバッファ層５を硫酸、過酸化水素及び
水よりなるエツチング液で選択的にエツチングし、次に
バッファ層５をマスクとしてエミッタ層４のみを塩酸及
び蟻酸よ）なるエツチング液で選択的にエツチングする
。このときバッファ層５の選択エツチングではサイドエ
ツチングを生じるが、エミッタ層４の選択エツチングで
はサイドエッチはなくほぼ垂直に近い形状となる。
次に、全面に第１の金属６を蒸着すると、バラファ層５
の選択エツチングにより生じた第２の金属７のひさしが
影をつくるため、エミッタとベースとが自己整合的に分
離される。
の選択エツチングにより生じた第２の金属７のひさしが
影をつくるため、エミッタとベースとが自己整合的に分
離される。
本実施例では、メサ全体の第２の金属７に対するサイド
エッチはバッファ層５のそれのみであり、バッファ層５
の層厚が０１μｍであることから、メサのサイドエッチ
を０２μｍ程度に制御することができ、かつこのメサの
高さをサイドエッチ量とは独立にエミッタ層４の厚さで
任意に設定することができる。
エッチはバッファ層５のそれのみであり、バッファ層５
の層厚が０１μｍであることから、メサのサイドエッチ
を０２μｍ程度に制御することができ、かつこのメサの
高さをサイドエッチ量とは独立にエミッタ層４の厚さで
任意に設定することができる。
従って、ベース領域とベース電極間の寄生抵抗は、約３
０と従来に比べ１／１０以下に大幅に低減され、低雑音
の高速へテロ接合バイポーラトランジスタを得ることが
出来る。
０と従来に比べ１／１０以下に大幅に低減され、低雑音
の高速へテロ接合バイポーラトランジスタを得ることが
出来る。
なお、素子を構成する各層の材料、混晶組成は本実施例
に限らず選択エツチング可能であればいかなる材料、混
晶組成であってもよい。また、各層のドーピング菫９層
厚もいかなる値でもよく、さらに電極金禰も、メサエッ
チングを行なうエッチャントに対して耐性があり、オー
ミック接触が６一 とれるものであればいかなる亀のであってもよい。
に限らず選択エツチング可能であればいかなる材料、混
晶組成であってもよい。また、各層のドーピング菫９層
厚もいかなる値でもよく、さらに電極金禰も、メサエッ
チングを行なうエッチャントに対して耐性があり、オー
ミック接触が６一 とれるものであればいかなる亀のであってもよい。
（発明の効果）
以上説明したように、本発明圀よれば、半導体エミッタ
層とエミッタ電極金属の間に半導体バッファ層をはさむ
ことにより、ベース領域とベース電極間距離を短縮し、
寄生抵抗を低減した低雑音高速のへテロ接合バイポーラ
トランジスタが得られる。
層とエミッタ電極金属の間に半導体バッファ層をはさむ
ことにより、ベース領域とベース電極間距離を短縮し、
寄生抵抗を低減した低雑音高速のへテロ接合バイポーラ
トランジスタが得られる。
第１図は本発明の一実施例の概略断面図である。
図において、
１・・・・・・基板、２・・・・・・コレクタ層、３・
・・・・・ベース層、４・・・・・・エミッタ層、５・
・・・・・バッファ層、６・・・・・・第１の金属、７
・・・・・・第２の金属である。 乙 ６７図
・・・・・ベース層、４・・・・・・エミッタ層、５・
・・・・・バッファ層、６・・・・・・第１の金属、７
・・・・・・第２の金属である。 乙 ６７図
Claims (1)
- 半導体ベース層上に設けられた半導体エミッタ層とこの
エミッタ層上の電極金属層との間に、前記エミッタ層と
異なる混晶組成の半導体バッファ層を設け、前記エミッ
タ電極金属層が前記半導体バッファ層に対し突出したひ
さし形状に形成され、このエミッタ電極層のひさし形状
によってエミッタ電極とベース電極とが分離して形成さ
れたことを特徴とするバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13433784A JPS6114756A (ja) | 1984-06-29 | 1984-06-29 | バイポ−ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13433784A JPS6114756A (ja) | 1984-06-29 | 1984-06-29 | バイポ−ラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6114756A true JPS6114756A (ja) | 1986-01-22 |
Family
ID=15125986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13433784A Pending JPS6114756A (ja) | 1984-06-29 | 1984-06-29 | バイポ−ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6114756A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298937A (ja) * | 1988-10-05 | 1990-04-11 | Sony Corp | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
| EP0367698A2 (en) * | 1988-10-31 | 1990-05-09 | International Business Machines Corporation | Heretojunction bipolar transistor |
-
1984
- 1984-06-29 JP JP13433784A patent/JPS6114756A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298937A (ja) * | 1988-10-05 | 1990-04-11 | Sony Corp | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
| EP0367698A2 (en) * | 1988-10-31 | 1990-05-09 | International Business Machines Corporation | Heretojunction bipolar transistor |
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