KR930004723B1 - 헤테로 접합 바이폴라 트랜지스터 - Google Patents
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 35
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 11
- 238000001465 metallisation Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 5
- 230000007797 corrosion Effects 0.000 claims description 5
- 238000005260 corrosion Methods 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims description 2
- 150000002739 metals Chemical class 0.000 claims 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 229910052802 copper Inorganic materials 0.000 claims 1
- 239000010949 copper Substances 0.000 claims 1
- 239000012774 insulation material Substances 0.000 claims 1
- 239000013067 intermediate product Substances 0.000 claims 1
- 230000003472 neutralizing effect Effects 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 description 15
- 238000001459 lithography Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 7
- 238000000137 annealing Methods 0.000 description 6
- 238000000992 sputter etching Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229910020776 SixNy Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- 239000011777 magnesium Substances 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000002508 contact lithography Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
- H01L29/0817—Emitter regions of bipolar transistors of heterojunction bipolar transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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Abstract
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Description
제1도는 에피택셜층을 갖는 개시 기판을 설명하는 도면.
제2도는, 제3도 및 제4도는 사다리꼴 오버행 이미터의 제조로 형성된 레지스트, 에피택셜층 및 최종 형태를 각각 설명하는 도면.
제5도는 사다리꼴 오버행 이미터에 의해 제공된 베이스 주입 및 베이스 접점 정렬 제어를 설명하는 도면.
제6도는 콜렉터 접점 및 절연 영역의 형성을 설명하는 도면.
제7도는 사다리꼴 오버행 이미터에 의해 제어된 베이스 접점 금속화 위치를 설명하는 도면.
제8도는 부동화(passivation)층 및 플레이너화(planarization)층의 인가를 설명하는 도면.
제9도는 플레이너 금속화 위치를 결정하는 사다리꼴 오버행 이미터 기능의 상부의 도면.
제10도는 완성된 헤테로 접합 바이폴라 트랜지스터 구조를 설명하는 도면.
제11도는 층으로 구성된 개시 재료의 도면.
제12도는 및 제13도는 이미터 구조의 성장으로 형성된 중간 구조의 도면.
제14도 및 제15도는 측벽(sidewall) 증착된 오버행 이미터 구조에 형성된 중간 구조를 설명하는 도면.
제16도는 외인성(extrinsic)베이스 영역,콜렉터 접점 및 절연 영역의 형성을 설명하는 도면.
제17도는 베이스 접점 및 플레이너화 가이드 금속화를 설명하는 도면.
제18도는 플레이너화층 및 절연층을 설명하는 도면.
제19도는 완성된 헤테로 접합 바이폴라 트랜지스터를 설명하는 도면.
제20도는 층으로 구성된 개시 재료의 도면.
제21도 및 제22도는 상부(top)증착된 이미터 구조의 형성에서 중간 구조를 설명하는 도면.
제23도는 외인성 베이스 영역, 콜렉터 접점 및 절연 영역을 설명하는 도면.
제24도는 외인성 베이스 접점 및 플레이너화 가이드의 금속화를 설명하는 도면.
제25도, 제26도 및 제27도는 구조의 플레이너화로 형성된 중간 구조의 도면.
제28도는 완성된 헤테로 접합 바이폴라 구조의 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반절연 GaAs 기판 2 : 버퍼층
7 : Sio2층 8 : 구멍
12 : 이미터-베이스 접합
본 발명은 고 성능, 초소형화 및 디바이스 고집적화를 제공하는 헤테로 접합 바이폴라 트랜지스터에 관한 것이다.
참고 문헌으로서 1988년 8월 31일 출원된 미국 출원번호 제 238,830호에 바이폴라 트랜지스터 집적 회로기법이 기재되어 있다.
바이폴라 트랜지스터 기법에서 보다 높은 주파수 성능,초소형화 및 디바이스 고 집적화가 진행됨에 따라, 한 변수를 개선하기 위한 트랜지스터의 설계가 다른 변수의 기능 저하를 빈번히 발생시키고 있다.
이는 특히 합성 반도체 재료로 중첩된 층이 배열되어 제조된 헤테로 접합 바이폴라 트랜지스터의 경우에 발생하며, 이 경우에 바람직한 구조 특성이 도달 가능성 및 재현성의 면에서 제조상에 수반된 처리 기법 때문에 빈번히 제한을 받는다.
이러한 형태의 구조에 있어서 재료의 부식 처리 동작과 증착된 재료의 배치에서 정밀도를 얻는 가능성의 한계는 성능 소형화 및 재현성을 방해는 이들 한계를 조절하는 허용 오차로 인하여 트레이드-오프(trade off)를 필요로 한다. 디바이스의 구조 및 그 재료는 재생하여 제조할 수 있는 가능성에 있어서 중요하다.
세가지의 헤테로 접합 바이폴라 트랜지스터 구조 및 관련된 방법은 참고문헌에 보고되었는데 고 성능을 제공할 수 있다. 이들 모든 세 구조는 연속적인 형상화 및 특성 변환에서 디바이스의 베이스 및 콜렉터 전극으로써 배열되는 보다 넓은 영역층 위에서 에피택셜 이미터를 이용한다.
1985년 IEEE IEDM 회의록에 기술된 구조 및 방법에서는 AlGaAs /GaAs 헤테로 접합 바이폴라 트랜지스터를 기술한다. 여기서 에피택셜 N-AlGaAs-N+GaAs 이미터는 넓은 P+AlGaAs 베이스 영역에 형성되고, 이미터의 측면은 베이스 접점 부재를 배열시키기 위해 작용하는 측벽 절연층에 의해 커버된다.단락 회로의 발생없이 반복하여 베이스 금속의 리프트-오프(lift-off)를 수행하기 위해 제조에 있어서 세심한 주의가 필요하다. 또한, 자연 정지하지 않는 에칭으로 실시되는 에칭 동작에 있어서도 세심한 주의가 필요하다.
1986년, IEEE 전자 디바이스 문헌, Vol EDL-7, No.11,615내지 617페이지에 기술된 구조 및 방법에 있어서, 이미터 접점은 정렬 의존 동작에서 에피택셜 이미터 전극의 내측에 배치된다. 이러한 구조는 배열의 정밀도에서 제한 오차의 조정을 요구하므로 이미터 영역을 크게 할 필요성이 있다. 또한 이 구조는 베이스 영역에 대하여 큰 내인성 저항을 만든다. 이러한 상태하에서 이미터 -베이스 및 콜렉터-베이스의 정전 용량은 상기 구조에서 또한 크게 된다.
1986년 12월, IEEE 전자 디바이스 문헌, Vol. EDL-7, No. 12,694내지 696페이지에 기술된 구조 및 방법에 있어서, AuGe는 습식 에칭 내식막 및 이미터 접접으로 이용되었고, 이미터 접점의 오버행은 베이스 접점 증착에서 베이스 접점 근접 제어로서 사용된다.이 구조 및 방법에서 네가지 한계는 재현성 및 성능에 영항을 준다. Au합금은 에칭에서 큰 주의가 필요하다. GaAs의 두께를 1000Å, AlGaAs의 두께를 2000Å으로 습식 에칭을 제어하고, 1000Å두께의 P-GaAs 층에서 정지시키는데 어려움이 있다. 도시된 것처럼 베이스는 베이스 저항을 최소로 하기 위해 베이스 영역의 외인성 부분을 고전도성으로 변환시키지 않는다. 이와같은 P+외인성 베이스의 변화를 이온 주입을 통해 시도되면 계속된 주입 어닐링은 AuGe합금의 출현으로 인하여 부과된 온도 억제 때문에 불가능하게 된다. 최종적으로 이미터는 종래의 접점 홀의 절연 및 에칭을 이용할 때 상호 접속 배선을 증착하는데 있어서의 한계를 조절할 수 있을 만큼 커야 할 것이다.
기술이 발전됨에 따라 저항 및 정전 용량의 전기적 디바이스 변수를 가능한 작게 하고, 자연 정지(natural stop) 및 잔류물 제거 기법을 이용하기 위해 프로세스 변수를 이용하는 것이 디바이스 성능을 위해 필수적인 것으로 되고 있다.
본 발명은 이미터, 베이스 및 콜렉터 영역의 각각의 저항을 제어하고 다음에, 상부 또는 이미터 전극의 접합 영역에 대해 형성되어 있는 디바이스를 위한 디자인 영역을 설정함으로써 이미터-베이스 및 콜렉터-베이스 접합의 영역을 제어한다. 베이스 전극이 배치된 층의 나머지 영역은 높은 전도성으로 변환된다.
본 발명은 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1도 내지 제10도는 본 발명의 헤테로 접합 바이폴라 트랜지스터의 사다리꼴 오버행 이미터 제조로 형성된 중간 및 최종 구조를 설명하는 도면이다.
제11도 내지 제19도는 본 발명의 헤테로 접합 바이폴라 트랜지스터의 측벽에 증착된 오버행 이미터 제조로 형성된 중간 및 최종 구조를 설명하는 도면이다.
제20도 내지 제28도는 발명의 헤테로 접합 바이폴라 트랜지스터의 상부에 증착된 오버행 이미터 제조로 형성된 중간 및 최종 구조를 설명하는 도면이다.
근래에 헤테로 접합 바이폴라 트랜지스터를 이용한 집적회로 기법은 공통적으로 매입된 콜렉터 및 노출된 이미터를 포함하는데 그 구성은 이미 설명되었다. 그러나 전술한 원리에 비추어 본 발명에 숙련된 사람은 이미터 및 콜렉터의 역할을 바꿀 수 있다는 것을 알 것이다.
집적 회로에 있어서 최종 구조에서는 고성능 및 초소형화를 제공하는 또한 중간 구조에서는 제조 능력을 제공해야 하는 것은 필수적이다.
본 발명의 구조 원리는 이미터 전극이 베이스 전극에 중첩되고 다음에 콜렉터 전극상에 순차적으로 중첩되며 여기서 이미터는 베이스와 접합 형성하고, 다음과 같은 특징으로 갖는다.
이미터-베이스 접합 영역이 형성되어 있는 트랜지스터 디바이스를 위한 디자인 영역이고, 이미터가 오버행 능력과 관련되고 베이스가 배치되어 있으며 측벽과 상부 사이의 레지(ledeg)를 갖는 층의 외인성 부분과 일치되도록 가로로 연장하는 이미터-베이스 접합으로부터 분리되고, 베이스층의 내인성부분이 이미터-베이스와 콜렉터 베이스 접합 영역 사이에 제한되고, 베이스의 외인성부분이 높은 도전성을 가지고, 플레이너 절연층이 이미터 오버행 능력의 상부에 의해 설정된 높이까지 연장하고, 베이스 접점은 두 부분을 갖는데, 제1부분은 외인성 베이스에 있고, 제2부분은 절연 영역에 있는 점 등의 특징을 갖는다.
구조의 원리는 제조에 관련된 몇가지 견해가 있다. 첫째로, 이미터 오버행은 이미터 접합 영역의 외측에 위치한 베이스층 부분을 높은 전도성으로 변환을 허용하는 주입 마스크로서 사용된다. 다음은 오버행부분은 이미터와 아주 밀접하게 외인성 베이스에 금속 접점이 만들어질 수 있도록 확실하고, 재현성 있는 분리 지점으로서 동작할 수 있는“리프트-오프”레지를 제공한다.
그후, 오버행 위에 존재하는 금속은 리치스루 접점(reachthrough contact)을 통하여 콜렉터 및 베이스에 접속된 일반적인 배선을 지지하기 위한 레벨을 설정하는 절연체의 플레이너화에서 가이드처럼 사용된다.
본 발명의 특징은 세개의 상이한 헤테로 접합 바이폴라 구조의 제조와 관련하여 기술된다.
첫째로, 사다리꼴 오버행 이미터를 이용한 제1도 내지 제10도에 관해 설명한다.
둘째로, 측벽에 증착된 오버행 이미터를 이용한 제11도 내지 제19도에 관해 설명한다.
세째로, 상부에 증착된 오버행 이미터를 이용한 제20도 내지 제28도에 관해 설명한다.
도면에는 참조번호에 추가하여, 다음 설명에 도움을 주기위해 예증한 재료 및 전도성 표시를 제공한다.
기술에 숙련된 사람은 2차원 스케치의 횡단면으로 분리되어 도시된 소자는 구조의 3차원에서 단일 소자임을 알 수 있다.
제1도를 참조하면, 기술에 있어서 표준인 버퍼층으로 된 지지 기판위에 중첩된 콜렉터 및 베이스층으로 구성된 합성 반도체 구조가 제공되어 있다. 제1도의 구조는 기술에 있어서 표준인 기법인 분자빔 에피택시(MBE)또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 순차적으로 층을 성장시킨 것이다.
반절연(SI) GaAs 기판(1)위에, 0.5마이크로 두께로 GaAs의 버퍼층을 성장시키는데, 그 이유는 기판(1)에서 나타나는 결함의 영향을 줄이기 위함이다. 버퍼층(2)위에 0.5내지 1마이크로의 두께로 n+GaAs의 층(3)을 성장시킨다. 층(3)위에는 약 0.2마이크로 두께로 n-AlGaAs층(4)을 성장시키고, 층+(4)위에는 약 0.15마이크로 두께와 P도전형 GaAs의 층(5)을 성장시킨다.
제2도, 제3도 및 제4도를 참조하여, 사다리꼴 오버행 이미터 구조 및 제조를 설명한다. 이 지점에서 본 발명에 따른 제2도에 있어서 층(5)의 표면(6)에 증착된 Sio2층(7) 위에 구멍(8)이 형성되는데, 여기서 표면(6)의 노출부는 형성되는 디바이스의 설계된 전기적 특성에 맞는 크기가 될 것이다. 이 층(7)은 두께가 약 3500Å이고, 구멍(8)의 측벽(9)은 약 60의 기울기를 갖는다. 이러한 기울기는 첫째로 석판 인쇄술에 이용되는 오버라잉(overlying)감광성 내식막과 유사한 기울기를 만들고, 다음에 내식막이 성장된 후 높은 온도에서 내식막을 리플로우(reflow)함에 의하여 얻을 수 있다. 내식막의 기울기는 내식막 및 실리콘 이산화물을 같은 비율에서 에칭하는 CF4반응성 이온 에칭을 통해 언더라잉(underlying)산화물층(7)에서 얻을 수 있다. 구멍 형성의 변수는 구멍(8)의 하부에서 표면(6) 노출 영역이 디바이스의 설계된 이미터 영역이 되도록 배열된다.
계속해서 제3도를 참조하면, 약 0.1마이크로 두께에의 n-AlGaAs층(10)을 표면(6)과 층(7)을 통하여 에피택셜로 성장시킨다. 그후,이 층(10)위에, 약 0.4마이크로 두께의 n+GaAs층(11)을 에피택셜로서 같은 모양이 되게 성장시킨다.
다음, 제4도를 참조하면, 화학/기계적 폴리싱(ploishing), 이온 밀링 또는 반응성 이온 에칭(RIE)과 같은 기법을 이용하여 층(7)위의 층(11,10)의 일부를 제거한다. 특히, 이온 미링 또는 반응성 이온 에칭을 이용할 때는 폴리이미드와 같은 폴레이너화 재료를 먼저 코팅시킨다. SiO2층(7)위의 층(11,10)을 제거함에 따라,층(7)자체는 예를들어 버퍼된 HF산을 이용하여 제거된다. 제4도의 구조는 이러한 작업을 한 결과이다. 사다리꼴 오버행 이미터는 제거전에 층(7)의 구멍(8)이었던 표면(6)의 그부분에서 층(5)과 함께 이미터-베이스 접합의 형태로서 에피택셜된다.
다음 제5도를 참조하면 사다리꼴 오버행 이미터의 특징을 개략적으로 나타내는 도면이다. 이 도면에 있어서 설계된 영역인 이미터-베이스 접합(12)에 부가하여, 오버행(13)은 이온 주입을 통한 수칙 불순물 도입 동작을 허용하여, 층(5)은 영역(14 및 15)을 이미터-베이스 접합(12)에서 가깝지만 0.2마이크로만큼 분리된 위치(16)에서 예를들어 불순물로서 마그네슘을 이용하여 P+로써 도시된 고전도성으로 변환시킨다.
제5도의 사다리꼴 오버행 이미터로 얻어진 장점은 후에 리프트 오프 금속화 동작에서 이용되는 사다리꼴 모양이 제공한 샤프 레지(sharp ledge)(18)로서 흠없이 분리시킬 수 있으며, 또 후에 플레이너화 동작에 이용되는 이미터 높이는 제2도에 적용된 층(7)의 두께를 간단히 제어함으로써 설정된다는 점이다.
이미 공지된 이온 주입 기법으로 수직 불순물 도입 동작을 실시할 때, 정확한 치수 및 불순물 분포에 해로운 효과를 최소로 줄이면서 제조한다는 관점에서 어닐링(annealing)동작을 실행한다.
제6도 내지 제10도는 디바이스의 금속화 및 절연에 관하여 설명한다.
제6도에 있어서는 표준 석판 인쇄술 기법을 이용하여 형성된 절연 영역(20,21) 및 콜렉터 접점(22)에 대한 구조가 도시되어 있다. 절연 영역(20,21)에 대해서 봉소 이온 주입을 사용할 수 있다. 이온 주입 기법이 이용될 때, 외인성 베이스 영역(14,15), 절연 영역(20,21) 및 콜렉터 접점 리치스루(22)에 대한 모든 어닐링을 하나의 온도 사이클에서 조합할 수가 있다.
다음 제7도를 참조하면 외인성 베이스 영역에서 베이스 접점의 형성물 및 이미터 위의 플레이너화 가이드를 설명한다. 이미 공지된 기술로서 적당한 석판 인쇄술 및 리프트-오프를 이용하여 외인성 베이스 접점(23,24) 및 이미터(25)의 금속 덮개는 예를들어, Au/Mn의 약 0.5마이크로 두께의 층을 사용하여 적용시킨다. 본 발명에 따르면, 이미터의 사다리꼴 오버행 형태는, 금속이 외인성 베이스 및 이미터에 증착될 때, 이미터에서 근접하지만 분리된 곳에서 외인성 베이스 접점(23,24)의 가로 확장을 종결시킨다. 리프트-오프 동작에서, 레지(18)는 베이스 접점(23,24) 및 이미터 플레이너화 가이드(25)로 금속을 바람직하고 확실하게 분리시킨다. 이 베이스 접점(23,24)은 필요하면 절연 영역(21)의 한 부분에 걸쳐 도시한 것을 포함하여 이미터에서 더 멀리 가로로 연장할 수 있다.
본 발명에 따라, 제7도에 완료된 구조는 일반적으로 넓은 영역의 증착을 하는 작업에서 배열 또는 일반적인 형태의 배선에 접촉하는 것을 용이하게 만드는 장점을 제공한다.
제8도를 참조하면 형성된 플레이너화 가이드 정지와 함께 결합된 절연 및 플레이너화를 설명한다. 제8도에서, 실리콘 이산화물의 층(26)은 전체 구조에 걸쳐 모양에 맞게 형성되고 이 위에 일반적인 레벨을 얻기 위해 폴리이미드와 같은 플에니화 재료의 층(27)이 모양에 맞게 코팅된다. 이 절연층(26)은 일반적으로 같은 속도로 에칭으로 부식시킬 수 있는 플레이너화 재료가 갖는 공통 성질과 전기적 절연 성질을 위해 선택된다.
제9도에 있어서의 구조는 상호 접속 배선을 위해 플레이너 표면으로 되어 있다. 제9도를 참조하면, 기술에 있어 표면 기법인 화학 및/또는 기계적 폴리싱, 이는 밀링 및 스퍼터링 에칭을 이용하여, 결합층(26,27)을 플레이너 레벨 표면(28)으로 부식시킨다. 이러한 동작에 있어서, 소자(25)는 부식 동작에서 가이드로서 이용하여 이미터의 상부에서 레벨 표면(28)을 얻을 수 있다.
제10도는 완성된 디바이스를 도시하는데, 플레이너 표면(28)위에, 표준 석판 인쇄술 및 에칭 기법을 이용하여, 각각의 콜렉터 및 베이스 접점을 위해 접점 리치스루 홀(29 및 30)을 형성시키고, 그후, 석판 인쇄술 및 금속 증착을 통해 이미터,베이스 및 콜렉터의 일반적인 배선 접점(31,32 및 33)을 각각 형성시킨다. 이 시점에서 레벨(28)이 이미터 상부에 존재하고 모든 접점은 동일한 플레이너 레벨(28)에 존재하고, 베이스 접점(32)은 두 부분(23 및 32)의 베이스 접점 구조에 의해 가용성이 있는 위치에 있기 때문에 이미터(31)와 분리되어 이동될 수 있다는 사실에 의해서 일반적인 배선의 단순화와 신뢰성이 향상된다.
제11도 내지 제19도는 측면 증착된 오버행 이미터 구조의 용도를 설명한다. 이미 언급된 도면과 공통적으로 이용된 참조번호는 동일한 부분을 나타낸다.
제11도에 있어서, 층(1 내지 5)을 갖는 개시 단결정 합성 반도체는 제1도의 구조와 함께 공통적으로 이용된다. 제11동에서는 약 3500Å 두께의 Siox층(35)을 증착시킨다.
제12도는 예를들어 CF4을 이용한 석판 인쇄술 및 반응성 이온 에칭(RIE)을 통해, 디바이스의 이미터-베이스 접합 영역의 크기인 영역을 갖는 윈도우(36)가 개방되도록 제조된다.
제13도에 도시된 것처럼 이 윈도우(36)은 기술에서 표준인 두 개의 층 이미터 구조를 층(5)의 노출된 부분위에 에피택셜로 성장시킨다. 이것은 분자빔 에피택시(MBE)기법을 이용하여, 층(5)에 약 0.1마이크로 두께로서 n-AlGaAs의 제1층을 에피택셜로 성장시키고 상기 제1층(37)에 약 0.45마이크로 두께로서 n-GaAs의 제2층(38)을 에피택셜로 성장시켜 완성한다. 다음에 이 n-GaAs의 측벽을 노출시키기 위해 층(35)의 표면을 약 0.2마이크로인 오버행 깊이 치수(39)로 부식시킨다.
화학적 증기 증착을 통해 층(35)의 표면 위에 SixNy를 깊이 치수(39)와 비슷한 두께로 배치시킨 다음 반응성 이온 에칭(RIE)을 통해 제4도에 도시된 것처럼 표면으로부터 SixNy를 부식시키며 측벽 증착된 오버행 부재(40)를 남겨둔다.
다음은 제15도에 도시된 것처럼 버퍼된 HF 또는 등방성(isotropic) 플라즈마 에칭과 함께 습식(wet) 에칭을 이용하여 SiOx 층(35)을 모두 제거하여, 측벽 증착된 오버행 부재(40)와 함께 에피택셜층(37,38)의 이미터 구조만을 남게 한다.
제16도를 참조하면, 실리콘과 같은 n+불순물이 주입되어 있는 내식막의 패턴층을 이용하여 콜렉터 접점 리치스루(22)를 형성시킨다. 마스크로서 감광성 내식막의 다른 패턴층을 이용하여, Be 또는 Mg과 같은 P+도펀트(dopant)를 주입시켜서 P+외인성 베이스 영역(14 및 15)을 얻으며, 이때 오버행 부재(40)는 이미터 근처에서 상기 베이스 영역(14 및 15)의 내측 경계선을 정하는 역할을 한다. 모든 주입을 활성화 시키기 위해 어닐링 열 사이클을 적용한다. 그후, 붕소(B)를 이용한 절연 주입을 행하고, 어닐링 처리한다.
제17도를 참조하면, 석판 인쇄술 금속 증착 및 리프트-오프의 기법을 이용하여, 약 0.2마이크로 두께의 AuMn의 금속화된 층을 적용시켜 리프트-오프로써 분리하며, 외인성 베이스 접점(23,24) 및 플레이너화 가이드(25)를 제공한다. 리프트-오프에 있어서, 층(37,38)의 높이 및 오버행 부재(40)에 의해 형성된 레지는 금속층의 확실한 분리를 보장한다.
제18도를 참조하면, 화학적 증기 증착과 같은 기법으로 구조 전반에 걸쳐 모양에 맞게 약 0.6마이크로 두께인 SiOx와 같은 절연층(26)을 증착시킨다. 절연층(26)은 폴리이미드와 같은 재료의 플레이너화 층(37)을 수반한다. 그후,금속 플레이너화 가이드(25)가 노출될 때까지 RIE를 이용하여 층(26,27)을 다시 에칭한다.
화학/물리적 폴리싱,이온 밀링 또는 스퍼터 에칭을 이용하여, 금속(25), SixNy 오버행 부재(40),층(26,27)의 층 재료 및 층(38)의 상부를 동시에 플레이너 형태로 다시 에칭시킨다. 오버행 부재(40)가 제거 될 때, 층(38)은 감소된다.
제19도를 참조하면,재 에칭의 결과로 플레이너 표면(328)이 만들어지고,이 표면에서 콜렉터 및 베이스에 대한 각각의 점점 홀(29,30)이 석판 인쇄술 및 RIE를 통해 형성되어 있는 최종 구조를 도시한다. 그후, 석판 인쇄술 및 AuGeNi와 같은 금속 증착을 이용하여 이미터, 베이스 및 콜렉터 접점(31,32 및 33)을 중착시키고, 리프트-오프 기법을 통해 윤곽이 묘사된다. 이결과의 구조는 제10도와 관련되어 설명된 모든 장점을 갖는다.
제20도 내지 제28도 있어서, 상부 증착된 오버행 이미터와 관련시켜 본 발명을 설명하고, 이미터의 층은 개시 웨이퍼의 일부로서 성장된다. 설명에 따른 이해를 돕기 위해 공통으로 쓰여진 참고번호는 동일한 부분을 나타내고, 예를 든 재료 및 기술은 그대로 사용된다.
제20도에 있어서, MOCVD 또는 MBE기법을 이용하여 개시 합성 반도체 다중층 결정을 성장시키는데, 반절연 GaAs 기판(1) 위에, 약 0.5마이크로 두계의 GaAs의 버퍼층(2), 약 0.5내지 1마이크로 두께인 n+-GaAs의 서브 콜렉터층(3), 약 0.2마이크로 두께인 n-AlGaAs의 콜렉터층(4),약 0.15마이크로 두께인 P-GaAs의 베이스층(5), 약 0.1마이크로 두께인 P-GaAs의 베이스층(5), 약 0.1마이크로 두께인 n-AlGaAs의 제1이미터층(41)및 약 0.4마이크로 두께인 n-GaAs의 제2이미터층을 순차적으로 성장시킨다.
약 2500Å 두께인 SiOx의 층(43)은 화학적 증기 증착(CVD)을 이용하여 증착된다.
제21도를 참조하면, 층(42,43)을 부식시켜 아일랜드(island)를 형성시키고, 이 영역은 구성된 디바이스의 이미터 설계 영역으로 된다. 이 부식은 CF4가 층(43)의 SiOx를 에칭시키는데 이용되고, CCl2Fe-He가 n+GaAs를 에칭시키는데 이용되는 석판 인쇄술로 위치된 내식막 구멍 및 RIE를 사용하여 얻을 수 있다.
제22도를 참조하면, n+GaAs 층(42)이 에칭될 때, 플라즈마 상태의 조정은 표면(face)(44)의 에칭을 더 신속하게 처리되도록 한다. 그러므로, 오버행을 제공하는 층(43)과 함께 언더킷(45)이 형성된다. 그러면, 약 0.2마이크로로 두께의 오버행을 얻을 수 있다.
제23도를 참조하면, 외인성 베이스 영역, 콜렉터 리치스루 및 절연 영역이 형성된 것이 도시되어 있다.
감광성 내식막의 패턴 층(도시하지 않음)과 예를들어, 실리콘의 다중 에너지 이온 주입을 이용하여 n+ 콜렉터 리치스로(22)를 제공한다.
그후 Be 또는 Mg의 이온 주입을 위해 마스크와 같은 감광성 내식막의 다른 패턴층(도시하지 않음)을 이용하여, 외인성 P+영역 (46,47)을 형성시킨다. 이 주입은 층(41) 및 베이스층을 콜렉터층(4)까지 전환시킨다. 오버행 부재(45)와 함께 층(43)은 P+외인성 베이스 영역부분(46 및 47)의 엣지(edge)(48,49)를 규정하는 마스크처럼 사용된다.
최종 구조에 있어서 외인성 베이스 부분에 연속적으로 인가될 금속 접점이 멧지(48,49)를 초과하여 연장하지 않도록 엣지(48,49)를 배치하는 것이 바람직하다. 이것은 이미터를 향하여 측방향으로 엣지(48,49)를 움직이는 이온 주입 활성화와는 분리하거나 또는 그 일부를 이용하여 열 사이클에서 P+불순물의 확산을 통해 얻어진다. 이 이동은 약 0.1마이크로이거나, 0.2마이크로 오버행의 절반이다. 이온 주입 동안 웨이퍼 경사(tilting)는 동일한 소정의 결과를 얻는다. 외인성 베이스 주입의 어닐링 처리 후에, 예를들어 붕소로서 더많이 마스킹 및 주입을 하여 절연 영역(20 및 21)을 얻고 다음에 어닐링한다.
제24도를 참조하면, 외인성 베이스 영역(46,47)에 금속 점점을 제공하고 동시에 플레이너화 가이드로서 이용되는 층(43)이 제광된다. 이는 약 0.25마이크로 두께인 AuMn과 같은 금속의 증착 및 리프트-오프 석판 인쇄술을 이용하여 얻는다. 이 리프트-오프 동작에 있어서 이 금속은 오버행(45)의 레지 및 층(42)의 높이에서 확실히 분리된다. 결과로 얻어진 구조는 적소에 외인성 베이스 접점(23 및 24)및 플레이너화 가이드(56)를 가지며, 보다 빠른 열 사이클에서 이미터의 방향으로 이동되는 외인성 베이스 엣지(48,49)를 갖는다.
제25도에 있어서, 약 5000Å 두께로 화학 증기 증착된 SiOx의 절연층(26)이 인가된 다음에 폴리이미드와 같은 플레이너화 재료의 코팅(27)이 모양에 맞게 적용된다.
제26도에 있어서 예를들어, 실제로 같은 속도로 층(27,26)을 에칭시키는 CF4를 이용한 RIE 기법을 통하여, 플레이너화 가이드(50)의 금속이 노출될 때까지 다시 구조를 에칭시킨다.
이 플레이너화 가이드(50)는 부식 기법에서 변화를 이용할 수 있는 표시를 제공하고, 이는 상기 가이드(50) 및 그 아래 층(43)을 이미터층(42)의 상부까지 제거할 수 있게 한다. 이 구조는 제27도에 도시되어 있는데, 절연층(26)은 이미터층(42)과 같은 평면의 표면(51)을 가지며, 일반적인 상호 접속 배선을 위해 플레이너 표면을 제공한다.
제25도의 구조에서 제27도의 구조까지 다시 전체 에칭을 위해 동일한 부식 기법을 이용하여 충분히 제어 할 수 있다. 금속 플레이너화 가이드(50) 및 층(42)을 제거하는 데는 화학/기계적 폴리싱, 스퍼터 에칭 또는 이온 밀링 기법을 사용한다.
CF4로서 반응성 이온 에칭(RIE) 및 석판 인쇄술을 이용하여, 베이스 및 콜렉터 접점을 위한 구멍(52 및 53)이 형성된 다음, 이미터, 베이스 및 콜렉터 접점(31, 32, 33)이 각각 증착된다. 금속 합금화를 위한 신터링(sintering)열 사이클은 제28도의 구조를 형성시키기 위해 실행된다.
설명된 내용은 헤테로 접합 바이폴라 트랜지스터 구성에 관한 것이고, 모든 저항 및 정전 용량 특성은 제어될 수 있고, 세가지 방법이 이러한 구조를 얻기 위해 제공되었다.
Claims (7)
- 합성 반도체에서 PN 접합(17)을 형성하는 매입층(4)위에 노출된 표면의 베이스층(5)과, 상기 베이스층의 노출된 표면(6)에서 PN 접합을 형성하며 상기 노출된 표면(6)에 관하여 수직인 거리를 연장하는 작은 영역의 에피택셜 전극(10, 11, 37, 38, 42)을 갖는 형태의 바이폴라 트랜지스터에 있어서, 중간 제조물은 상기 노출된 표면(6)과 접촉한 상태에서 상기 전극의 측방향 연장을 초과한 특정 측방향 거리를 연장하는 오버행부분(13, 40, 45)을 상기 노출된 표면(6)에서 분리된 부분에서 갖는 상기 에피택셜 전극(10, 11, 37, 38, 42)과 상기 베이스층(5)과 함께 에피택셜 전극의 접촉 영역을 둘러싸고, 상기 특정 거리만큼 에피택셜 전극(10, 11, 37, 38, 42)에 근접하여 종결하는 고전도성 부분을 갖는 상기 베이스층을 구비하는 것을 특징으로 하는 바이폴라 트랜지스터.
- 헤테로 접합 바이폴라 트랜지스터에 있어서, 매입된 전극층(4)과 PN 접합(17)을 형성하는 큰 영역의 베이스 전극층(5)과 다른 측면에 상기 베이스 전극층과 PN 접합(12)을 형성하는 작은 영역의 에피택셜 전극(10, 11, 37, 38, 42)을 갖는 합성 반도체 단결정체와, 상기 작은 영역의 전극 PN 접합(12)주변을 둘러싸며 또 이 주변에 근접하지만 특정 치수만큼 분리되어 연장함으로써, 내인성 베이스 전극 영역 및 베이스 전극을 매입된 전극 PN 접합영역(17)에 한정시키는 고전도성의 외인성 부분(14,14,46,47)을 갖는 상기 베이스 전극층(5)과, 상기 작은 영역의 전극으로부터 특정 치수로 종결시키는 베이스층의 외인성 부부의 금속 접점(23, 24)과, 최소한 상기 매입된 층(4)을 통해 합성 반도체 단결정체에서 연장하는 절연 부재(20, 21)와, 상기 작은 영역의 전극을 둘러싸고, 상기 금속 접점을 완전히 덮으며 상기 작은 영역의 전극과 동일면을 이루는 플레이너 표면(28, 51)을 갖는 절연층(26)과 상기 플레이너 표면에 배치되고 작은 전극(10, 11, 37, 38, 42), 상기 금속 접점(23, 24) 및 상기 매입된 전극(4)에 각각 전기적 접속을 하는 접점 부재와 서로 조합하여 구성되는 것을 특징으로 하는 헤테로 접합 바이폴라 트랜지스터.
- 큰 영역의 베이스 전극층(5)은 그 한 측면에서 매입된 전극층(4)과 PN접합(17)을 형성하고, 작은 영역의 전극은 다른 한 측면에서 PN 접합(12)을 형성하는 방식의 합성 반도체의 바이폴라 트랜지스터를 형성하는 공정에 있어서, 상기 베이스층(5)에 대해 수직으로 지향된 금속 증착 동작과 전도성 변환중 어느 하나에서 상기 베이스층의 마스킹하는 특성과, 증착된 재료의 리프트-오프 분리시에 레지형 방향으로 형상 변화하는 특성과 상기 베이스 층(5)에 대해 수직으로 전도된 부식 동작에서 수직 거리의 과정 안내 특성이 조합된 특성을 갖는 오버행 능력을 상기 PN접합(12)으로부터 분리된 작은 영역의 전극의 부분(13, 40, 45)에 제공하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 공정.
- 큰 영역의 베이스 전극층(5)은 매입된 전극층(4)과 함께 PN접합(17)을 그 한 측면에 형성시키고, 그 베이스 전극층의 다른 한 측면에 작은 영역 전극(10, 11, 37, 38, 42)과 PN접합(12)을 형성하는 방식의 단결성 합성 반도체에서 헤테로 접합 바이폴라 트랜지스터를 형성하는 공정에 있어서, 상기 매입된 전극층(4)에 PN접합(17) 관계로 최소한 상기 베이스층(5)을 갖는 다중층 단결정체를 제공하는 단계와, 상기 베이스층(5)으로부터 수직으로 분리된 작은 영역의 전극의 부분에 작은 영역의 전극의 PN접합(12)을 초과하여 측방향으로 특정 거리를 연장하는 오버행 부재(13, 40, 45)를 제공하는 단계를 포함하고, 상기 베이스 전극층(5)에 PN접합(12)관계로 작은 영역의 전극(10, 11, 37, 38, 42)을 형성시키는 단계와, 상기 작은 영역의 전극(10, 11, 37, 38, 42)을 둘러싸는 상기 베이스 층(5)의 전도성을 고전도성으로 변환시킬 때, 작은 영역의 전극 PN접합(12)에 근접하지만 특정 거리만큼 분리된 위치에서 상기 변환된 베이스층 영역(14, 15, 46, 47)의 엣지 위치(48, 49)를 나타내기 위해 상기 오버행을 마스크로서 사용되는 변환 단계와 상기 베이스 층(5)의 변환된 부분(14, 15, 46, 47) 및 작은 영역의 전극(10, 11, 37, 38, 42)에 금속(23, 24, 25, 50)을 증착시키는 단계와, 상기 베이스 층(5)의 변환된 부분(14, 15, 46, 47) 및 작은 영역의 전극(10, 11, 37, 38, 42)에서 상기 금속(23, 24, 25, 50)의 일부를 분리시키는 단계와, 상기 작은 영역의 전극(10, 11, 37, 38, 42)을 둘러싸는 절연층을 인가하는 단계와, 상기 절연층에 걸쳐 모양이 맞는 플레이너화 재료층(27)을 인가하는 단계와, 절연 재료의 플레이너 표면이 상기 작은 영역의 전극(10, 11, 37, 38, 42)의 보다 높은 부분과 동일한 평면이 될 때까지 상기 플레이너화 재료층(27) 및 상기 절연층(26)의 조합을 부식시키는 단계와,상기 작은 영역의 전극(10, 11, 37, 38, 42) 각각에 대한 플레이너 표면(28)에 별개의 금속 접점(31, 32, 33)을 인가하고, 상기 베이스(6)의 변환된 부분(14, 15, 46, 47)과 매입된 전극층(4)에 금속(23, 24)을 인가하여 각 전극과 전기적 접속을 하도록하는 인가 단계를 구비하는 것을 특징으로 하는 헤테로 접합 바이폴라 트랜지스터 형성 공정.
- 헤테로 접합 바이폴라 트랜지스터 형성 공정에 있어서,n-형 AlGaAs 콜렉터(4)에 대해 최소한 P형 GaAs베이스층을 갖는 기판을 제공하는 단계와, 상기 베이스층(5)과 접촉하는 n형 AlGaAs의 하부 터브(tub)형태의 구조(11)와 n-GaAs가 채워진 구조로 되어 있는 역전된 사다리꼴 이미터(10, 11)를 상기 베이스층(5)의 일부에 형성시키는 단계와, 마스크로서 상기 이미터를 이용하여 상기 베이스층(5)을 도핑시켜 외인성 베이스(14, 15)를 형성시키는 단계와, 마스크로서 상기 이미터를 이용하여 전도성 재료를 증착시켜 상기 외인성 베이스에 대해 오믹 접점(23, 24)을 형성시키는 단계와, 상기 이미터(10, 11)의 상부 표면과 동일한 면으로 플레이너 절연층(26)을 형성시키고, 상기 이미터와 상기 외인성 베이스(14, 15) 및 상기 콜렉터(4) 각각에 대해 플레이너 절연층에서 오믹 배선 접속(31, 32, 33)을 제공하여 특정 전극에 접촉시키는 단계를 포함하는 것을 특징으로 하는 헤테로 접합 바이폴라 트랜지스터 형성 공정.
- 헤테로 접합 바이폴라 트랜지스터 형성 공정에 있어서 최소한 n+GaAs(3), n AlGaAs(4), P GaAs(5), n AlGaAs(41), n+GaAs(42) 및 제1절연층(43)의 연속층을 갖는 GaAs 기판(1)을 제공하는 단계와,상기 제1절연층(43) 및 n+GaAs층(42)을 마이크로 크기의 아일랜드(42, 43)부재로 패턴화시키는 단계와, 상기 아일랜드부재(42, 43)의 n+GaAs(42)의 영역을 측면 에칭을 통해 감소시켜서 제1절연층(43)의 오버행 부분(45)을 남겨두는 처리 단계와 상기 트랜지스터의 고전도성 외인성 베이스(46, 47)를 형성하기 위해 마스크로서 상기 제1절연층(43)을 이용하여 n AlGaAs(41) 및 P GaAs층(5)으로 P+도펀트를 이온 주입시키는 단계와, 마스크로서 상기 제1절연층(43)을 이용하여 금속을 중착시켜 상기 외인성 베이스로 오믹 금속 접점(23, 24)을 설정하는 단계와 상기 결과로 얻어진 구조에 대해 제2절연층(26)을 형성시키는 단계와, 상기 아일랜드부재에서 n+GaAs의 상부 표면과 동일한 표면(51)을 얻기 위해 플레이너화하는 단계와 상기 아일랜드의 N+GaAs(4)와 상기 외인성 베이스(46, 47) 및 상기 베이스(5) 아래의 n AlGaAs 각각에 접속된 상기 플레이너화 표면(51)에 전기적 접점 부재(31, 32, 33)를 제공하는 단계를 포함하는 것을 특징으로 하는 헤테로 접합 바이폴라 트랜지스터 형성 공정.
- 헤테로 접합 바이폴라 트랜지스터를 형성시키는 공정에 있어서, 구멍(36)을 갖는 제1절연층(35)에 의해 마스크된 최소한 P GaAs 베이스층(5)을 갖는 GaAs기판을 n AlGaAs 콜렉터층에 대해 제공하는 단계와, 상기 구멍(36)에서 n GaAlAs(7)의 고전도성의 외인성 부분(14, 15, 46, 47)을 갖는 상기 베이스 전극층(5)과, 상기 작은 영역의 전극으로부터 제2층으로 구성된 이미터를 상기 제1절연층 위에 상기 제2층이 돌출하는 상태로 형성시키는 단계와, 상기 돌출된 제2이미터층(38)에 측벽 오버행 부재(40)를 설정하는 단계와, 상기 이미터(37, 38) 근처에서 엣지 위치를 나타내기 위해 마스크로서 상기 오버행 부재(40)를 이용하여 상기 P GaAs(5)에서 외인성 베이스(14, 15)를 형성시키는 단계와, 상기 이미터(37, 38)의 외인성 베이스(14, 15) 및 n+GaAs 제2층(38)위에 증착된 금속을 제공하는 단계와 리프트-오프에 의해 상기 이미터(37, 38)의 외인성 베이스(14, 15) 및 n+GaAs 제2층(38) 위에 증착된 금속을 제공하는 단계와, 리프트-오프에 의해 상기 이미터(37, 38) 위의 금속으로부터 상기 외인성 베이스(14, 15)위에 증착된 금속을 분리시키는 단계와, 상기 결과로서 나타난 구조 위에 제2절연층(26)을 형성시키는 단계와, 상기 제2절연층(26) 및 상기 이미터(37, 38)로 구성된 플레이너 표면(28)을 얻기 위해 플레이너화하는 단계와 각각의 상기 이미터(37, 38)와 상기 외인성 베이스(14, 15) 및 상기 콜렉터(4)에 접속된 상기 플레이너화된 표면(28)위에 전기적 접점 부재를 인가하는 단계를 포함하는 것을 특징으로 하는 헤테로 접합 바이폴라 트랜지스터 형성 공정.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US264,428 | 1988-10-31 | ||
| US07/264,428 US4935797A (en) | 1988-10-31 | 1988-10-31 | Heterojunction bipolar transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900007101A KR900007101A (ko) | 1990-05-09 |
| KR930004723B1 true KR930004723B1 (ko) | 1993-06-03 |
Family
ID=23006034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890013995A KR930004723B1 (ko) | 1988-10-31 | 1989-09-29 | 헤테로 접합 바이폴라 트랜지스터 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4935797A (ko) |
| EP (1) | EP0367698A3 (ko) |
| JP (1) | JPH073821B2 (ko) |
| KR (1) | KR930004723B1 (ko) |
| CN (1) | CN1034703C (ko) |
| BR (1) | BR8905529A (ko) |
| CA (1) | CA1286800C (ko) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2243716B (en) * | 1988-11-02 | 1993-05-05 | Hughes Aircraft Co | Self-aligned,planar heterojunction bipolar transistor and method of forming the same |
| EP0478923B1 (en) * | 1990-08-31 | 1997-11-05 | Texas Instruments Incorporated | Method of fabricating self-aligned heterojunction bipolar transistors |
| FR2667724B1 (fr) * | 1990-10-09 | 1992-11-27 | Thomson Csf | Procede de realisation des metallisations d'electrodes d'un transistor. |
| JPH04188629A (ja) * | 1990-11-19 | 1992-07-07 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
| JPH0785476B2 (ja) * | 1991-06-14 | 1995-09-13 | インターナショナル・ビジネス・マシーンズ・コーポレイション | エミッタ埋め込み型バイポーラ・トランジスタ構造 |
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| US6072239A (en) * | 1995-11-08 | 2000-06-06 | Fujitsu Limited | Device having resin package with projections |
| JP3509682B2 (ja) * | 2000-01-31 | 2004-03-22 | シャープ株式会社 | ヘテロ接合バイポーラトランジスタおよびその製造方法、並びに、通信装置 |
| US6861324B2 (en) | 2001-06-15 | 2005-03-01 | Maxim Integrated Products, Inc. | Method of forming a super self-aligned hetero-junction bipolar transistor |
| DE10152089A1 (de) * | 2001-10-23 | 2003-05-08 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiter-Struktur |
| US6965133B2 (en) * | 2004-03-13 | 2005-11-15 | International Business Machines Corporation | Method of base formation in a BiCMOS process |
| CN100463121C (zh) * | 2004-07-01 | 2009-02-18 | 日本电信电话株式会社 | 异质结构双极型晶体管 |
| DE102005004708B4 (de) * | 2005-02-02 | 2006-11-02 | Atmel Germany Gmbh | Verfahren zur Herstellung integrierter Schaltkreise mit mindestens einem Silizium-Germanium-Heterobipolartransistor |
| DE102009034532A1 (de) * | 2009-07-23 | 2011-02-03 | Msg Lithoglas Ag | Verfahren zum Herstellen einer strukturierten Beschichtung auf einem Substrat, beschichtetes Substrat sowie Halbzeug mit einem beschichteten Substrat |
| CN101908485B (zh) * | 2010-06-11 | 2016-03-02 | 上海华虹宏力半导体制造有限公司 | 利用三块掩模板制作垂直双极型晶体管的方法 |
| US8803283B2 (en) | 2012-09-27 | 2014-08-12 | Intel Corporation | Vertical meander inductor for small core voltage regulators |
| CN110335818B (zh) * | 2019-05-23 | 2022-11-18 | 福建省福联集成电路有限公司 | 一种异质结双极晶体管结构及制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4144101A (en) * | 1978-06-05 | 1979-03-13 | International Business Machines Corporation | Process for providing self-aligned doping regions by ion-implantation and lift-off |
| US4379005A (en) * | 1979-10-26 | 1983-04-05 | International Business Machines Corporation | Semiconductor device fabrication |
| JPS6114756A (ja) * | 1984-06-29 | 1986-01-22 | Nec Corp | バイポ−ラトランジスタ |
| JPH0744182B2 (ja) * | 1984-11-09 | 1995-05-15 | 株式会社日立製作所 | ヘテロ接合バイポ−ラ・トランジスタ |
| GB2170041B (en) * | 1985-01-22 | 1988-10-05 | Marconi Electronic Devices | Multilayer circuit |
| JPS62185370A (ja) * | 1986-02-08 | 1987-08-13 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタ |
| JPH0654780B2 (ja) * | 1987-02-19 | 1994-07-20 | 松下電器産業株式会社 | ヘテロ接合バイポーラトランジスタ |
| US4731340A (en) * | 1987-02-24 | 1988-03-15 | Rockwell International Corporation | Dual lift-off self aligning process for making heterojunction bipolar transistors |
| JPS63226066A (ja) * | 1987-03-13 | 1988-09-20 | Mitsubishi Electric Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
-
1988
- 1988-10-31 US US07/264,428 patent/US4935797A/en not_active Expired - Fee Related
-
1989
- 1989-06-12 CA CA000602548A patent/CA1286800C/en not_active Expired - Fee Related
- 1989-09-06 EP EP89480130A patent/EP0367698A3/en not_active Withdrawn
- 1989-09-27 CN CN89107517A patent/CN1034703C/zh not_active Expired - Fee Related
- 1989-09-29 KR KR1019890013995A patent/KR930004723B1/ko not_active IP Right Cessation
- 1989-10-20 JP JP1271891A patent/JPH073821B2/ja not_active Expired - Lifetime
- 1989-10-30 BR BR898905529A patent/BR8905529A/pt not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH073821B2 (ja) | 1995-01-18 |
| US4935797A (en) | 1990-06-19 |
| JPH02165636A (ja) | 1990-06-26 |
| CN1034703C (zh) | 1997-04-23 |
| BR8905529A (pt) | 1990-05-29 |
| CA1286800C (en) | 1991-07-23 |
| CN1042450A (zh) | 1990-05-23 |
| EP0367698A2 (en) | 1990-05-09 |
| EP0367698A3 (en) | 1990-07-11 |
| KR900007101A (ko) | 1990-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20020410 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |