JPH04158565A - プログラム命令語長可変型計算装置及びデータ処理装置 - Google Patents

プログラム命令語長可変型計算装置及びデータ処理装置

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JPH04158565A
JPH04158565A JP2283762A JP28376290A JPH04158565A JP H04158565 A JPH04158565 A JP H04158565A JP 2283762 A JP2283762 A JP 2283762A JP 28376290 A JP28376290 A JP 28376290A JP H04158565 A JPH04158565 A JP H04158565A
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semiconductor chip
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隆志 塚本
Sukeyuki Abe
祐之 阿部
Tetsuo Yabushita
薮下　哲男
Yoshimitsu Hayashi
義光 林
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    • H01L2924/30105—Capacitance

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、２チツプで中央処理ユニットを構成するプロ
グラム命令語長可変型計算装置及びそれを用いたデータ
処理装置に関する。
〔従来の技術］ 中央処理ユニッ）　（ＣＰＵ、ＭＰＵ）は制御手段、演
算論理手段（ＡＬＵ）及び−時記憶手段とで構成されて
おり、半導体技術の進展により、これらの電子要素は単
一の半導体基板（モノリシック）上に集積されるように
なってきた（ワンチップＣＰＵ）。制御手段、演算論理
手段及び−時記懐手段は内部並行母線（バス）によって
相互に接続可能で、それらへのプログラム命令又は情報
の人出は連結手段で制御される。相互接続した制御手段
、演算論理手段及び−時記憶手段の単一基板への集積化
は外部配線の相互接続数の減少をもたらし、半導体技術
の目的に合致した。故障率の低減による信顧性の向上環
に寄与している。
〔発明が解決しようとする課題〕
しかしながら、モノリシック半導体中央処理装置は当然
のことながら各部の構成が固定的であり、１命令セツト
Ｉ　ＣＰＵに画一化されてしまう。従前のように、中央
処理装置の各部が比較的自由に交換可能の非モノリシッ
クの構成であれば、配線接続の煩雑さや故障率等の不利
益はあるものの、プログラム命令の複数の体系の中から
コンピュータ使用環境に合致する最適な体系を選択でき
る自由がある。半導体集積回路技術の最大の利益は多数
の電子要素（素子、配線など）を同時並列的に製造でき
る点にあるが、中央処理装置のようなシステムの各部を
機能的に大別した場合、各部は平等の機能レベルにある
のではなく、上位レベルと下位レベルの階層構造を局部
的に形成している。
例えば、命令レジスタはプログラム・メモリ部からのプ
ログラム命令を受けてこれを命令デコーダへ送出するも
のであり、命令デコーダはそのプログラム命令を解読し
てマイクロ命令を送出するものであるが、もし命令語長
を長くすると、１命令で多くの処理が可能なように多数
のマイクロ命令が送出され、フェッチ回数の減少等によ
り消費電力の低減が可能となる。逆に、命令語長を短く
すると、１命令の処理が単純化する。その結果タイミン
グジェネレータが簡素化され、源振クロックの高速化で
高速処理が可能となる。
そこで、本発明は命令語長の可変が比較的自由に行なえ
るように、命令レジスタ、命令デコーダ及びタイミング
発生器を集積化した交換可能型チップ用意し、演算論理
部や各種のレジスタを含む別のチップとは分離させてお
き、使用環境に応じた命令語長の変更が必要な場合、演
算論理部や各種のレジスタを含む汎用チップと適宜の交
換可能型チップとを結合して新たな中央処理装置を比較
的に容易に構成可能とするプログラム命令語長可変型計
算装置を提供することにある。
〔課題を解決するための手段〕
上記課題を解決するために、本発明の講じた手段は、中
央処理ユニットを構成すべき演算論理部と制御部をモノ
リシンクで集積化するのではなく、プログラム・メモリ
に格納される命令の語長に対応して構成され、制御部の
一部を構成すべき命令レジスタ手段、命令デコーダ手段
及びタイミング・ジェネレータ手段を第１の半導体チッ
プに集積化し、残る制御部と演算論理部とを汎用的なチ
ップとして第２の半導体チップに集積化したものである
。このような２つのチップによって中央処理ユニットが
構成されるが、両チップ間の電気的な配線長さ等を短縮
する手段として、第２の半導体チップの上部に第１の半
導体チップをダウンフェイス状態で積み重ね、両チップ
の相対向する能動面間で両チップの電気的相互接続を実
現する実装構造が採用される。
また、第１の半導体チップを搭載した第１のパンケージ
と、第２の半導体チップを搭載した第２のパッケージと
を用い、第２のパッケージの上部に第１のパッケージを
積み重ね、両チップの電気的相互接続を実現する実装構
造も採用される。
〔作用〕
第２の半導体チップはそのままで第１の半導体チップを
別の第１のチップに代えることによって、プログラム命
令の語長の可変が実現される。即ち、プログラム・メモ
リに格納する命令の語長を長く設定し、これに対応する
第１のチップを第２のチップと組み合わせると、１命令
フエツチで多数の演算論理処理を実行することができ、
プログラム・ステップ数の削減により命令フェッチ回数
の低減がもたらされ、消費電力の節約ないしバッテリの
長寿命化が達成される。逆に、プログラム・メモリに格
納する命令の語長を短く設定し、これに対応する第１の
チップを第２のチップと組み合わせると、タイミング・
ジェネレータ手段の構成の簡素化により高速処理が達成
される。
［実施例〕 次に本発明の実施例を添付図面に基づいて説明する。
′　　　・・ブの 第１図は本発明の実施例に係るプログラム命令語長可変
型計算装置の半導体チップの構成を示すブロック図であ
る。
このプログラム命令語長可変型計算装置は４ビツトの汎
用チップ１００と交換可能型チップ２００を有している
。
汎用チップ１００は、演算論理部（ＡＬＵ）１０２と各
種レジスタ等を含む制御部の一部とで構成されている。
演算論理部１０２は２種類のテンポラリレジスタＡｌＯ
４とテンポラリレジスタ８１０６にストアされた４ビツ
トデータ間の演算を行う。演算論理部１０２の演算機能
は、例えば、キャリー付き加算（ＡＤＤ）、キャリー無
し加算（ＡＤＣ）、ポロー付き減算（ＳＵＢ）、ボロー
無し減算（ＳＢＣ）、論理積（ＡＮＤ）、論理和（ＯＲ
）、排他的論理和（ＸＯＲ）　、比較（ＣＰ）、ピット
テスト（ＦＡＮ’：ｆ、キャリー付き右回転（ＲＰＣ）
、キャリー付き左回転（ＲＬＣ）、反転（ＮＯＴ）など
である。また演算論理部１０２の演算結果として４ビツ
トすべてが「０」の場合には、Ｚフラグ（ゼロフラグ）
　１０８ｂが１にセットされる。また加算の結果キャリ
ーが発生した場合と、減算の結果ボローが発生した場合
には、Ｃフラグ（キャリーフラグ）　１０８ａが１にセ
ットされる。なお、Ｄグラブ（デシマルフラグ）　１０
８ｃをセットすることにより、加減算を１０進演算とす
る１０進演算モードにすることができる。Ａレジスタ１
１０．　Ｂレジスタ１１２は共に４ビツトの汎用レジス
タで、アキュームレータとして機能する。
プログラム・カウンタ・ブロック１１４は、第２図に示
すように、後述するプログラム・メモリの種々のメモリ
エリアに対応させるために、例えば２つのレジスタと３
つのカウンタとで構成されている。バンク用プログラム
・カウンタ（ＰＣＢ）１１４ａはプログラム・メモリの
パンク領域のアドレス指定する１ビツトカウンタ、ペー
ジ用プログラム・カウンタ（ＰＣＰ）１１４ｂはプログ
ラム・メモリのページ領域のアドレス指定する４ビツト
カウンタ、ステップ用プログラム・カウンタ（ＰＯ２）
　１１４ｃはワードステップをアドレス指定する８ビツ
トカウンタである。これらの１３ビツトでプログタムメ
モリのアドレス指定が行われる。ニューバンク用ポイン
タ（ＮＢＰ）１１４ｄは１ビツトレジスタで、分岐命令
により分岐する際その分岐命令の前に分岐先バンクアド
レスを書き込むレジスタである。分岐命令が実行される
とき、バンク用プログラム・カウンタ１１４ａにニュー
バンク用ポインタ１１４ｄの値がロードされる。またニ
ューページ用ポインタ（ＮＰＰ）１１４ｅは同様にペー
ジ部分のレジスタであり、分岐命令の前に分岐先ページ
アドレスを書き込むレジスタである。分岐命令が実行さ
れたとき、ページ用プログラム・カウンタ１１４ｂにニ
ューページ用ポインタ１１４ｅの値がロードされる。
インデックスレジスタＸ１１６は４ビツトのページ部分
レジスタと８ビツトのプリセッタブル・カウンタで構成
され、最大４，０９６ワードまで指定可能である。イン
デックスレジスタＹ１１８はインデックスレジスタＸ１
１６と同一構成で、４ピントのページ部分レジスタと８
ビツトのプリセッタブル・カウンタで構成され、最大４
，０９６ワードまで指定可能である。スタックポインタ
１２０はデータメモリのスタック領域のスタックアドレ
スを指定する８ビツトのレジスタである。レジスタポイ
ンタ１２２はデータメモリのレジスタ領域のアドレスを
指定する４ビツトレジスタである。インクラブド・コン
トローラ１２４は周辺回路よりに割り込み要求および内
部割り込み要求に対して最大１５の割り込みベクトルを
発生する。そして割り込み許可・禁止はＩ　（インタラ
ブド）フラグ１０８ｄによって設定される。■フラグ１
０８ｄがセットされているときには、割り込みは許可さ
れ、リセットされているときには、禁止される。なお、
１２６は４ビツトのデータバスで、１２８は４ビツトの
アドレスバスを示す。交換可能型チップ２００は制御部
の一部を構成するインストラクション・レジスタ２０２
、インストラクション・デコーダ２０４及びタイミング
・ジエネレータ２０６で構成されいる。
インストラクション・レジスタ２０２はプログラム・メ
モリ３０２内に納められているインストラクション（命
令）をフェッチするレジスタである。
インストラクション・デコーダ２０４は命令フェッチさ
れた命令コードを解読して複数の制御信号（マイクロ命
令）を生成する。複数の制御信号としてはプログラム・
カウンタ制御信号、システム制御信号、演算制御信号、
レジスタ制御信号、メモリ制御信号、フラグ制御信号、
スタックポインタ制御信号、ＲＡＭ拡張インデックス・
レジスタ制御信号等である。タイミング・ジェネレータ
２０６は命令サイクルが異なる命令に対応して異なる複
数のシステムクロックを生成する。例えばタイミング・
ジェネレータ２０６は、第３図に示すように、システム
制御信号に基づいて、システムクロ、ンク１〜４を生成
する。
プログラム・メモリ３０２　　（ＲＯＭ）はプログラム
を格納し、１ワードは１２ピントで構成される。
３０４はデータを格納する外部記録装置（ＲＡＭ）と周
辺入出力装置を示す。３０６は発振器である。
交換可能型チップ２００においては、プログラム・メモ
リから読み出された命令を一時保持するインストラクシ
ョン・レジスタ２０２のビット長、インストラクション
・デコーダ２０４の命令コードの解読による複数の制御
信号、またタイミング・ジェネレータ２０６のシステム
クロックは、プログラム・メモリに格納されるプログラ
ムの命令セ・ント（命令レパートリ）によって様々であ
る。しかしながら、汎用チップ１００はある程度具なる
命令セットの場合にも内部構成は不変である。したがっ
て、使用環境に応じて命令セットの異なる交換可能型チ
ップ２００を選択使用することが可能となる。
ポータプルの計算装置等のように、バッテリの消費電力
の節約を図る目的では、プログラム・メモリに格納する
命令の語長を長く設定し、これに対応する交換可能型チ
ップ２００（Ｌ）を汎用チ・ンブ１００と組み合わせる
。これによれば、１命令フエツチで複数の演算論理処理
を実行可能な多数の命令を持つ命令セットを構成でき、
プログラム・ステツプ数の削減により命令フェッチ回数
の低減がもたらされ、消費電力の節約ないしバッテリの
長寿命化が達成される。逆に、限られた処理で高速スス
テムを構成する場合には、命令語長を必要最小限に設定
し、これに対応した交換可能型チップ２００（Ｓ）を汎
用チップ１００と組み合わせる。この場合の交換可能型
チップ２００　　（Ｓ）におけるタイミング・ジェネレ
ータ２０６の構成の面素化に及びインストラクション・
デコーダ２０４の簡略化より高速処理が達成される。
通常、４ピツトのＣＰＵにおいては、インストラクショ
ン・デコーダ２０４から出力される制御信号線は約７０
本で、タイミング・ジェネレータ２０６から出力される
システムクロック線は約４０本である０本実施例は、い
わばＣＰＵ　（コアＣＰＵ）を一部の制御部及び演算論
理部よりなる汎用チップ１００と残りの制御部よりなる
交換可能型チップ２００で分離分割構成したものである
が、制御信号線及びシステムクロック線が拾うノイズ、
信号遅延の問題に対して配慮した実装構造を採用する必
要がある。
一裏装璽１− 第４図（Ａ）は本実施例に係るプログラム命令語長可変
型計算装置に適用される第１の実装構造を示す断面図で
ある。
汎用チップ１００は印刷配線板１上に固定されており、
この汎用チップ１００上には交換可能型チップ２００が
積み重ねられている。汎用チップ１００の一表面に配列
されたパッドは、第４図（Ｂ）に示すように、角形のチ
ップの４辺に沿って右回り順に整列した外部接続用パッ
ド１３０ａ〜１３０ｘと、これらの内側で右回り順に整
列したチップ間相互接続用バッド１３２ａ〜１３２ｐと
からなる。また交換可能型チップ２００の一表面のパッ
ド２３２ａ〜２３２ｐは、第４図（Ｃ）に示すように、
角形のチップの４辺に沿って右回り順に配列されている
。パッド２３２ａ〜２３２ｐは汎用チップ１００のチッ
プ間相互接続用パッド１３２ａ〜１３２ｐに対応して重
ね合わさるようレイアウトされている。
印刷配線板１に固定された汎用チップ１００の外部接続
用バッド１３０ａ〜１３０Ｘはボンディング・ワイア！
を介して印刷配線！３に接続されている。印刷配線！２
にはデータバス１２６．アドレスバス１２８が含まれる
。汎用チップ１００．上に積み重ねられる交換可能型チ
ップ２００は能動面（表面）を逆さにされており、汎用
チップ１００の能動面（表面）に向かい合っている。交
換可能型チップ２００のパッド２３２ａ〜２３２ｐと汎
用チップ１００の対応するチップ間相互接続用バッド１
３２ａ〜１３２ｐとは銀ペースト２を介して接続されて
いる。銀ペースト２として熱硬化型の銀ペーストを使用
すると、充分な接合強度を得ることができる。交換可能
型チップ２００で生成される各種制御信号のうち、メモ
リ制御信号のような汎用チップ１００で使用されない信
号も相接合したパッドを介して一旦汎用チツブ１００側
へ引き渡され、汎用チップ１００内の配線を経由して外
部接続用バッド、ボンディング・ワイヤから印刷配線へ
送られる。またオシレータ３０６からの発振クロックな
どは印刷配線、ボンディング・ワイヤ５汎用チツプ１０
０の外部接続用パッド、汎用チップ１００内の配線、チ
ップ間相互接続用パッドを経由して交換可能型チップ２
００内へ導入される。
汎用チップｌＯＯ及び交換可能型チップ２００並びにボ
ンディング・ワイヤβを保護するために、これらは樹脂
モールド材３で被覆されている。
銀ペースト２の代わりに、第５図に示す如く、膜厚方向
のみに導通する異方性導電物質９を汎用チップ１００と
交換可能型チップ２００との隙間に介在させると、対応
するパッド同士の導通がとれる。
チップ１００，２００間で遺り取りされる信号の配線距
離が長いと、配線抵抗や配線容量が増し、動作スピード
の低下を招いていまうが、上記実装構造のうように、２
つのチップの能動面を合わせて対応するバッド同士を接
合した構造では、短距離接続であることから、配線抵抗
及び配線容量の増加を抑制できる。また交換可能型チッ
プ２００が汎用チップ１００の上に固定される構造であ
るから、使用環境に応した計算装置を製造する場合、既
に汎用チップ１００が印刷配線板１に搭載された半製品
とシリーズの中から新たに選択された交換可能型チップ
を組み合わせることより新たなニーズに迅速に対応する
ことができる。
第６図（Ａ）は本実施例に係るプログラム命令語長可変
型計算装置に適用される第２の実装構造を示す平面図、
第６図（Ｂ）は第６図（Ａ）中のｖｉｂ−ｖｒｂ’線に
沿って切断した切断矢視図、第６図（Ｃ）は第６図（Ａ
）中のＶＩｃ−■ｃ’線に沿って切断した切断矢視図で
ある。
この実装構造においては、印刷配線板１上に固定された
汎用チップ１００とその上に積み上げられた交換可能型
チップ２００との相互結線のために、フレキシブル印刷
配線板（ＦＰＣ）４が利用されている。汎用チップ１０
０のパッド１４０．〜１４０！ＩＩは角形チップの４辺
に沿って所定ピッチで配列されている。また交換可能型
チップ２００のパッド２４０１〜２４０．。も汎用チッ
プ１００よりも小さい角形チップの４辺に沿って所定ピ
ッチで配列されている。
汎用チップ１００のパッドと印刷配線板１の印刷配線１
２との接続は、第６図（Ｃ）に示すように、フレキシブ
ル印刷配線ｖｉ４の印刷配線り、の基端を印刷配線板ｌ
の印刷配線ｆ、に導電接触させると共に、その先端をバ
ンプ５を用いて汎用チップ１００のパッドに固着する。
また交換可能型チップ２００のパッドと汎用チップ１０
０のパッドとの接続は、第６図（Ｂ）に示すように、フ
レキシブル印刷配線板４の印刷配線しｐ′の先端をバン
プ６を用いて交換可能型チップ２００のパッドに固着す
ると共に、印刷配線Ｌｐ′の先端より基部側をバンプ７
を用いて汎用チップ１００のパッドに固着する。
汎用チップ１００と交換可能型チップ２００との接続を
図る印刷配線し９′は印刷配線板ｌの印刷配線ｌｐの手
前で切れており、裏打ちのフレキシブル樹脂４ａに支持
されている。交換可能型チップ２００はフレキシブル印
刷配線板４の　印刷配線り、１で実装過程では一旦宙吊
り支持されているが、補強及び保護のため、汎用チップ
１００も含めて樹脂モールド材３の被覆で強固に固定さ
れている。
実装手順を説明すると、最初に印刷配線板１上に汎用チ
ップ１００とフレキシブル印刷配線板４とをアライメン
トし、フレキシブル印刷配線板４の印刷配線Ｌｐの先端
と汎用チップ１００のパッドとをギヤングボンディング
で接続する。次に、交換可能型チップ２００とフレキシ
ブル印刷配線板４とをアライメントし、交換可能型チッ
プ２００のパ・ンドとフレキシブル印刷配線板４の印刷
配ｇＬｐ’とをリフロー法により接続する。この際、予
め交換可能型チップ２００のパッド上には半田によるハ
ンプ６を形成しておく。この後、印刷配線し、の基端と
印刷配線！！、ｐを接続する。そして最後に、樹脂モー
ルド材３を塗布して補強する。
この実装構造においては、交換可能型チップ２００と汎
用チップ１００との電気的接続がフレキシブル印刷配線
板４の印刷配線り、ｌを以て達成されており、実質的な
接続配線長さは両者のバッドのズレΔＸである。このズ
レΔＸは最大チップ長の半分の長さ程度であるが、第４
図に示す実装構造の場合に比して余分に寄主している。
しかしながら、第４図に示す実装構造を採用する場合に
おいては、汎用チップ１００のチップ間相互接続用バッ
ド１３２ａ〜１３２ｐと交換可能型チップ２００の２３
２ａ　〜２３２ｐのレイアトを一致させておく必要があ
るが、第６図に示す実装構造を採用する場合には、両者
のパッド配置は相互に、また比較的自由に設定できる。
第７図は本実施例に係るプログラム命令語長可変型計算
装置に適用される第３の実装構造を示す断面図、第８図
は同実装構造の分解斜視図である。
この実装構造はビン・グリッド・アレイ（ＰＧＡ）パッ
ケージ１０にＰＧＡ２０とを積み上げた構造である。下
部ＰＧＡパッケージ１０は３枚のセラミック板１２．１
４．１６を積層して構成され、ビン１８ａ〜１８ｘが最
下層のセラミック板１２に植設されている。
中層のセラミック板１４の略中央に形成されたチップ収
容空間１４ａには汎用チップ１００が固着されている。
中層と上層の基板間には金配線パターン１４ｂ、１４ｃ
等が形成されており、汎用チップ１００のパッドとこれ
らの金配線パターン１４ｂ、１４ｃとはボンディング・
ワイヤ１５ａ、１５ｂで接続されている。例えば、金配
線パターン１４ｂの一端はスルーホル・メツキ配線１７
ａを接続しており、このスルーホル・メンキ配線１７ａ
はビン１ａｂ０）基部に接続している。したがって、ビ
ン１８ｂは汎用チップ１゜Ｏに電気的に接続している。
なお、汎用チップ１゜Ｏの上部はリッド１９で覆われて
いる。上部ＰＧＡパッケージ２０も３枚のセラミック板
２２，２４．２６を積層して構成され、ビン２８ａ〜２
８ｎが最下層のセラミック板２２に植設されている。ま
た中層のセラミ・ンク板２４の略中央に形成されたチッ
プ収容空間２４ａには交換可能型チップ２００が固着さ
れている。
中層と上層の基板間には金配線パターン２４ｂ、２４０
等が形成されており、交換可能型チ２ブ２００のバッド
とこれらの金配線パターン２４ｂ、２４ｃとはボンディ
ング・ワイヤ２５ａ、２５ｂで接続されている。例えば
、金配線パターン２４ｂはスルーホールメツキ配線２７
ａを介してビン２８ａに接続され、また金配線パターン
２４ｃはスルーホールメツキ配線２７ｂを介してビン２
８ｎに接続されている。下部ＰＧＡパッケージ１０の上
層セラミック板１６上にはソケット３０ａ〜３０ｎが固
定されており、これらのソケッ）　３０ａ〜３０ｎには
上部ＰＧＡパッケージ２０のビン２８ａ〜２８ｎが挿入
されている。例えば、ソケット３０ａはスルーホールメ
ツキ配線１７ｂを介してビン１８ａに接続され、ビン１
８ａは交換可能型チップ２００に電気的に接続している
。また−例として、ソケット３０ｎはスルーホールメツ
キ配線１７ｃを介して金配線パターン１４ｃに接続され
、交換可能型チップ２００と汎用チップ】００との電気
的接続が達成されている。なお、交換可能型チップ２０
０の上部はりフド２９で覆われている。
このような下部ＰＧＡパッケージ１０上に上部ＰＧＡパ
ッケージ２０を積み上げた構造においては、前述した第
１及び第２の実装構造と比較すると、汎用チップ１００
と交換可能型チップ２００が独立したＰＧＡパッケージ
に収納されており、交換可能型チップ２００のみに対す
る信号の出入りは汎用チップ１００内の配線を経由せず
に、バケージ内のスルーホールメンキ配置１１７ｂ、２
７ａを介して行われる。したがって、汎用チップ１００
内には交換可能形チップ２００専用の中継配線の形成が
不要である。
この実装構造によれば、実装部品の点数を増大をもたら
すが、上部ＰＧＡパッケージ２０のビン２８ａ〜２８ｎ
を下部ＰＧＡパッケージ１０のソケット３０ａ〜３０ｎ
へ挿入する操作だけで、使用環境に適合した新たな計算
装置を簡単に実現できるので、ユーザー側における使い
勝手が増大する。汎用チップ１００と交換可能型チップ
２００との電気的接続の配線長は両ＰＧＡパッケージを
横隣接させた場合に比してビンの高さ程度短い。
第９図は本実施例に係るプログラム命令語長可変型計算
装置に適用される第４の実装構造を示す断面図、第１０
図は同実装構造の分解斜視図である。
この実装構造では、ＰＧＡパッケージ４０の上にＱＦＰ
　（ファント・フラット・パッケージ）パンケージ５０
を重ね合わせた構造である。ＰＧＡパッケージ４０は３
枚のセラミック板４２，４４．４６を積層して構成され
、下層のセラミック板４６にはビン４８ａ〜４８ｘが植
設されている。中層のセラミック板４４のチップ収容空
間４４ａにはダウンフェイスで汎用チップ１００が固着
されている。下層と中層の間、中層と上層との間、及び
上層セラミック板上には所定の配線パターンが形成され
ている。下層と中層の基板間には金配線パターン４４ｂ
、４４ｃ等が形成されており、汎用チップ１００のパッ
ドとこれらの金配線パターン４４ｂ、４４ｃとはボンデ
ィング・ワイヤ４５ａ、４５ｂで接続されている。例え
ば、金配線パターン４４ｂはスルーホールメツキ配置４
７ａを介してビン４８ｃに接続され、また金配線パター
ン４４ｃはスルーホールメツキ配線４７ｂを介して上層
の金配線パターン４９ａに接続されている。更に上層の
金配線パターン４９ｂはスルーホールメツキ配線４７ｃ
を介してビン４８ａに接続されている。ＱＦＰパッケー
ジ５０は第１０図に示すように交換可能型チップを有し
ており、各アウターリード５０ａはＰＧＡパッケージ４
０の上層セラミック板４６上の各金配線パターンに対応
して接合している。この接合は半田リフロー法で実現さ
れる。なお、汎用チップ１００はリッド４３で覆われて
いる。
この実施例においては、ＱＦＰパッケージ５０のアウタ
ーリード５０ａの長さが第７図示のＰＧＡパッケージ２
０のビンのそれよりも短いので、汎用チップ１００と交
換可能型チップ２００との電気的接続の配線長が第７図
示の場合よりも短くなっている。
したがって、２パツケージでありながら、汎用チップ１
００と交換可能型チップ２００の相互間の配線容量及び
配線抵抗を低減することができる。
〔発明の効果〕
以上説明したように、本発明は、命令語長の長短に動作
上支障のない回路構成を有する汎用的な第２の半導体チ
ップと、各命令語長の如何に対応して命令レジスタ手段
、命令デコーダ手段及びタイミング・ジェネレータ手段
が構成された代替的な第２の半導体チップとが使用され
、両チップがマイクロ処理ユニット（ＭＰＵ）として支
障のない動作をするために、両チ・ンプ間の電気的相互
接続を実現する実装構造を採用した点に特徴を有するも
のであるから、次の効果を奏する。
■　プログラム・メモリに格納する命令の語長を長く設
定し、これに対応する第１のチップを第２のチップと組
み合わせると、１命令フエツチで複雑の演算論理処理を
実行可能の多数の命令を持つ命令セットを構成でき、そ
の結果、プログラム・ステップ数の削減により命令フェ
ッチ回数の低減がもたらされ、消費電力の節約ないしバ
ッテリの長寿命化が達成される。逆に、プログラム・メ
モリに格納する命令の語長を短く設定し、これに対応す
る第１のチップを第２のチップと組み合わせると、タイ
ミング・ジェネレータ手段及び命令デコーダ手段の構成
の簡素化により高速処理が達成される。
■　第１の半導体チップは少量多品種として、第２のチ
ップは量産品として製造可能であることから、組合せの
如何により低コストで多様な計算装置を使用環境に適合
させて提供することが可能となる。
■　従来は高速システムをワンチップ化した場合、熱の
発生が問題となっていたが、本発明のように２チツプ化
された構成では、熱発生の問題が回避できるので、ワン
チップよりも高速化が可能となる。
【図面の簡単な説明】
第１図は本発明の実施例に係るプログラム命令語長可変
型計算装置の半導体チップの構成を示すブロック図であ
る。 第２図は同装置の汎用チップにおけるプログラム・カウ
ンタ・ブロックの構成を示すブロック図である。 第３図は同装置の交換可能型チップにおけるタイミング
・ジェネレータの生成する各種システムクロックを示す
タイミングチャート図である。 第４図（Ａ）は本実施例に係るプログラム命令語長可変
型計算装置に適用される第１の実装構造を示す断面図、
第４図（Ｂ）は同実装構造において使用される汎用チッ
プを示す平面図、及び第４図（Ｃ）は同実装構造におい
て使用される交換可能型チップを示す平面図である。 第５図は同実装構造の一部変形例を示す断面図である。 第６図（Ａ）は本実施例に係るプログラム命令語長可変
型計算装置に適用される第２の実装構造を示す平面図、
第６図（Ｂ）は第６図（Ａ−）中のＶｌ　ｂ　−ｖｒ　
ｂ　’線に沿って切断した切断矢視図、及び第６図（Ｃ
）は第６図（Ａ）中のＶｌｃ−Ｖｌｃ’線に沿って切断
した切断矢視図である。 第７図は本実施例に係るプログラム命令語長可変型計算
装置に適用される第３の実装構造を示す断面図である。 第８図は同実装構造の分解斜視図である。 第９図は本実施例に係るプログラム命令語長可変型計算
装置に適用される第４の実装構造を示す断面図である。 第１０図は同実装構造の分解斜視図である。 ［主要符号の説明］ ■・・・印刷配線板 ２・・・銀ペースト ３・・・樹脂モールド材 ！２・・・印刷配線 Ｒ＋　１５ａ　＋　１５ｂ　＋　２５ａ　、２５ｂ　１
４５ａ　＋　４５ｂ　・・・ボンディング・ワイヤ ４・・・フレキシブル印刷板 ４ａ・・・フレキシブル樹脂 Ｌｐ、Ｌ、’・・・印刷配線 ５、　６．７・・・バンブ ９・・・異方性導電物質 １０、４０・・・下部ＰＧＡパッケージ１２、１４，１
６，２２，２４，２６，４２，４４．４６・・・セラミ
ック板１４ｂ、１４ｃ、２４ｂ、２４ｃ、４４ｂ、４４
ｃ、４９ａ、４９ｂ　−金配線１７ａ、１７ｂ、１７ｃ
、２７ａ、２７ｂ、４７ａ、４７ｂ、４７ｃ　”・スル
ーホール・メツキ １９．２９．４３・・・リッド ２０・・・上部ＰＧＡパッケージ ３０ａ〜３０ｎ・・・ソケット ５０・・・ＱＦＰパッケージ ５０ａ・・・アウターリード １００・・・汎用チップ １０２・・・演算論理部 ２００・・・交換可能型チップ ２０２・・・インストラクション・レジスタ２０４・・
・インストラクション・オーダ２０６・・・タイミング
・ジェネレータ１３０ａ〜１３０ｘ、１３２ａ　〜１３
２ｐ、２３２ａ　〜２３２ｐ、１４０＋　　〜１４０□
、、２４０１〜２４０ａ・・・パッド１８ａ〜１８ｘ、
２８ａ〜２８ｎ、４８ａ〜４８ｘ・・・ピン以上 出願人　　セイコーエプソン株式会社 代理人　　弁理士　　山　１）　　稔 第２図 第３図 システムフロック４ 第４図 第５図 １（ＪＩＪ　　　　　　　　　　　Ｉ 第７図 第８図 第９図

Claims (3)

    【特許請求の範囲】
  1. （１）プログラム・メモリに格納される命令の語長に対
    応して構成され、命令レジスタ手段、命令デコーダ手段
    及びタイミング・ジェネレータ手段を含む第１の半導体
    チップと、上記各手段を除く制御部及び演算論理部を含
    む第２の半導体チップとを用い、第２の半導体チップの
    上部に第１の半導体チップをダウンフェイス状態で積み
    重ね、両チップの相対向する能動面間で両チップの電気
    的相互接続を実現する実装構造を有することを特徴とす
    るプログラム命令語長可変型計算装置。
  2. （２）プログラム・メモリに格納される命令の語長に対
    応して構成され、命令レジスタ手段、命令デコーダ手段
    及びタイミング・ジェネレータ手段を含む第１の半導体
    チップを搭載した第１のパッケージと、上記各手段を除
    く制御部及び演算論理部を含む第２の半導体チップを搭
    載した第２のパッケージとを用い、第２のパッケージの
    上部に第１のパッケージを積み重ね、両チップの電気的
    相互接続を実現する実装構造を有することを特徴とする
    プログラム命令語長可変型計算装置。
  3. （３）請求項第１項又は第２項に記載のプログラム命令
    語長可変型計算装置を用いたことを特徴とするデータ処
    理装置。
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