JPS5988852A - 集積回路用パツケ−ジ装置 - Google Patents

集積回路用パツケ−ジ装置

Info

Publication number
JPS5988852A
JPS5988852A JP57198386A JP19838682A JPS5988852A JP S5988852 A JPS5988852 A JP S5988852A JP 57198386 A JP57198386 A JP 57198386A JP 19838682 A JP19838682 A JP 19838682A JP S5988852 A JPS5988852 A JP S5988852A
Authority
JP
Japan
Prior art keywords
hole
thin plate
connection
holes
ceramic thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57198386A
Other languages
English (en)
Inventor
Kazuo Mizuno
和夫 水野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP57198386A priority Critical patent/JPS5988852A/ja
Publication of JPS5988852A publication Critical patent/JPS5988852A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3447—Lead-in-hole components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は集積回路用パックージ装侃に係り、１Ｊｆに積
層パッケージ本体に別の集積回路装置を１ハ載可能にし
てなる集積回路用パッケージ装ｄの改ＩＱに関する。
［発明の技術的青用］ 従来この種の集積回路用パッケージ哀詩としＣは、Ｍ１
図に示すように端子ビン１を右し、例えばマイク１］プ
ロセツサ（図示せず）をパッケージした積層パッケージ
本体２の上部に複数の挿入孔３を穿設し、この挿入孔３
にビンソケット４を半田付けするとともに、パッケージ
されたＥ　Ｐ　ＲＯＭ（消去およびプログラム可能な読
ｔｉｉ　ｂ専用メモリ素子）５の端子ビン６をビンソケ
ット４に挿入して搭載する構造が知られＣいる。
そして、ビンソケット４の接続構造としては、第２図お
よび第３図に示すように、それぞれ孔の穿設されたセラ
ミック薄板２ａ、２ｂ、２ｃ、２（１，２ｅ、２ｆを積
層して積層パッケージ本体２を構成するとともに挿入孔
３を形成し、積層パッケージ本体２の上側に位置するセ
ラミック薄板２ａの孔のみ他のセラミック薄板２ｂ１２
Ｃ１２ｄ、２ｅの孔Ｊ、り小径かつビンソケット４の挿
入可能な寸法とし、セラミック薄板２ａの上面および孔
内壁に接続電１ｆｉ７をメタライズ形成して挿入孔３に
挿入されたビンソケット４と接続電極７を半田８にて電
気的に接続しでなるものである。
なお、積層パッケージ本体２の上側に位置するセラミッ
ク薄板２ａ以外のセラミック薄板２ｂ。
２Ｃ１２ｄ、２ｅの孔内径を大径とする理由は、セラミ
ック薄板２ａ、２ｂ、２ｃ、２ｄ、２０．２ｆが多少ず
れで積層された場合にもビンソケッ１〜４の挿入可能な
挿入孔３を構成するためである。
第２図申付号９はマイクロプロセッサである。
［背廚技術の問題点」 しかしながら、このように構成された従来の集積回路用
パッケージ装置にあっては、ＥＰＲＯＭ５の端子ピン６
と接続するビンソケット４が、積層パッケージ本体２の
上側に位置するセラミック薄板２ａに形成された接続電
極７ど半田８にＪ、って接続固定されているのＣ′、機
械的なス１〜レスがセラミック薄板２ａの接続雷Ｉｆ＋
７に集中しＣ加わり、機械的強度が不十分となる欠点が
ある。
また、装置の品質を保証するために一５５℃−１５０℃
程度の熱衝撃試験を実施する場合に（，１９、接続電極
７部分の破壊が生じ易い難点があり、製品の歩留り低下
をもたらしていた。
ざらに、ビンソケット４は、積層パッケージ本体２の上
部を構成するセラミック薄板２．１′ｃ−保Ｆｊされる
構成であるので、ビンソケット４が（１ｒ１いて取付け
られる場合もあり、ＥＰＲＯＭ５の端子ピン６を挿入し
鈍い欠点もある。
［発明の目的１ 本発明はこのような従来の欠点を解決づるためになされ
たもので、ビンソケット〜等の接続ビンの取イ」（〕強
度が良りｆ−１’、取イ」り状態も良好な東梢ｌ１１路
用パックージ装置の提供を目的とする。
１発明の概要」 ３− す（，１わら本発明は、複数の絶縁薄板を積層した積層
パッケージ本体に接続ビンの挿入される挿入孔を穿設し
、この挿入孔内壁に形成した接続電極と上記挿入孔に挿
入した上記接続ビンを半田接続しＣなる集積回路用パッ
ケージ装置において、上記積層パッケージ本イホを構成
する１の絶縁薄板に上記接続ビンの挿入可能な内径を有
する第１の孔を穿設し、この第１の孔より大径の第２、
第３・・・の孔を前記１の絶縁薄板に隣接する第２、第
３・・・の絶縁薄板にほぼ共軸的に穿設して上記挿入孔
を形成し、−に記第１の孔および前記第２、第３・・・
の孔の内壁に上記接続電極を形成してなることを特徴と
づる。
［発明の実施例］ 以下本発明の詳細を図面を参照して説明する。
なお従来例と共通ずる部分には同一の符号を付す。
第４図および第５図は本発明の一実施例を示す断面図ｉ
Ｊ３　Ｊ：び要部断面図Ｃある。図において積層パッケ
ージ本体２は孔を穿設し所定の回路パターン（図示１！
ず）を形成したセラミック薄板２ａ１４− ２ｂ、２ｃ、２ｄ、２ｅ、２ｆを複数枚での孔が１前合
づるように積層され、挿入孔３を右１Ｊる椙ｉ’ｊ！！
どなっており、下面に端子ピン１を有している３゜積層
パッケージ本体２の中央には凹部１０が形成され、ぞの
四部の底面にはマイク［Ｉブロレッリ９等のＩＣチップ
が止着され、このマイクロブロセッ４）−９と回路パタ
ーン間がワイψボンディング接続され、端子ピン１に接
続されている。。
積層パッケージ本体２に形成された挿入孔３は、第５図
に示すように積層パッケージ本体２の−１−而を構成す
るセラミック薄板２ａの孔がビンソケット１の挿入可能
な内径を有し、セラミック薄板２ａＪ：り下のセラミッ
ク薄板２ｂ、２ｃ、２ｄ　、２ｅの孔がセラミック薄板
２ａの内径より大径となっている。積層形パッケージ本
体２の下面を構成するセラミック薄板２ｆには後述する
半田イｑ【プ時のガス扱き用の刊気孔１１が穿設されて
いる。。
セラミック薄板２ａの上面および挿入孔３を形成するセ
ラミック薄板２ａ、２ｂ１２Ｃの孔の内壁には、耐食性
の良好な材料からなる接続電４！ｉ７がメタライス形成
されており、第４図に示すようにセラミック助板２ａの
上方から挿入された接続ビンどじでのビンソク−ット４
が半田８にＪ：って接続されている。
なお、積層パッケージ本体２上にＥＰＲＯＭ５を搭載し
た構造としては、第１図と同様であるので図示を省略す
る。
このように構成された本発明の集積回路用パッケージ哀
詩は、ビンソケット４が積層パッケージ本体２の上面を
構成するセラミック薄板２ａのみならず複数のセラミッ
ク薄板２ｂ１２Ｃの孔の内壁に設けた接続電極７間で半
田８接続されるので、半１１８の接続部分に加わる機械
的ストレスは複数のセラミック薄板２ａ　、　２ｂ　、
２０に分散されることとなり、機械的強度が向上し、熱
衝撃試験を実施しＵ　’ｂピンソケット４と接続電極７
の接続部分の破壊が牛し難い。
第６図、第７図は本発明の他の実施例を示す断面図およ
び要部断面図である。
この実施例においては、積層パッケージ本体２の一ト面
を構成するセラミック薄板２ａの孔内径を大径とし、」
−から２層（］のセラミック薄板２１）の孔内径を他の
セラミック薄板２ａ　、２Ｃ，２〔１，２ｅの内径より
小径かつビンソケッ１〜４の挿入「ｉｉ能な寸法とする
とともに、２Ｂ目のセラミックＦ＋’Ｊ板２ｂに隣接す
る両側のセラミック薄板２ａ１２ｃ、２ｄの孔内壁に連
続して接続電極７を形成した構造を示している。
このように、ビンソケッｉ〜４の外径にほぼ相当する内
径を有する孔を、積層パッケージ本体２を構成するセラ
ミック薄板２ａ、２ｂ、　２ｃ、２＋１．２ｅ１２ｆの
うち中間の層に形成するならば、挿入孔３に挿入される
ビンソケット４はビンソリッド４の上部ではなく中程で
保持されることと＜７す、ビンソケット４の傾きを小さ
く抑えることが）ｉｆ　ｒｌｌｉとなり、ビンソケット
４の傾きを抑えることかτ゛きる。
また、挿入孔３内に流し込まれる半田８も、挿入孔３内
に深く挿入可能であるから、ビンソケット４の保持およ
び接続がより確実になる。
７− 第６図の構造の集積回路用パッケージ装置においＣ１発
明者が一５５℃〜１５０°Ｃで３０サイクルの熱衝撃試
験を行なったところ、ビンソケット４の接続部分にお【
ブる破壊は皆無であった。
［発明の効果］ 以上説明したように本発明の集積回路用パッケージＨＭ
　Ｇ；ｔ　、積層パッケージ本体を構成する１の絶縁薄
板に接続ピンの挿入可能な内径を有する第１の孔を穿設
し、この第１の孔より大径の第２、第３・・・の孔をそ
の１の絶縁薄板に隣接する第２、第３・・・の絶縁薄板
にほぼ共軸的に穿設して接続ビンの挿入孔を形成し、上
記第１の孔おＪ：び上記第２、第３・・・の孔の内壁に
接続電極を形成して接続ピンと接続電極を半田接続した
ので、接続ビンとしてのピンソケツ１〜の接続強度を向
上させることが可能となり、振動等の外部衝撃や熱衝撃
試験等にも耐え、安定した性能と歩留りの向上を図るこ
とができる。
また、ビンソケットの中程で支持するような構造にする
場合には、ビンソケットの傾きが抑えら８− れで、取付は精度が向上し、搭載する別の集積回路装置
の実装も容易となる利点を有する、。
【図面の簡単な説明】
第１図は集積回路用パッケージ装置の外観を示す斜視図
、第２図および第３図は従来の集積回路用パッケージ装
置を示す断面図および要部断面図、第４図および第５図
は本発明の集積回路用パッケージ装置の一実施例を示す
断面図おＪζび要部断面図、第６図および第７図は本発
明の集積回路用パッケージ装置の他の実施例を示ず断面
図おＪ：び要部断面図ひある。 １．６・・・・・・端子ビン ２・・・・・・・・・・・・積層パッケージ本体２８〜
２ｆ・・・絶縁薄板 ３・・・・・・・・・・・・挿入孔 ４・・・・・・・・・・・・接続ビン（ビンソケッ１〜
）　　　　′５・・・・・・・・・・・・ＩＣパッケー
ジ（ＥＰＲＯＭ）７・・・・・・・・・・・・接続電極 ８・・・・・・・・・・・・半　田 ９・・・・・・・・・・・・マイクロブ［１セッサ１１
・・・・・・・・・・・・す１気孔−１１− 第１図 第２図 第３図

Claims (2)

    【特許請求の範囲】
  1. （１）複数の絶縁薄板を積層した積層パツ／）−ジ本体
    に接続ビンの挿入される挿入孔を穿設し、この挿入孔内
    壁に形成した接続電極ど前記挿入／１．　Ｊｉｍ挿入し
    た前記接続ピンを半ｆｆ１接続しでなる東ｆｔ’ｉ　１
    １ｉ１路用パツクージ装置において、前記積層パッケー
    ジ本体を構成する１の絶縁薄板に前記接続ピンの挿入可
    能２ｆｆｉ内径を有する第１の孔を穿設置７、この第１
    の孔より大径の第２、第３・・・の孔を前＋％！　′Ｉ
    の絶縁薄板に隣接する第２、第３・・・の絶縁’ＡＮ坂
    ｆ、二ＩＩは共軸的に穿設して前記挿入孔を形成し、前
    ハ１゛：り１１の孔および前記第２、第３・・・の孔の
    内１１ｖに前＋ｉｌｊ接続電極を形成してなることを特
    徴とする東（６回路用パッケージ装置。
  2. （２）１の絶縁ｎす板の両側の第２、第ご）・・・の絶
    縁薄板に前記第２．第３・・・の孔を穿設して４５るこ
    とを特徴とする特許請求の範囲第１　■ｒＪ記載の東す
    １回路用パッケージ装置。
JP57198386A 1982-11-12 1982-11-12 集積回路用パツケ−ジ装置 Pending JPS5988852A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57198386A JPS5988852A (ja) 1982-11-12 1982-11-12 集積回路用パツケ−ジ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57198386A JPS5988852A (ja) 1982-11-12 1982-11-12 集積回路用パツケ−ジ装置

Publications (1)

Publication Number Publication Date
JPS5988852A true JPS5988852A (ja) 1984-05-22

Family

ID=16390258

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57198386A Pending JPS5988852A (ja) 1982-11-12 1982-11-12 集積回路用パツケ−ジ装置

Country Status (1)

Country Link
JP (1) JPS5988852A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376825A (en) * 1990-10-22 1994-12-27 Seiko Epson Corporation Integrated circuit package for flexible computer system alternative architectures
WO2001056338A1 (en) * 2000-01-27 2001-08-02 Tyco Electronics Corporation High speed interconnect
WO2007075789A1 (en) * 2005-12-27 2007-07-05 Tessera, Inc. Compliant terminal mountings with vented spaces and methods
US20090121229A1 (en) * 2007-11-14 2009-05-14 Hitachi Displays, Ltd. Display device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376825A (en) * 1990-10-22 1994-12-27 Seiko Epson Corporation Integrated circuit package for flexible computer system alternative architectures
WO2001056338A1 (en) * 2000-01-27 2001-08-02 Tyco Electronics Corporation High speed interconnect
JP2003521116A (ja) * 2000-01-27 2003-07-08 タイコ・エレクトロニクス・コーポレイション 高速相互接続構造
US6663442B1 (en) 2000-01-27 2003-12-16 Tyco Electronics Corporation High speed interconnect using printed circuit board with plated bores
WO2007075789A1 (en) * 2005-12-27 2007-07-05 Tessera, Inc. Compliant terminal mountings with vented spaces and methods
US20090121229A1 (en) * 2007-11-14 2009-05-14 Hitachi Displays, Ltd. Display device

Similar Documents

Publication Publication Date Title
US6730543B2 (en) Methods for multiple die stack apparatus employing
US5933710A (en) Method of providing electrical connection between an integrated circuit die and a printed circuit board
JP2003017649A (ja) 半導体装置及び半導体モジュール
US5231305A (en) Ceramic bonding bridge
TWI652782B (zh) 多晶片半導體封裝體及其垂直堆疊的半導體晶片、封裝方法
JPS5988852A (ja) 集積回路用パツケ−ジ装置
JPS6038839A (ja) フリツプチツプ型半導体装置
JPS6159860A (ja) 半導体集積回路装置の製造方法
JPS5895862A (ja) 積層構造半導体装置
JPH0563138A (ja) 半導体集積回路装置
JPH04196253A (ja) 半導体装置用パッケージ
JPH10150341A (ja) １ポート型弾性表面波装置
JPH0233960A (ja) 半導体装置
JPH09330993A (ja) 半導体装置
JP2003249621A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2001110981A (ja) 半導体装置及びその製造方法
JPH11354661A (ja) 球状ｉｃ用のパッケージ、球状ｉｃ用の回路基板及び半導体装置
JPS6154656A (ja) 半導体装置
JP2853695B2 (ja) チップキャリア及び半導体集積回路装置
JPH05190712A (ja) 半導体装置
JPH11354713A (ja) 半導体装置及び実装方法
JPH098169A (ja) 半導体素子搭載用セラミックパッケージ基体
JPH0621248A (ja) 電子部品用パッケージ
US20070013047A1 (en) Enhanced PGA Interconnection
JPS6313356A (ja) 半導体接続保持具