JPH0682707B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0682707B2 JPH0682707B2 JP63266520A JP26652088A JPH0682707B2 JP H0682707 B2 JPH0682707 B2 JP H0682707B2 JP 63266520 A JP63266520 A JP 63266520A JP 26652088 A JP26652088 A JP 26652088A JP H0682707 B2 JPH0682707 B2 JP H0682707B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- film tape
- semiconductor device
- lsi chip
- solder bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にTAB(tape automated b
onding)技術を用いてLSIチップをフィルムシートに実装
してなる半導体装置に関する。
onding)技術を用いてLSIチップをフィルムシートに実装
してなる半導体装置に関する。
従来技術としてはスリーエム（株）より提案されている
エリアTAB技術がある。これはLSIチップにはんだバンプ
付きのものを使い、２層配線を形成したフィルムテープ
を介してOLB(outer lead bonding)部で１層配線層に変
換して、通常のTABと同様にしてOLBを行なう方法であり
以下に文献を示す。M.E.Toner.Tape Automated Bonding
for Microelectronic Interconnectino.3M Technical
Data.（1984） また最近の学会で１つの１層のフィルムキャリア上に数
チップを金・金接続してなるマルチチップテープキャリ
アが発表されている。Xie Jishiet.al.IE3 Ecc 37th Me
eting（1987）pp70-73. 〔発明が解決しようとする課題〕 上述した従来のエリアTAB技術ではOLB部は通常のTABと
同じ構造になっているため論理LSI等の多端子LSIの接続
に用いた場合に以下に示すような問題が生じる。
エリアTAB技術がある。これはLSIチップにはんだバンプ
付きのものを使い、２層配線を形成したフィルムテープ
を介してOLB(outer lead bonding)部で１層配線層に変
換して、通常のTABと同様にしてOLBを行なう方法であり
以下に文献を示す。M.E.Toner.Tape Automated Bonding
for Microelectronic Interconnectino.3M Technical
Data.（1984） また最近の学会で１つの１層のフィルムキャリア上に数
チップを金・金接続してなるマルチチップテープキャリ
アが発表されている。Xie Jishiet.al.IE3 Ecc 37th Me
eting（1987）pp70-73. 〔発明が解決しようとする課題〕 上述した従来のエリアTAB技術ではOLB部は通常のTABと
同じ構造になっているため論理LSI等の多端子LSIの接続
に用いた場合に以下に示すような問題が生じる。
例えば従来のエリアTABを1cm角で500端子以上を持つLSI
チップの接続に用いた場合を考える。LSIチップのすぐ
外側に追うOLBのリードを形成すると仮定すれば、その
ためにはOLBのリード間ピッチを80μｍ以下にしなけれ
ばならず、これは、リードの加工精度からいって技術的
に困難である。またそれを解決するためにOLB部をLSIチ
ップよりある程度離して接続した場合は実装密度が低下
するという大きな問題点があった。
チップの接続に用いた場合を考える。LSIチップのすぐ
外側に追うOLBのリードを形成すると仮定すれば、その
ためにはOLBのリード間ピッチを80μｍ以下にしなけれ
ばならず、これは、リードの加工精度からいって技術的
に困難である。またそれを解決するためにOLB部をLSIチ
ップよりある程度離して接続した場合は実装密度が低下
するという大きな問題点があった。
またマルチチップTABを用いた従来接続でも１層のキャ
リアテープ上にLSIチップと接続させるためチップ間配
線をキャリアテープ上の配線で行うことができず上記し
た従来のエリアTABと同様にリードの加工精度の問題が
生じる。
リアテープ上にLSIチップと接続させるためチップ間配
線をキャリアテープ上の配線で行うことができず上記し
た従来のエリアTABと同様にリードの加工精度の問題が
生じる。
本発明の半導体装置は以下の要件を有している。
（１）１つのフィルムテープ上に複数のLSIチップを接
続して１つの半導体装置としている。
続して１つの半導体装置としている。
（２）LSIチップ上に形成したはんだバンプによりLSIチ
ップとフィルムテープとの接続を行なう。
ップとフィルムテープとの接続を行なう。
（３）フィルムテープには２層の金属配線層とスルーホ
ール埋め込み層とOLB用のはんだバンプとが形成されて
いる。
ール埋め込み層とOLB用のはんだバンプとが形成されて
いる。
（４）フィルムテープに形成した２層の金属配線層によ
りLSIチップの端子間の接続を行なう。
りLSIチップの端子間の接続を行なう。
（５）OLB部はLSIチップの外側で行なう。
このようにして構成された半導体装置は積層セラミック
ス基板上に搭載され、電子機器装置および電子機器装置
を構築するのに用いられる。
ス基板上に搭載され、電子機器装置および電子機器装置
を構築するのに用いられる。
次に、本発明について図面を参照して説明する。
第１図に本発明の一実施例の縦断面図を示す。また第２
図に配線図を示す。本実施例には２個のLSIチップを用
いた半導体装置を示す。まず第１図に示すように本発明
の半導体装置101は、LSIチップ102,102′と、その上に
メッキ法により形成された第１のはんだバンプ103と、
第１のはんだバンプ103を介してLSIチップ102,102′に
接続されたポリイミドのフィルムテープ104と、そのフ
ィルムテープ104に形成された第１の配線層105および第
２の配線層106およびスルーホール埋め込み層107および
第２のはんだバンプ108によって構成されている。各々
の材質を下に示す。
図に配線図を示す。本実施例には２個のLSIチップを用
いた半導体装置を示す。まず第１図に示すように本発明
の半導体装置101は、LSIチップ102,102′と、その上に
メッキ法により形成された第１のはんだバンプ103と、
第１のはんだバンプ103を介してLSIチップ102,102′に
接続されたポリイミドのフィルムテープ104と、そのフ
ィルムテープ104に形成された第１の配線層105および第
２の配線層106およびスルーホール埋め込み層107および
第２のはんだバンプ108によって構成されている。各々
の材質を下に示す。
第１のはんだバンプ 103……pb主体はんだ（pb90％,Sn10％） 第１の配線層 105……銅上に金メッキ 第２の配線層 106……銅上に金メッキ スルーホール埋め込み層 107……ニッケル 第２のはんだバンプ 108……共晶はんだ（pb39％,Sn61％） なお第２のはんだバンプ108はLSIチップ102,102′の外
側に形成する。
側に形成する。
次にLSIチップとフィルムテープの接続方法を同じく第
１図を用いて説明する。まずフィルムテープ104に一方
のLSIチップ102を約400℃,0.1〜1g/リード,1分程度で熱
圧接し仮止めした後他方のLSIチップ102′と同様にして
仮止めする。その後リフロー炉でN2中330℃〜370℃で約
１時間リフローすることにより第１のはんだバンプ103
の材質は融点が約320℃のpbはんだであるためはんだが
溶解し接続が行なわれる。
１図を用いて説明する。まずフィルムテープ104に一方
のLSIチップ102を約400℃,0.1〜1g/リード,1分程度で熱
圧接し仮止めした後他方のLSIチップ102′と同様にして
仮止めする。その後リフロー炉でN2中330℃〜370℃で約
１時間リフローすることにより第１のはんだバンプ103
の材質は融点が約320℃のpbはんだであるためはんだが
溶解し接続が行なわれる。
本発明の半導体装置は第１図に示すようにフィルムテー
プ104に形成した第１の配線層105,第２の配線層106によ
りLSIチップ102,102′の接続端子（第１のはんだバンプ
103）間の配線が形成されている。そのことによって本
発明の半導体装置ではOLBの接続端子数をILB（LSIチッ
プとフィルムテープの接続部）より大巾に少なくでき
る。それを第２図を用いて説明する。
プ104に形成した第１の配線層105,第２の配線層106によ
りLSIチップ102,102′の接続端子（第１のはんだバンプ
103）間の配線が形成されている。そのことによって本
発明の半導体装置ではOLBの接続端子数をILB（LSIチッ
プとフィルムテープの接続部）より大巾に少なくでき
る。それを第２図を用いて説明する。
第２図に本発明の一実施例でのLSIチップとフィルムテ
ープの配線図を示す。第２図で201,201′はLSIチップ、
202は第１のはんだバンプでILB部、203は第１の配線
層、204は第２の配線層、205は第２のはんだバンプでOL
B部を示す。
ープの配線図を示す。第２図で201,201′はLSIチップ、
202は第１のはんだバンプでILB部、203は第１の配線
層、204は第２の配線層、205は第２のはんだバンプでOL
B部を示す。
第２図に示されているように本実施例ではILB部18か所
に対してOLB部は11か所ですんでいる。このように本発
明ではOLBの接続か所を大巾に少なくできるという利点
を有する。
に対してOLB部は11か所ですんでいる。このように本発
明ではOLBの接続か所を大巾に少なくできるという利点
を有する。
第３図に本発明の半導体装置の他の実施例の縦断面図を
示す。本実施例の半導体装置301は、LSIチップ302とそ
の上に形成した第１のはんだバンプ303とその第１のは
んだバンプ303を介してLSIチップ302に接続されたフィ
ルムテープ304とそのフィルムテープ304に形成された第
１の配線層305および第２の配線層306およびスルーホー
ル埋め込み層307および第２のはんだバンプ308で構成さ
れている。材料，接続方法は一実施例と同じであるので
省略する。本実施例ではフィルムテープ304にLSIチップ
302が１チップのみ接続されており、第１の配線層305お
よび第２の配線層305によりチップ内の接続端子間の配
線が行なわれる。本実施例では一実施例に比べて１チッ
プのみを接続するため接続時に特別の装置を用いなくて
もよいという利点を有する。
示す。本実施例の半導体装置301は、LSIチップ302とそ
の上に形成した第１のはんだバンプ303とその第１のは
んだバンプ303を介してLSIチップ302に接続されたフィ
ルムテープ304とそのフィルムテープ304に形成された第
１の配線層305および第２の配線層306およびスルーホー
ル埋め込み層307および第２のはんだバンプ308で構成さ
れている。材料，接続方法は一実施例と同じであるので
省略する。本実施例ではフィルムテープ304にLSIチップ
302が１チップのみ接続されており、第１の配線層305お
よび第２の配線層305によりチップ内の接続端子間の配
線が行なわれる。本実施例では一実施例に比べて１チッ
プのみを接続するため接続時に特別の装置を用いなくて
もよいという利点を有する。
以上説明したように本発明は以下に示すような効果があ
る。
る。
（１）一実施例に示したようにフィルムテープに形成し
た２層の配線層によりチップ端子間の接続が行なわれる
ためILBの端子数にくらべてOLBの端子数を大巾に低減で
きる。このため、多端子LSIチップの実装を行なう場
合、OLB部をチップ端の近くに形成できるために実装密
度を大巾に向上できるという利点を有する。
た２層の配線層によりチップ端子間の接続が行なわれる
ためILBの端子数にくらべてOLBの端子数を大巾に低減で
きる。このため、多端子LSIチップの実装を行なう場
合、OLB部をチップ端の近くに形成できるために実装密
度を大巾に向上できるという利点を有する。
（２）本発明の半導体装置を回路基板に実装した場合、
LSIチップとフィルムテープおよびフィルムテープと実
装回路基板の間はそれぞれ100μｍ程度の空気のギャッ
プによって絶縁されている。よってフィルムテープに形
成した配線層はLSIチップ上の配線層，基板回路上の配
線層とのカップリング容量が少なく、そのため本発明の
半導体装置では空気に起因する配線遅延が少なくなると
いう大きな利点を有する。
LSIチップとフィルムテープおよびフィルムテープと実
装回路基板の間はそれぞれ100μｍ程度の空気のギャッ
プによって絶縁されている。よってフィルムテープに形
成した配線層はLSIチップ上の配線層，基板回路上の配
線層とのカップリング容量が少なく、そのため本発明の
半導体装置では空気に起因する配線遅延が少なくなると
いう大きな利点を有する。
【図面の簡単な説明】 第１図は本発明の一実施例の縦断面図、第２図は一実施
例の配線図である。第３図は本発明の他の実施例の縦断
面である。 101……半導体装置、102,102′……LSIチップ、103……
第１のはんだバンプ、104……フィルムテープ、105……
第１の配線層、106……第２の配線層、107……スルーホ
ール埋め込み層、108……第２のはんだバンプ、201,20
1′……LSIチップ、202（Ｏ）……第１のはんだバンプ
（ILB部）、203……第１の配線層、204……第２の配線
層、205（Ｏ）……第２のはんだバンプ（OLB部）、301
……半導体装置、302……LSIチップ、303……第１のは
んだバンプ、304……フィルムテープ、305……第１の配
線層、306……第２の配線層、307……スルーホール埋め
込み層、308……第２のはんだバンプ。
例の配線図である。第３図は本発明の他の実施例の縦断
面である。 101……半導体装置、102,102′……LSIチップ、103……
第１のはんだバンプ、104……フィルムテープ、105……
第１の配線層、106……第２の配線層、107……スルーホ
ール埋め込み層、108……第２のはんだバンプ、201,20
1′……LSIチップ、202（Ｏ）……第１のはんだバンプ
（ILB部）、203……第１の配線層、204……第２の配線
層、205（Ｏ）……第２のはんだバンプ（OLB部）、301
……半導体装置、302……LSIチップ、303……第１のは
んだバンプ、304……フィルムテープ、305……第１の配
線層、306……第２の配線層、307……スルーホール埋め
込み層、308……第２のはんだバンプ。
Claims (1)
- 【請求項１】LSIチップとフィルムテープを接続してな
る半導体装置において、前記フィルムテープの表面に形
成された第１の配線層と、前記LSIチップの表面と前記
フィルムテープ表面に形成された前記第１の配線層とを
接続する第１のはんだバンプと、前記フィルムテープの
裏面に形成された第２の配線層と、前記第１の配線層と
前記第２の配線層を接続するスルーホール埋込み層と、
前記第２の配線層上に形成された第２のはんだバンプと
を有し、前記第１の配線層により前記LSIチップの端子
間の接続が行われ、前記LSIチップ１個もしくは複数個
が同一の前記フィルムテープ上に接続されていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266520A JPH0682707B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266520A JPH0682707B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113543A JPH02113543A (ja) | 1990-04-25 |
| JPH0682707B2 true JPH0682707B2 (ja) | 1994-10-19 |
Family
ID=17432035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63266520A Expired - Lifetime JPH0682707B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682707B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2876773B2 (ja) * | 1990-10-22 | 1999-03-31 | セイコーエプソン株式会社 | プログラム命令語長可変型計算装置及びデータ処理装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60175485A (ja) * | 1984-02-20 | 1985-09-09 | 松下電器産業株式会社 | はんだ層形成方法 |
| JPS61121449A (ja) * | 1984-11-19 | 1986-06-09 | Nippon Telegr & Teleph Corp <Ntt> | Ｌｓｉチツプ実装構造及び実装方法 |
| JPH0695542B2 (ja) * | 1985-07-15 | 1994-11-24 | 株式会社日立製作所 | テ−プキヤリア素子 |
| JPS6267829A (ja) * | 1985-09-20 | 1987-03-27 | Sharp Corp | フリップチップの実装構造 |
-
1988
- 1988-10-21 JP JP63266520A patent/JPH0682707B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02113543A (ja) | 1990-04-25 |
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