JPH02113543A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にＴＡＢ（ｔａｐｅａｕ
ｔｏｍａｔｅｄ　ｂｏｎｄｉｎｇ）技術を用いてＬＳＩ
チップをフィルムシートに実装してなる半導体装置に関
する。

〔従来の技術〕

従来技術としてはスリーエム■より提案されているエリ
アＴＡＢ技術がある。これはＬＳＩチップにはんだバン
プ付きのものを使い、２層配線を形成したフィルムテー
プな介して０ＬＥ（ｏｕｔｅｒｌｅａｄ　ｂｏｎｄｉｎ
ｇ）部で１層配線居に変換して、通常のＴＡＢと同様に
してＯＬＥを行なう方法であり以下に文献を示す。Ｍ、
Ｅ、Ｔｏｎｅｒ、Ｔａｐｅ　Ａｕｔｏｍ−ａｔｅｄ　Ｂ
ｏｎｄｉｎｇ　ｆｏｒ　Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉ
ｃ　Ｉｎｔｅｒ−ｃｏｎｎｅｃｔｉｏｎ、３Ｍ　Ｔｅｃ
ｈｎｉｃａｌ　Ｄａｔａ、（１９８４）また最近の学会
で１つの１層のフィルムキャリア上に数チップを金・全
接続してなるマルチチップテープキャリアが発表されて
いる。Ｘｉｅ　Ｊｉｓｈｉｅｔ、　ａｌ、ＩＥ３Ｅｃｃ
　３７ｔｈ　Ｍｅｅｔｉｎｇ　（１９８７）　ｐｐ７０
−７３゜ 〔発明が解決しようとする課題〕 上述した従来のエリアＴＡＢ技術ではＯＬＢ部は通常の
ＴＡＢと同じ構造になっているため論理ＬＳＩ等の多端
子ＬＳＩの接続に用いた場合に以下に示すような問題が
生じる。

例えば従来のエリアＴＡＢを１ｃｍ角で５００端子以上
を持つＬＳＩチップの接続に用いた場合を考える。ＬＳ
Ｉチップのすぐ外側に追うＯＬＥのリードを形成すると
仮定すれば、そのためにはＯＬＥのリード間ピッチを８
０μｍ以下にしなければならず、これは、リードの加工
精度からいって技術的に困難である。またそれを解決す
るためにＯＬＥ部をＬＳＩチップよりある程度離して接
続した場合は実装密度が低下するという大きな問題点が
あった。

またマルチチップＴＡＢを用いた従来接続でも１層のキ
ャリアテープ上にＬＳＩチップと接続させるためチップ
間配線をキャリアテープ上の配線で行うことができず上
記した従来のエリアＴＡＢと同様にリードの加工精度の
問題が生じる。

〔課題を解決するための手段〕 本発明の半導体装置は以下の要件を有している。

（１）１つのフィルムテープ上に複数のＬＳＩチップを
接続して１つの半導体装置としている。

（２）ＬＳＩチップ上に形成したはんだバンプによりＬ
ＳＩチップとフィルムテープとの接続を行なう。

（３）フィルムテープには２層の金属配線層とスルーホ
ール埋め込み層とＯＬＥ用のはんだバンプとが形成され
ている。

（４）フィルムテープに形成した２層の金属配線層によ
りＬＳＩチップの端子間の接続を行なう。

（５）ＯＬＥ部はＬＳＩチップの外側で行なう。

このようにして構成された半導体装置は積層セラミック
ス基板上に搭載され、電子機器装置および電子機器装置
を構築するのに用いられる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図に本発明の一実施例の縦断面図を示す。

また第２図に配線図を示す。本実施例には２個のＬＳＩ
チップを用いた半導体装置を示す。まず第１図に示すよ
うに本発明の半導体装置１０１は、ＬＳＩチップ１０２
，１０２’　と、その上にメツキ法により形成された第
１のはんだバンプ１０３と、第１のはんだバンプ１０３
を介してＬＳＩチッ７’１０２，１０２’に接続された
ポリイミドのフィルムテープ１０４と、そのフィルムテ
ープ１０４に形成された第１の配線層１０５および第２
の配線層１０６およびスルーホール埋め込ミ層１０７お
よび第２のはんだバンプ１０８によって構成されている
。各々の材質を下に示す。

第１のはんだバンプ １０３・・・・・・ｐｂ主体はんだ（ｐｂ９０χ、５０
１０％）第１の配線層 １０５・・・・・・鋼上に′金メツキ 第２の配線層 １０６・・・・・・鋼上に金メツキ スルーホール埋め込み層 １０７・・・・・・ニッケル 第２のはんだバンプ １０８−・・−・・共晶はんだ（ｐｂ３９％、　５ｎ６
１％）なお第２のはんだバンプ１０８はＬＳＩチップ１
０２．１０２’の外側に形成する。

次にＬＳＩチップとフィルムテープの接続方法を同じく
第１図を用いて説明する。まずフィルムテープ１０４に
一方のＬＳＩチップ１０２を約４００℃、０．１〜Ｉｇ
／リード、１分程度で熱圧接し仮止めした後他方のＬＳ
Ｉチップ１０２′　と同様にして仮止めする。その後リ
フロー炉でＮ２中３３０℃〜３７０℃で約１時間リフロ
ーすることにより第１のはんだバンプ１０３の材質は融
点が約３２０℃のｐｂはんだであるためはんだが溶解し
接続が行なわれる。

本発明の半導体装置は第１図に示すようにフィルムテー
プ１０４に形成した第１の配線層１０５゜第２の配線層
１０６によりＬＳＩチップ１０２゜１０２′の接続端子
（第１のはんだバンプ１０３）間の配線が形成されてい
る。そのことによって本発明の半導体装置ではＯＬＥの
接続端子数をＩＬＥ（ＬｐＩチップとフィルムテープの
接続部）より大巾に少なくできる。それを第２図を用い
て説明する。

第２図に本発明の一実施例でのＬＳＩチップとフィルム
テープの配線図を示す。第２図で２０１゜２０１′はＬ
ＳＩチップ、２０２は第１のはんだバンプでＩＬＢ部、
２０３は第１の配線層、２０４は第２の配線層、２０５
は第２のはんだバンプでＯＬＥ部を示す。

第２図に示されているように本実施例ではＩＬＢ部１８
か所に対してＯＬＥ部は１１か所ですんでいる。このよ
うに本発明ではＯＬＥの接続か所を大巾に少なくできる
という利点を有する。

第３図に本発明の半導体装置の他の実施例の縦断面図を
示す。本実施例の半導体装置３０１は、ＬＳＩチップ３
０２とその上に形成した第１のはんだバンプ３０３とそ
の第１のはんだバンプ３０３を介してＬＳＩチップ３０
２に接続されたフィルムテープ３０４とそのフィルムテ
ープ３０４に形成された第１の配線層３０５および第２
の配線層３０６およびスルーホール埋め込み層３０７お
よび第２のはんだバンプ３０８で構成されている。

材料、接続方法は一実施例と同じであるので省略する。

本実施例ではフィルムテープ３０４にＬＳＩチップ３０
２が１チツプのみ接続されており、第１の配線層３０５
および第２の配線層３０５によりチップ内の接続端子間
の配線が行なわれる。本実施例では一実施例に比べて１
チツプのみを接続するため接続時に特別の装置を用いな
くてもよいという利点を有する。

〔発明の効果〕

以上説明したように本発明は以下に示すような効果があ
る。

（１）一実施例に示したようにフィルムテープに形成し
た２層の配線層によりチップ端子間の接続が行なわれる
ためＩＬＥの端子数にくらべＯＬＥの端子数を大巾に低
減できる。このため、多端子ＬＳＩチップの実装を行な
う場合、ＯＬＥ部をチップ端の近くに形成できるために
実装密度を大巾に向上できるという利点を有する。

（２）本発明の半導体装置を回路基板に実装した場合、
ＬＳＩチップとフィルムテープおよびフィルムテープと
実装回路基板の間はそれぞれ１００μｍ程度の空気のギ
ャップによって絶縁されている。よってフィルムテープ
に形成した配線層はＬＳＩチップ上の配線層、基板回路
上の配線層とのカップリング容量が少なく、そのため本
発明の半導体装置では空気に起因する配線遅延が少なく
なるという大きな利点を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の縦断面図、第２図は一実施
例の配線図である。第３図は本発明の他の実施例の縦断
面である。 １０］・・・・・・半導体装置、１０２，１０２’・・
・・・・ＬＳＩチップ、１０３・・・・・・第１のはん
だバンプ、１０４・・・・・・フィルムテープ、１０５
・・・・・・第１の配線層、１０６・・・・・・第２の
配線層、１０７・・・・・・スルーホール埋め込み層、
１０８・・・・・・第２のはんだバンプ、２０１，２０
１’・・・・・・ＬＳＩチップ、２０２（０）・・・・
・・第１のはんだバンプ（ＩＬＢ部）、２０３・・・・
・・第１の配線層、２０４・・・・・・第２の配線層、
２０５（０）・・・・・・第２のはんだバンプ（ＯＬＥ
部）、３０１・・・・・・半導体装置、３０２・・・・
・・ＬＳＩチップ、３０３・・・・・・第１のはんだバ
ンプ、３０４・・・・・・フィルムテープ、３０５・・
・・・・第１の配線層、３０６・・・・・・第２の配線
層、３０７・・・・・・スルーホール埋め込み層、３０
８・・・・・・第２のはんだバンプ。

Claims (1)

【特許請求の範囲】
1. ＴＡＢ技術を用いてＬＳＩチップとフィルムテープを接
   続することにより形成される半導体装置において、前記
   フィルムテープに２層以上の配線層が形成され、前記フ
   ィルムテープ上の配線層により前記ＬＳＩチップの端子
   間の接続が行なわれ、前記ＬＳＩチップ１個もしくは複
   数個が同一の前記フィルムテープ上に接続されているこ
   とを特徴とする半導体装置。