JPH0695542B2 - テ−プキヤリア素子 - Google Patents
テ−プキヤリア素子Info
- Publication number
- JPH0695542B2 JPH0695542B2 JP15400185A JP15400185A JPH0695542B2 JP H0695542 B2 JPH0695542 B2 JP H0695542B2 JP 15400185 A JP15400185 A JP 15400185A JP 15400185 A JP15400185 A JP 15400185A JP H0695542 B2 JPH0695542 B2 JP H0695542B2
- Authority
- JP
- Japan
- Prior art keywords
- tape carrier
- display
- integrated circuit
- chip
- carrier element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ディスプレイを駆動するための素子の実装に
係り、特に、汎用性に豊むテープキャリア素子に関する
ものである。
係り、特に、汎用性に豊むテープキャリア素子に関する
ものである。
マトリクス駆動のディスプレイ装置がOA用などの多くの
機器に用いられている。このようなディスプレイには、
発光ダイオードや液晶素子など多くのものがあるが、そ
の駆動回路は、接続点数を少なくしたり、回路数を少な
くするために、第３図のようなものが多く用いられてい
る。第３図において、縦線はセグメント，横線はコモン
で選択された部分が電圧に応じて点灯する。簡単のため
に、セグメントでの信号の流れを説明すると、まず、シ
フトレジスタ１を通り、右端より信号が伝幡する。次に
適当なタイミングでシフトレジスタの内容はラッチ回路
２にラッチされる。ラッチされた信号は、ドライバ回路
３を通して、ディスプレイ素子５に印加される。この間
に、新しい信号は、右端よりシフトレジスタ１に供給さ
れる。
機器に用いられている。このようなディスプレイには、
発光ダイオードや液晶素子など多くのものがあるが、そ
の駆動回路は、接続点数を少なくしたり、回路数を少な
くするために、第３図のようなものが多く用いられてい
る。第３図において、縦線はセグメント，横線はコモン
で選択された部分が電圧に応じて点灯する。簡単のため
に、セグメントでの信号の流れを説明すると、まず、シ
フトレジスタ１を通り、右端より信号が伝幡する。次に
適当なタイミングでシフトレジスタの内容はラッチ回路
２にラッチされる。ラッチされた信号は、ドライバ回路
３を通して、ディスプレイ素子５に印加される。この間
に、新しい信号は、右端よりシフトレジスタ１に供給さ
れる。
上述したシフトレジスタ，ラッチ回路，ドライバ回路
は、通常は集積回路化されて、ディスプレイの基板上に
搭載される。これを第４図で説明する。第４図におい
て、４はシフトレジスタ，ラッチ回路，ドライバ回路等
のディスプレイ駆動用集積回路、５は液晶などのディス
プレイ部で、６は外部からの電源，信号等の配線であ
る。集積回路４の接続方法としては、はんだ溶融接続に
よるものや、ワイアボンドによるものなどがあるが、端
子数の多い集積回路を接続する上で、テープキャリアが
適する。
は、通常は集積回路化されて、ディスプレイの基板上に
搭載される。これを第４図で説明する。第４図におい
て、４はシフトレジスタ，ラッチ回路，ドライバ回路等
のディスプレイ駆動用集積回路、５は液晶などのディス
プレイ部で、６は外部からの電源，信号等の配線であ
る。集積回路４の接続方法としては、はんだ溶融接続に
よるものや、ワイアボンドによるものなどがあるが、端
子数の多い集積回路を接続する上で、テープキャリアが
適する。
第５図及び第６図に、テープキャリア素子の一例を示
す。集積回路４に銅箔で形成されたリード８が接続さ
れ、その先端を基板７側の電極に接続することにより、
チップ接続を行なう。しかし、ディスプレイ駆動用集積
回路４には、ディスプレイの電極に接続される出力端子
と、各ドライバ素子に並列に供給される電源，クロック
などのための入力端子、各ドライバ素子間を直列に接続
するシフトレジスタのための入出力端子があり、例えば
特開昭56−144549号公報に記載されているように、これ
らの接続を基板上の配線で行なう必要がある。その結
果、基板には、多層の配線が必要になる。このため、デ
ィスプレイと同一基板上に多層配線動作形成することに
なり、プロセス上多くの制約を受ける等の不都合があ
る。
す。集積回路４に銅箔で形成されたリード８が接続さ
れ、その先端を基板７側の電極に接続することにより、
チップ接続を行なう。しかし、ディスプレイ駆動用集積
回路４には、ディスプレイの電極に接続される出力端子
と、各ドライバ素子に並列に供給される電源，クロック
などのための入力端子、各ドライバ素子間を直列に接続
するシフトレジスタのための入出力端子があり、例えば
特開昭56−144549号公報に記載されているように、これ
らの接続を基板上の配線で行なう必要がある。その結
果、基板には、多層の配線が必要になる。このため、デ
ィスプレイと同一基板上に多層配線動作形成することに
なり、プロセス上多くの制約を受ける等の不都合があ
る。
本発明の目的は、ディスプレイ基板上に多層配線を形成
する必要をなくし、任意のドット数を持つディスプレイ
に対しても同じテープキャリアを用いることができるデ
ィスプレイ用テープキャリア素子を提供することにあ
る。
する必要をなくし、任意のドット数を持つディスプレイ
に対しても同じテープキャリアを用いることができるデ
ィスプレイ用テープキャリア素子を提供することにあ
る。
本発明においては、ディスプレイ基板上での多層配線形
成を不要とするために、多層配線のテーパキャリアを用
い、ドット数の異なるディスプレイに対しても、同じキ
ャリアを単にチップ数を選び、これに相当する長さ分だ
けキャリアを切断するだけで用いられるように、すべて
のチップに対し、電源，クロック，信号用の外部からの
端子が対応するキャリア上に位置し、かつ、並列供給可
能なものは、テープキャリア上で並列に、又、直列接続
すべきものはテープキャリア上で直列に配線しておく。
成を不要とするために、多層配線のテーパキャリアを用
い、ドット数の異なるディスプレイに対しても、同じキ
ャリアを単にチップ数を選び、これに相当する長さ分だ
けキャリアを切断するだけで用いられるように、すべて
のチップに対し、電源，クロック，信号用の外部からの
端子が対応するキャリア上に位置し、かつ、並列供給可
能なものは、テープキャリア上で並列に、又、直列接続
すべきものはテープキャリア上で直列に配線しておく。
以下、本発明の一実施例を第１図及び第２図を参照して
説明する。
説明する。
集積回路チップ４は、カプトンなどのフィルム７上に形
成されたリードにより、テープキャリアに接続されてい
る。ディスプレイ（第４図参照）の電極に接続されるチ
ップ４からのリード８の出力端子81は、ディスプレイの
ピッチに合わせて並び、この例では、隣り合うチップ４
に対してもピッチは等しくなっている。チップ４には、
この出力端子81の他に、電源，クロックなどの入力端子
や、シフトレジスタのための入出力端子がある。これら
の端子82は、第１図に示すように、フィルム７の上下の
配線９及びスルーホール10を用い、並列接続できるもの
は並列に、直列接続すべきものは直列に接続されてお
り、各々の端子82は、各チップ４毎に外部に接続可能な
ように接続端子82aを有している。第１図中一点鎖線間
が１チップ分に対応している。第２図に４チップ分のド
ット数をドライブする場合を示す。４チップに相当する
キャリアを切断したものであり、第２図には、ディスク
への出力端子は省略して図示してる。各チップ４への入
力端子は、各々のチップ４から出ているが、並列に供給
可能なものは、すでに並列接続されており、又、シフト
レジスタの入出力端子の如く直列接続すべきものは、す
でに直列接続されているため、外部からの接続は、範囲
Ｋで示した端子だけでよい。
成されたリードにより、テープキャリアに接続されてい
る。ディスプレイ（第４図参照）の電極に接続されるチ
ップ４からのリード８の出力端子81は、ディスプレイの
ピッチに合わせて並び、この例では、隣り合うチップ４
に対してもピッチは等しくなっている。チップ４には、
この出力端子81の他に、電源，クロックなどの入力端子
や、シフトレジスタのための入出力端子がある。これら
の端子82は、第１図に示すように、フィルム７の上下の
配線９及びスルーホール10を用い、並列接続できるもの
は並列に、直列接続すべきものは直列に接続されてお
り、各々の端子82は、各チップ４毎に外部に接続可能な
ように接続端子82aを有している。第１図中一点鎖線間
が１チップ分に対応している。第２図に４チップ分のド
ット数をドライブする場合を示す。４チップに相当する
キャリアを切断したものであり、第２図には、ディスク
への出力端子は省略して図示してる。各チップ４への入
力端子は、各々のチップ４から出ているが、並列に供給
可能なものは、すでに並列接続されており、又、シフト
レジスタの入出力端子の如く直列接続すべきものは、す
でに直列接続されているため、外部からの接続は、範囲
Ｋで示した端子だけでよい。
このように、本実施例によれば、ディスプレイ基板上で
の多層配線は不要となり、又、必要ドット数に応じてテ
ープキャリアを切断すればよいことになり、テープキャ
リア素子の汎用性が向上される効果がある。
の多層配線は不要となり、又、必要ドット数に応じてテ
ープキャリアを切断すればよいことになり、テープキャ
リア素子の汎用性が向上される効果がある。
本発明によれば、多層配線部分は、テープキャリア上に
形成されているため、ディスプレイ基板上には、多層配
線の必要はない。さらに、各チップ毎にも入力端子がテ
ープキャリア上に設けられているため、１チップでの使
用が可能であり、かつ、並列，直列の必要な結線はテー
プキャリア上でなされているため、マルチチップで用い
る場合にも、一組の入力端子から電源，信号等を供給す
ればよいことになり、接続点数を少なくすることができ
る。尚、電源などは一組に限らず複数個の端子から供給
し、インピーダンスを下げることも可能である。
形成されているため、ディスプレイ基板上には、多層配
線の必要はない。さらに、各チップ毎にも入力端子がテ
ープキャリア上に設けられているため、１チップでの使
用が可能であり、かつ、並列，直列の必要な結線はテー
プキャリア上でなされているため、マルチチップで用い
る場合にも、一組の入力端子から電源，信号等を供給す
ればよいことになり、接続点数を少なくすることができ
る。尚、電源などは一組に限らず複数個の端子から供給
し、インピーダンスを下げることも可能である。
第１図は本発明の一実施例に係るテープキャリア素子の
構成図、第２図は第１図のテープキャリア素子を４チッ
プ分使用したところの構成図、第３図はディスプレイマ
トリクスの説明図、第４図はディスプレイの外観図、第
５図及び第６図は従来のテープキャリア素子の平面図及
び断面図である。 ４……ディスプレイ駆動用集積回路 ５……ディスプレイ 8,81,82……リード
構成図、第２図は第１図のテープキャリア素子を４チッ
プ分使用したところの構成図、第３図はディスプレイマ
トリクスの説明図、第４図はディスプレイの外観図、第
５図及び第６図は従来のテープキャリア素子の平面図及
び断面図である。 ４……ディスプレイ駆動用集積回路 ５……ディスプレイ 8,81,82……リード
Claims (1)
- 【請求項１】ディスプレイ駆動用の集積回路素子を搭載
するテープキャリアにおいて、ディスプレイ電極に接続
する出力端子を複数個の集積回路素子の配列方向と同方
向の一辺に沿って設け、これと対向する辺に各集積回路
素子へ供給される電源，信号等の入力端子を設け、これ
等の入力端子を、複数個の集積回路素子が搭載された状
態で、並列あるいは直列に各集積回路素子間が接続され
るように、テープキャリア上で結線しておくことを特徴
とするテープキャリア素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15400185A JPH0695542B2 (ja) | 1985-07-15 | 1985-07-15 | テ−プキヤリア素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15400185A JPH0695542B2 (ja) | 1985-07-15 | 1985-07-15 | テ−プキヤリア素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6215848A JPS6215848A (ja) | 1987-01-24 |
| JPH0695542B2 true JPH0695542B2 (ja) | 1994-11-24 |
Family
ID=15574742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400185A Expired - Lifetime JPH0695542B2 (ja) | 1985-07-15 | 1985-07-15 | テ−プキヤリア素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695542B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285222A (ja) * | 1986-05-30 | 1987-04-18 | Dainippon Printing Co Ltd | 液晶表示用電極基板の製造法 |
| JPH0682707B2 (ja) * | 1988-10-21 | 1994-10-19 | 日本電気株式会社 | 半導体装置 |
-
1985
- 1985-07-15 JP JP15400185A patent/JPH0695542B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6215848A (ja) | 1987-01-24 |
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