JPH034341B2 - - Google Patents

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JPH034341B2
JPH034341B2 JP59051296A JP5129684A JPH034341B2 JP H034341 B2 JPH034341 B2 JP H034341B2 JP 59051296 A JP59051296 A JP 59051296A JP 5129684 A JP5129684 A JP 5129684A JP H034341 B2 JPH034341 B2 JP H034341B2
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pinch
jack
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vacuum
pin
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Dei Miria Uinsento
Ramon Marudonado Juan
Ruisu Supaideru Jeemuzu
Maikeru Waaromonto Jon
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International Business Machines Corp
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/6875—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a plurality of individual support members, e.g. support posts or protrusions
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70691—Handling of masks or workpieces
    • G03F7/707—Chucks, e.g. chucking or un-chucking operations or structural details
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S269/00—Work holders
    • Y10S269/902—Work holder member with v-shaped notch or groove

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は集積回路及びその他の電子部品ならび
に装置をその製造中保持するチヤツクに関するも
のであり、さらに詳細に述べれば、半導体ウエハ
等の支持された基板の平坦度も制御するピンチヤ
ツクに関するものである。
［従来技術］ 集積回路及びその他の電子部品ならびに装置の
製造中、上層構造の製作時に基板を保持し、位置
決めするためにチヤツクが用いられる。チヤツク
はまた相次ぐ整合及びリソグラフイによるパター
ン作成の工程中、基板（特に半導体ウエハ）を同
じ平坦度に保持するためにも用いられる。リソグ
ラフイによる相次ぐパターンの正確な重ね合わせ
のために、基板は整合操作中、平らに保持しなけ
ればならない。リソグラフイによるパターンの露
光中は、電子線による場合、イオン・ビームによ
る場合、光（可視光線、紫外線またはＸ線）によ
る場合を問わず、基板の平坦度は、焦点深度を満
足させ、周辺のぼけを防ぎ、ぶれによる誤差を少
なくするため、基板の平坦度を保たなければなら
ない。
相次ぐ加工工程中、基板の曲率を同じに保持す
る一方法は、基板を真空ピンチヤツク（すなわ
ち、爪床）で支持することである。ピンのある基
板の下を真空に保ち、基板の他の面が大気圧下に
あれば基板はピンに向つて吸引され、各ピンと点
接触する。ピンの先端が全て平面上にあれば、基
板も平坦に保たれる。従来の平面真空チヤツクに
比較して、ピンチヤツクの利点は、基板をチヤツ
クに取付け直すごとに塵の粒子が基板の曲率を変
える可能性が少なくなることである。
［発明が解決しようとする問題点］ 従来の真空ピンチヤツクの欠点は、特に125mm
のシリコン・ウエハを保持するのに十分な大きさ
のチヤツクを製造するのは困難で、しかもコスト
が高いことである。従来法では、各微小なピンを
別々に製作した後、周囲に高くしたリムを機械加
工した平坦な金属ブロツクにあけた穴に各ピンを
固定する。機械加工したリムは、真空をシールす
るためのものである。ピンをブロツクに装着した
後、ピンの先端と外側のシール用リングが全て完
全に平坦になり且つ全てが同一平面上になるよう
に、ピンの先端を非常に精密な誤差範囲に入るよ
う注意深く研摩することが必要であつた。これは
明らかに、非常に時間がかかり、非常にコストの
高い作業である。また、工程により温度変化のあ
る場合があるため、熱膨脹の影響も考慮する必要
がある。
更に、真空環境下に支持したウエハを置く必要
のある半導体製造プロセスでは、真空ピンチヤツ
クは使用できない。
［問題点を解決するための手段］ 本発明は平坦な表面を有するシリコンのような
半導体材の単一ブロツクをエツチングして複数の
ピン及びそれらを支持する基部を単一構造として
形成することを特徴としている。
［実施例］ 後で図面を参照して詳しく説明するように、本
発明のピンチヤツクは、非常に平坦な表面を有す
るブロツクをリソグラフイ技術に従つてエツチン
グすることにより製造される。極度に平坦な表面
を得るために、適当な材料のブロツクを研摩す
る。所要のピンのパターン（好ましくはピンの周
囲に真空シール用のリングを有するもの）は、マ
スクにより定められる。このマスクは後の工程で
ピンの列を生成させるように、平滑な表面をエツ
チングするのに用いられる。ピン（及び任意に設
ける真空シール用リング）は、すでに平坦な表面
から作成するので、ピンを作成した後に研摩する
必要はない。ピンの上端面（及び任意に設ける真
空シール用リングの上面）はすでに同一平面上に
ある。リソグラフイ技術を用いるため、ピンの頭
の寸法、ピンの本数、ピンの配列、及びピンの密
度は全て製作費に影響することなく、自由に選択
することができる。
ピンチヤツク製造用のブロツクとしては、ドー
プしたシリコンのブロツクが好ましい。これは、
シリコンの特性が適当であり、シリコンのリソグ
ラフイによる製作工程がよく知られているためば
かりでなく、シリコンのピンチヤツクの熱膨張係
数がシリコン・ウエハの熱膨張係数に等しいため
である。エツチングしたピンの領域を、エツチン
グしない帯域で囲むことにより、このピンチヤツ
クを真空ピンチヤツクとして使用するときに真空
をシールするリングとして作用する隆起した周囲
リングを得られる。ピンを半導体材料（たとえば
ドープしたシリコン）で製作し、誘電性材料（た
とえば二酸化シリコン）の皮膜で被覆すると、こ
のピンチヤツクは静電ピンチヤツクとして使用す
ることができる。真空シール用のリングを作成
し、ピン（及びリング）を誘電体皮膜で被覆する
と、同じピンチヤツクを静電ピンチヤツクとして
も、真空ピンチヤツクとしても使用する事ができ
る。
第１図は本発明のピンチヤツク９を真空チヤツ
クとして使用している状態を示し、第２図はピン
チヤツク９を静電チヤツクとして使用している状
態を示すものである。これらの図面についての説
明に先立つて、第３Ａ図乃至第３Ｉ図を参照しな
がら、ピンチヤツク９を製造する工程について説
明する。
第３Ａ図に示す様に名目上平坦な表面１０を有
する適当な材料のブロツク１２を用意する。ブロ
ツク１２はシリコンより成ることが好ましい。こ
れはリソグラフイ及びエツチングによりシリコン
の微細構造を作成することは、超小型回路技術分
野でよく知られた技術であり、また作製したピン
チヤツクにより平坦に保持される基板は、シリコ
ン・ウエハであるためである。工程により温度変
化のある場合があるため、ピンチヤツク及びピン
チヤツクで支持する基板は、熱膨張係数が等しい
ものであることが有利である。なお、ピンチヤツ
クは、シリコンに限らず、ほとんどのセラミツ
ク、耐火材料（たとえばSiC，SiN，WC，ZrN
等）及び一部の金属（たとえばアルミニウムまた
は鋼鉄）を含むエツチング可能な種々の材料を用
いて製作することができる。
完成したピンチヤツクの寸法形状は、特にこの
ピンチヤツクを真空ピンチヤツクとして使用する
場合、これにより支持される基板の寸法形状に適
合するものであることが好ましい。完成したピン
チヤツクは、円形のシリコン・ウエハを取扱うた
めに用いることが予想されるため、ブロツク１２
は図示するように円筒形のものとする。円筒形ブ
ロツク１２の高さもしくは厚みは、完成したピン
チヤツクが静電及び真空操作の一方または両方が
行なわれる間、剛性を十分保持できる程度としな
ければならない。ブロツク１２は、シリコン・ウ
エハとしての薄板を切り出すのと同種類のブール
から、シリコンの厚板を切り出して作製するのが
便利である。
２個の穴１４及び１５を（ドリルにより）円筒
形のブロツク１２にあける。この穴の１つは完成
したピンチヤツクを真空ピンチヤツクとして用い
る場合、適当な真空にするための開口部として作
用する。他方の穴はポーゴー接点を設けるもの
で、これは完成したピンチヤツクを静電ピンチヤ
ツクとして使用する場合、支持する基板に電位を
与えるために用いるものである。もちろん、完成
したピンチヤツクを真空ピンチヤツクとしてのみ
使用する場合又は静電ピンチヤツクとしてのみ使
用する場合は、使用しない操作にともなう穴は設
ける必要はない。また、穴を必要とせずに、支持
した基板に電気的接触が可能な他の方法を用いる
こともできる。
名目的平坦な表面１０は、次に表面１０が極度
に平坦になるまで研摩される。この工程で得られ
る平坦度は、完成したピンチヤツクの平坦度を左
右する。表面は、１ミクロンの何分の一かの平坦
度にすることが好ましく、表面仕上は光学的高品
質にすることが好ましい。
次に、研摩した表面上にエツチング用のマスク
を設ける。これを行なうには多くの方法がある。
エツチング・マスクの構造及びエツチング・マス
クを作製する方法は、研摩したブロツクの組成及
び結晶構造と、選択したエツチング方法によると
ころが大きい。適当な高さ、密度、及び縦横比の
ピンを得るために、プラズマ・エツチング（たと
えば反応性イオン・エツチング）等の指向性エツ
チング工程を用いることができる。このような場
合、エツチング・マスクは、プラズマ・エツチン
グに十分耐えるよう作製しなければならない。
プラズマ・エツチングは異方的にエツチングさ
れる材料を選択することにより、さけることがで
きる。単結晶シリコンは、異方的にエツチングす
ることができるので、好ましい材料である。異方
性エツチングのため、単結晶シリコンのブロツク
を（100）面が研摩した面になるよう配向させる。
多結晶シリコンを単結晶シリコンの代りに用いる
場合は、プラズマ・エツチング技術を代りに用い
ることができるであろう。
エツチング・マスクは、SiO2で作製すること
が好ましい。SiO2は異方性エツチング剤にも、
プラズマ・エツチング剤にも耐え、厚みの損失が
非常に少ないため、従来のレジストを直接エツチ
ング・マスクとして使用するより好結果が得られ
る。ピンの作製には、従来の基準によれば比較的
深いエツチングを必要とするため、従来のレジス
トを直接使用すると、非常に厚いレジスト層が必
要になる。選択したエツチング剤に良く耐える材
料により、標準の厚みのレジスタ・パターンを用
いてマスクを作製するほうが好ましいと考えられ
る。
好ましいSiO2マスクを作製する第一の工程は、
研摩したシリコン・ブロツクの表面を酸化して、
SiO2層１６を形成することである。これは、シ
リコン・ブロツクを単に酸素の存在下で加熱する
ことにより行なうことができる。約１ミクロンの
SiO2層が適当である。このSiO2層は、研摩した
表面に限られるが、第３Ｂ図に示すように、ブロ
ツクの露出した表面全体を酸化しても、何ら不利
益を生じることはない。
次に、このSiO2層の上に、パターンを作るこ
とのできるレジスト層１８を付着させる（第３Ｂ
図）。原則的には、パターンを作製することので
きるポジ形又はネガ形の任意のレジストが使用可
能である。しかし、作製するパターンの性質、及
びマスクに必要な解像度の点から見てシツプリー
（Shipley）社の販売するAZ1350のような標準の
ポジ形フオトレジストを使用するほうが有利であ
る。
レジスト層１８を、パターン化した光学線で露
光する。適当な露光パターンの平面図を第３Ｃ図
に示す。斜線部分は、最終のピンチヤツクで高く
なつており、基板を支持する平滑な表面となる部
分に相当する。斜線部分２２はピンの上面に相当
し、斜線部分２０は真空シール用の周辺リングに
相当する。ポジ形フオトレジストを用いた場合
（以下の説明もポジ形フオトレジストを用いたと
仮定する）、露光パターンは、第３Ｃ図で斜線の
無い部分に相当する。ポジ形の代りにネガ形のレ
ジストを用いた場合は、露光パターンは第３Ｃ図
の斜線部分に相当する。
パターン露光には、適当な照射様式のコンピユ
ータ制御による書込みビームも使用することがで
きることは明らかである。パターン露光は、マス
クと、適当な全面照射ビームとの組合わせにより
行なうことが好ましい。これは密着印画リソグラ
フイだけではなく、投射リソグラフイ、または近
接印画法により行うことも可能である。第３Ｄ図
に、パターン露光の好ましい方法を示す。密着リ
ソグラフイ用マスク２４を、図に示すような位置
に作製し、全面照射ビーム２６で露光する。下の
レジスト層１８の露光した部分を２８で示す。マ
スク２４は透明な支持体２７上に不透明なパター
ン２５を設けたものである。
現像により（第３Ｅ図）、ポジ形レジスト層１
８は露光パターンの陰画すなわち相補的なパター
ンを形成する。すなわち、これは完成したピンチ
ヤツクで高くなつている部分に相当する。尚、相
補的な露出パターンを持つネガ形レジストによ
り、同じレジスト・パターンを得ることができ
る。
パターン化したレジスト層１８は、下のSiO2
層１６に類似のパターンを生成するためのエツチ
ング用マスクとして用いられる（第３Ｆ図）。こ
の目的に適したエツチング剤は、市販の緩衝酸化
エツチング剤（BOE）、すなわちフツ化アンモニ
ウムとフツ化水素酸を９：１の割合で含む混合液
である。レジスト・マスクは、パターンをSiO2
に移動させた後、直ぐに除去可能であるが、レジ
ストは第３Ｇ図に示すように、最終のエツチング
工程で溶解させるため、マスクをその場所に残し
ても不利益にならないことが多い。
次に適当なエツチング剤を用いてピンを作製す
る。エチレンジアミン、ピロカテコール及び水の
溶液は、単結晶シリコンのための適当な異方性エ
ツチング剤である。水酸化カリウムも使用するこ
とができる。異方性エツチング剤を使用すること
により、第３Ｇ図に示すように、ピラミツド型の
ピン３０が得られる。真空シール用リング３２が
ピラミツド型のピン構造を囲んでいる。プラズ
マ・エツチング剤を使用すれば、一層垂直なピン
の壁が得られる。これはピンの材料の強度及び寸
法によつて、望ましい場合とそうでない場合があ
る。
ピンを作るエツチングの深さは、完成したピン
チヤツクに支持される基板の下に、均一な真空を
生成するのに十分な程度とする。エツチングの深
さは約250乃至400ミクロンが好ましい。ピンの上
端面の直径は、約0.025mmから、約５mmの範囲と
することができる。ピンの上端面の直径が小さす
ぎると、ピンが支持する基板を破損するおそれが
ある。逆に、ピン上端面の直径が大きすぎると、
ピンと支持する基板との間に塵の粒子がはさまる
ことがある。シリコン・ピンチヤツクでシリコ
ン・ウエハを支持するには、ピン上端面の直径は
約１mmとするのが好ましい。異方性エツチング剤
により作成した四面のピラミツド型ピン構造は、
使用中最も耐久性があると考えられるため、シリ
コン・ピンチヤツクとして好ましい。正四角錐を
底に平行に切ると上端面は正方形となるため、ピ
ン上端面は正方形であることが好ましい。静電モ
ードで操作する際に、ピンチヤツクにより支持さ
れる基板にかかる力は、支持される基板が接触す
るピンチヤツクの高くした部分の面積に比例する
ため、ピンの接触面積はできるだけ大きくするこ
とがのぞましい。１mmの辺（上端面で）を有する
正方形のピンの間隔は中心間で約２mmとするのが
適当である。これは、標準の125mmのシリコン・
ウエハの面積に3000本以上のピンがあることにな
る。この様な3000本以上のピンを有するピンチヤ
ツクの製造には、従来のピンチヤツク製造技術は
実用的でないといえる。
ピンを形成した後、SiO2エツチング・マスク
は除去してもしなくてもよい（第３Ｈ図）。ピン
チヤツクはSiO2マスクがあつても無くても、こ
のままの形で真空ピンチヤツクとして使用するこ
とができる。このピンチヤツクを静電ピンチヤツ
クとして使用するためには、少なくとも支持する
基板に接触する部分のピンチヤツクの表面は、絶
縁膜で被覆しなければならない。また、ピンチヤ
ツクの一部（たとえば底部）は、ピンチヤツクに
電気的接触をするため、絶縁しないままにしなけ
ればならない。シリコン・ピンチヤツクの場合、
絶縁膜はSiO2とすることが好ましい。適当な環
境では、元のSiO2マスクを絶縁層として（また
は絶縁層を成長させる出発層として）使用するこ
とができることがあるが、均一で平坦なSiO2層
を生成しない傾向があるため好ましくない。この
SiO2層を除去し、ピンチヤツクを単に酸素の存
在下で適当な厚み（たとえば２ミクロン）の
SiO2層が生成するまで加熱することにより新し
いSiO2層３４を形成することが好ましい。そし
て、電気的接触を行わせるために底部のSiO2層
を除去する（第３Ｉ図）。
第１図は、前述の工程により製造したピンチヤ
ツク９を、シリコン・ウエハ３６を支持する真空
ピンチヤツクとして使用する状態を示す。真空源
３７により、真空ライン４０及び穴１４を介して
ウエハ３６の下面から空気を吸い出して、ウエハ
のピン側の圧力をウエハの他の側より低くする。
穴１５は、図示したポーゴー接点３８のような、
気密のプラグでふさぐ。ウエハ３６の上の圧力が
高いため、ウエハはピン３０及びリング３２を被
覆する薄い絶縁膜に均一に接触するよう押し下げ
られる。リング３２及びピン３０は全て同一平面
上にあるため、ウエハ３６は平坦になり、希望ど
おりに支持される。第２図は同じピンチヤツク
を、シリコン・ウエハ３６を支持する静電ピンチ
ヤツクとして使用する状態を示す。ポーゴー接点
３８を通じて、ピンチヤツク本体１２とウエハ３
６の間に電位を与える。ポーゴー接点３８は穴１
５にはめた絶縁カラー４０に加圧かん合させてあ
る。ピンチヤツクとウエハとの間の電圧により生
じた静電力は、ピン及びリングに均一な接触が行
われるようウエハを引付け、これによりウエハを
希望どおりに平坦にし、支持する。通常、電源４
２は、直流電源とすべきであるが、代りに交流電
源とすることもできる。たとえば、かなりの電荷
の漏洩が起るのに十分な時間、静電支持力が必要
な場合は、交流電源が使用できるであろう。
この真空兼静電ピンチヤツクを用いる特に便利
な方法は、支持するシリコン・ウエハを平坦にす
るために真空モードで使用し、次にシリコン・ウ
エハを平坦な位置に支持するために静電モードで
使用することである。これにより、ピンチヤツク
と、ピンチヤツクにより支持されるウエハとを、
ウエハの平坦度を保ちながら真空源から除去する
ことができる。電圧源が直流電源の場合は、電圧
源を完全にピンチヤツクから除去しても（少なく
とも短時間は）静電力は残留する。この静電力
は、電荷が漏洩するにつれて徐々に減少する。し
かし、有効な静電力は、少なくとも数分間は残留
し、ピンチヤツクの誘電材料、厚み、湿度等によ
つては、数時間または数日間残留させることがで
きる。静電モードの操作は、特に、真空ピンチヤ
ツクが有効に作用しない真空環境下に支持したウ
エハを置く必要がある工程で使用するのに便利で
ある。
［発明の効果］ 本発明によると、低コストで容易に製造可能な
ピンチヤツクが得られる。
【図面の簡単な説明】
第１図は本発明のピンチヤツクを真空チヤツク
として使用している状態を示す図、第２図は本発
明のピンチヤツクを静電チヤツクとして使用して
いる状態を示す図、第３Ａ図乃至第３Ｉ図は本発
明のピンチヤツクを製造する工程を示す図であ
る。 ９…ピンチヤツク、１２…ブロツク、１６…
SiO2層、１８…フオトレジスト層、３０…ピン、
３２…リング。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のピンが基体から突き出ている型のピン
    チヤツクであつて、上記複数のピン及び基体が、
    半導体材料の単一ブロツクから成る単一構造であ
    り、上記複数のピンが同一平面上に平坦な端面を
    有することを特徴とするピンチヤツク。 ２ 複数のピンが基体から突き出ていて、同一平
    面上に平坦な端面を有する型のピンチヤツクの製
    法であつて、 半導体材料からなる単一のブロツクを研磨加工
    して平坦な表面を形成する第１のステツプと、 上記材料の平坦な表面を所定のパターンにてエ
    ツチングすることにより、突出した多数のピン
    と、該ピンを支持する基体部分とを一体に形成す
    る第２のステツプとからなり、 上記各ピンは、上記平坦な表面に対応する平坦
    な上表面を有し、該上表面の全部が共通の平坦面
    に位置するように形成される、 ことを特徴とするピンチヤツクの製法。
JP59051296A 1983-06-30 1984-03-19 ピンチャック及びその製法 Granted JPS609626A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US509738 1983-06-30
US06/509,738 US4551192A (en) 1983-06-30 1983-06-30 Electrostatic or vacuum pinchuck formed with microcircuit lithography

Publications (2)

Publication Number Publication Date
JPS609626A JPS609626A (ja) 1985-01-18
JPH034341B2 true JPH034341B2 (ja) 1991-01-22

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ID=24027900

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59051296A Granted JPS609626A (ja) 1983-06-30 1984-03-19 ピンチャック及びその製法

Country Status (4)

Country Link
US (1) US4551192A (ja)
EP (1) EP0134438B1 (ja)
JP (1) JPS609626A (ja)
DE (1) DE3485678D1 (ja)

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