JPH02186694A - 電子基板 - Google Patents

電子基板

Info

Publication number
JPH02186694A
JPH02186694A JP1004923A JP492389A JPH02186694A JP H02186694 A JPH02186694 A JP H02186694A JP 1004923 A JP1004923 A JP 1004923A JP 492389 A JP492389 A JP 492389A JP H02186694 A JPH02186694 A JP H02186694A
Authority
JP
Japan
Prior art keywords
layer
ground
electronic board
power supply
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1004923A
Other languages
English (en)
Other versions
JP2760829B2 (ja
Inventor
Masatsugu Kametani
亀谷　雅嗣
Kazuhiro Umekita
梅北　和弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=11597131&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH02186694(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP1004923A priority Critical patent/JP2760829B2/ja
Priority to EP19900100520 priority patent/EP0378211A3/en
Publication of JPH02186694A publication Critical patent/JPH02186694A/ja
Priority to US08/029,919 priority patent/US5371653A/en
Priority to US08/291,893 priority patent/US5590030A/en
Application granted granted Critical
Publication of JP2760829B2 publication Critical patent/JP2760829B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0207—Cooling of mounted components using internal conductor planes parallel to the surface for thermal conduction, e.g. power planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/467—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing gases, e.g. air
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4641—Manufacturing multilayer circuits by laminating two or more circuit boards having integrally laminated metal sheets or special power cores
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0206—Materials
    • H05K2201/0209—Inorganic, non-metallic particles
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0352—Differences between the conductors of different layers of a multilayer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/062—Means for thermal insulation, e.g. for protection of parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09327—Special sequence of power, ground and signal layers in multilayer PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09581—Applying an insulating coating on the walls of holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0969—Apertured conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09718—Clearance holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09881—Coating only between conductors, i.e. flush with the conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3447—Lead-in-hole components

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は放熱性にすぐれたコンパクトな構造をもつ電子
基板、その実装基板および電子基板の実装方法に関する
。
〔従来の技術〕 作動中の電子回路チップは黙殺発生するが、これを冷却
しないままにしておくと、電子回路の温度が上昇して、
ついには正常動作しなくなる。そこで、電子回路が正常
に動作するよう、チップを冷却する必要があるが、電子
回路チップは電子基板上に実装されて用いられるのが一
般的である。
従来電子基板に実装された電子回路チップを冷却する方
法として、電子回路パッケージにフィンを取付け、この
フィンを空冷または水冷する方法の他、特開昭６０−３
５５９８号公報、特開昭６１−２４８５００号公報に記
載のように、電子基板の外側に冷却板を取りつけること
によって、電子回路パッケージを冷却したり、特開昭６
２−１９８２００号公報に記載のように、電子基板の裏
面又は内部に冷却液を封入した箱形形状のヒートパネル
を密着または挿入して冷却していた。
〔発明が解決しようとする課題〕
上記従来技術は冷却設備に要するスペースとコストにつ
いての配慮がされておらず、電子回路チップを実装した
電子基板を高密度実装することが困難な上、−電子基板
当りのコストが高いという問題があった。
本発明の目的は、その上に実装している電子回路が正常
動作するに足る冷却能力を有しコンパクトな冷却設備を
備えた電子基板その実装基板およびそれを用いたシステ
ムを提供することにある。
また、本発明の他の目的は、クロストークによるノイズ
を低減することができる電子基板を提供することにある
。
さらに、本発明の他の目的は温度、電源、グランド等の
動作環境が電子基板内で均質化された電子基板を提供す
ることにある。
〔課題を解決するための手段〕
本発明の電子基板は、配線層、グランド層、゛電源層が
それぞれの層の間に絶縁層を介して多層に配置されてい
る電子基板において、前記配線層は両側に前記グランド
層又は前記電源層が配置されている層を含めて複数層配
されている。
また、本発明の電子基板は配線層、グランド層。
電源層がそれぞれの層の間に絶縁層を介して多層に配置
されている電子基板において、前記配線層を複数層有し
、前記電源層と前記グランド層の数の和は前記配線層の
数よりも多いことを構成をとる。
さらに、本発明の電子基板は配線層、グランド層、電源
層がそれぞれの層の間に絶縁層を介して多層に配置され
ている電子基板において、前記配線層を複数層有し、前
記電源層または前記グランド層を複数層有している。
さらに本発明の電子基板は、配線層、グランド層、電源
層がそれぞれの層の間に絶縁層を介して多層に配置され
ている電子基板において、前記グランド層又は前記電源
層の厚さは前記配線層の厚さよりも大きい構成にある。
本発明の実装電子基板は、配線層、グランド層。
電源層がそれぞれの層の間に絶縁層を介して多層に配置
されている電子基板に電子回路チップの実装を行った実
装電子基板において、前記電子回路のチップの内部回路
と電気的に絶縁されているピンまたは使用しない入力ピ
ンを前記グランド層または前記電源層に接続している。
また、本発明の実装電子基板は、配線層、グランド層、
電源層がそれぞれの層の間に絶縁層を介して多層に配置
されている電子基板上に冷却用流体が流通させて電子基
板上の電子回路チップから発生する熱を冷却する実装電
子基板装置において、前記冷却用流体が流通する上流側
端部に複数のコネクターを間隔をもって配置し、前記コ
ネクターによって冷却用流体の流速が大きくなった部分
に高発熱のチップを配置している。
本発明の電子基板装置は、配線層、グランド層。
電源層がそれぞれの層の間に絶縁層を介して多層に配置
されている電子基板の電子基板装置において、前記電子
基板のグランド線、ｖＩＸ源線、信号線をそれぞれマザ
ーボードの対応するグランド線。
電源線、信号線と接続し、前記マザーボードの電源層と
電源板とを伝導板で接続し、前記マザーボードのグラン
ド層とグランド板とを伝導板で接続している。
〔作用〕
本発明の電子基板中の配線層のうち絶縁層を介して隣接
する層にグランド層または電源層を配した配線層におい
ては、配線のインピーダンスを小さくできるので、平行
に走る配線間の静電結合によるクロストークによるノイ
ズを低減できる。この効果は、配線層とこれに絶縁層を
介して隣接するグランド層または電源層との距離が近い
ほどよく現れ、また、配線層の絶縁層を介した隣接層に
グランド層を配した時の方が、電源層を配した時よりも
効果的である。また、本発明の電子基板において、電源
層、グランド層を多層に設けたことにより、電源層、グ
ランド層そのもののインピーダンスをさらに小さくでき
、高周波成分を多く含む動作に対する電源電位、グラン
ド電位の変動を基板内で小さく抑えることができる。
本発明の電子基板、実装電子基板においては、ある発熱
チップからの熱は主にそのチップのピンのうち、グラン
ド層または電源層に熱抵抗が小さい方法で接続されてい
るピンを通じて、グランド層、電源層に伝わる。これら
の層は厚いか、または多層設けられているので熱伝導性
が良く基板全体に熱が伝わる。このうち電子基板表面に
伝わった熱は電子基板表面を流れる流体によって冷却さ
れる。このとき、電源層、グランド層を各１枚ずつにす
る場合に比べて、これらの層を複数に分けた場合の方が
基板表面に近い場所に、熱の良導体であるグランド層ま
たは電源層を多く配することができ、冷却に関して有利
である。また、本発明の電子基板装置ではグランド層に
伝わった熱は伝導板を通じて主にグランド板に流れる。
電源層に伝わった熱は伝導板を通じて主に電源板に伝わ
る。
このようにしてグランド板、電源板に伝わった熱は、そ
の表面で冷却される。
この時、グランド板、電源板の表面に冷却用流体を流し
たり、グランド板、電源板の表面に凹凸またはフィンを
つけ表面積を増せば、これら両板表面での冷却をより効
果的に行うことができる。
さらに、この装置では、電源ユニットは電源板。
グランド板に接続されており、マザーボードへの電源供
給は、これら両板を介して行われ、電源板。
グランド板上で装置全体の基準となる電源電位。
グランド電位を安定させることができるので、マザーボ
ード、ドーターボード上の電源電位、グランド電位を安
定させることができる。
また、本発明の実装電子基板においては発熱する電子回
路チップからの熱が、内層のグランド層。
電源層等の熱伝導性のよい層を伝わって基板全体に広が
る上、高発熱チップは冷却用流体の流速を速めた場所、
乱れを発生させた場所に配し、他の低発熱チップに比べ
、より効果的に冷却しているため、基板の温度を均一化
することができる。
本発明の電子基板の実装方法によれば、電子基板を予め
加熱しておき、グランド層、電源層の熱伝導性の良い層
の温度を高めて、ハンダ融点との温度差を小さくした状
態でハンダ付けを行うと、電源層、グランド層すなわち
熱伝導性の良い層へ熱が逃げにくくなり良好にハンダ付
けを行うことができる。
また、絶縁層を熱の良導体で構成すれば、発熱チップか
ら本発明の電子基板、実装電子基板表面に伝わる熱量は
増し、伝導板を通じてグランド板。
電源板に伝わる熱量も増すので、発熱チップの冷却によ
り効果的である。
〔実施例〕
以下、本発明の第１の実施例を第１図により説明する。
第１実施例の電子基板は配線層１，４、グランド層２、
電源層３、絶縁層５から成っており、スルーホール６は
グランド層２に、スルーホール７は配線層１，４に、ス
ルーホール８は電源層３にそれぞれ接続されている。グ
ランド層２および電源層３は電気抵抗が小さくかつ熱伝
導率のよい物質、例えば銅で構成されており、電子基板
−面に広がっている。また、スルーホールによる切欠穴
、スルーホールからの逃げ穴等の切欠部はコストとのか
ね合いを図りなからなるべく小さくし、導体面積を大き
くしている。また、電子回路チップ１２からグランドピ
ン９、信号ピン１ｏ、電源ピン１１が出ており、グラン
ドピン９はスルーホール６に、信号ピン１０はスルーホ
ール７に、電源ピン１１はスルーホール８に熱抵抗が小
さくなる方法で接続されている。
以上のような電子基板において、電子回路チップ１２か
ら発する熱は次のようにして運ばれ、電子回路チップ１
２は冷却される。電子回路チップ１２で発生した熱は一
方でグランドピン９を伝わつてグランド層２に運ばれ、
他方で電源ピン１］を伝わって電源層３に運ばれる。グ
ランド層２および電源層３は電気抵抗が小さくかつ熱伝
導率の良い物質で構成されているので、これらの層に伝
わった熱は内層であるこれらの層を伝わって、主に次の
３つの方法で冷却される。
１つは、グランド層２および電源層３の先に設けられた
冷却部で冷却され、２っめは電子基板の表面へと伝わっ
て表面でそこを流れる流体によって冷却される。
３つめは、この内層グランド層、電源層よりも温度の低
い低発熱チップのグランドピン、電源ピンを伝わって低
発熱チップ表面へと伝わり、ピンおよびチップ表面でそ
こを流れる流体によって冷却される。
このとき、チップ実装時のピンおよびチップの表面積は
、非実装時の基板表面積より大きくなるので伝熱面積が
広がり冷却に有利である。
この他、内層を経由せずに発熱チップから該チップ表面
へと伝わり、チップ表面で冷却される熱、および該チッ
プのピン表面に伝わりそこで冷却される熱がある。
さらに、各表面からの輻射、対流によって冷却される効
果もある。このような方法によって電子回路チップ１２
を冷却することができる。
以上のようにすれば、グランド電位を電子回路チップ１
２に供給する機能をもつグランド層２に電子回路チップ
１２から発生する熱を伝導するという機能を付加するこ
とができ、電源電位を電子回路チップ１２に供給する機
能をもつ電源層３に電子回路チップ１２から発生する熱
を伝導するという機能を付加することができる。つまり
、本提案の電子基板においてはグランド層２．電源層３
に各電位供給と熱の伝導という２つの機能をもたせてい
る上、これら各層は基板内にあり基板の外側に附属設偉
をっけないため、従来技術より低コストで、よりコンパ
クトなチップ中の電子回路を正常動作させるに十分な冷
却機能をもった電子基板を得ることができる。また、第
１図では、グランド層を２、電源層を３としたが、電源
層を２、グランド層を３としても、所定のピンを所定の
層につなぎかえれば同等の効果が得られる。
また、本実施例では、グランド層、電源層を一層ずつと
したが、これら各層の層数を増せば、これら各層を伝わ
ることのできる熱量は、各層−層ずつの場合に比べ増し
、冷却により効果的である。
また、電源層、グランド層数を各−層ずつの場合より増
すことにより、電源層、グランド層そのもののインピー
ダンスを小さくすることができ、高周波成分を多く含む
動作に対する電源電位、グランド電位の変動を基板内で
小さく抑えることができる。
また、グランド層、電源層を通ることのできる熱量を増
すためには、これら各層の厚みを増すことも効果的であ
る。例えば、グランド層、電源層の厚みを５０〜７０μ
ｍ程度にすることは通常の工程に特別な工程を加えるこ
となく行うことができて、これにより冷却効果を得るこ
とができる。
第２図は本発明の第２の実施例を示している。
第２実施例の電子基板は本発明の電子基板を８層で構成
した例であり、配線層１３，１５，１８゜２０、グラン
ド層１４，１９、電源層１６．１７、絶縁層５００から
成っている。また、配線２１゜２２は配線層１３上の配
線である。配線層１３側が部品面側であり、配線層２０
側が半田面側であって電子回路チップおよびこのチップ
から出ているグランドピン、電源ピン、信号ピンは第２
図には示していないが、第１図同様、各ピンとも該光層
に熱抵抗が小さくなる方法で接続されている。
以上のような電子基板においては、第１実施例と同様に
して、電子回路チップを冷却できる上、次のような動作
が可能である。
一般に、配線層上である区間を平行に走る配線はその間
で静電結合を結成し、クロストークによるノイズを生じ
る心配があるが、第２図に示す如く、配線層の絶縁層を
介した隣りにグランド層または電源層を配し、電線層と
絶縁物を介して隣接するグランド層または電源層との距
離を小さくすれば、配線層における配線のインピーダン
スを小さくできるので、平行な配線間の静電結合による
クロストークによるノイズを低減することができる。こ
の効果は、配線層の絶縁層を介した隣りにグランド層を
配した時の方が、電源層を配した時より効果的で、クロ
ストークによるノイズをより低減することができる。ま
た、配線層１３上を平行に走る配線間の距離のうち最小
のものをＱｌ、配線層１３とグランド層１４の表面間距
離をｄｌとし、配線層２０上を平行に走る配線間の距離
のうち最小のものを１２２、配線層２０とグランド層１
９の表面間距離をｄ２．とじた時、Ｑ　１＞　ｄ　ｔ　
ｒＵｎ＞ｄｘとすればより効果的に配線層１３．２０上
の配線に生じるクロストークによるノイズを低減できる
。
また、本実施例の電子基板においては、電源層。
グランド層を多層に設けたことにより、電源層。
グランド層そのもののインピーダンスを小さくできるの
で、高周波成分を多く含む動作に対する電源電位、グラ
ンド電位の変動を基板内で小さく抑えることができる。
さらに、本実施例の電子基板においては、電子回路チッ
プからの熱が、内層のグランド層、電源層を伝わって基
板全体に広がるため、基板の温度を均一化することがで
きる。
本実施例の基板においては、上記２つの効果を同時に実
現できるため、基板内でグランド電位。
電源電位の変動を小さく抑えつつ、電源電位、グランド
電位、温度を基板内で均一化できるので、遅延管理等が
行いやすくなり、キメ細かなタイミング設計が可能にな
る。
以上のように、第２実施例においては、第１実施例同様
、従来技術による方法より低コストでかつ冷却設備に要
するスペースをより小さくして電子基板上の電子回路チ
ップを冷却できる上、配線に生じるクロストークによる
ノイズを低減でき、高周波成分を多く含む動作に対する
電源電位、グランド電位の変動を基板内で小さく抑える
ことができ、基板の温度を均一化できる８層基板を得る
ことができる。
第２実施例で述べたクロストークによるノイズを低減す
る効果は第１実施例においても設められ、第１図におい
て特に配線層ｌと、グランド層２の距離、配線層４と電
源層３の距離を小さくすると効果的で、さらに配線層１
とグランド層２との表面間距離を配線層１上を平行に走
る配線間の距離のうち最短なものより小さくし、配線層
４と電源層３との表面間距離を配線層４上を平行に走る
配線間の距離のうち最短なものより小さくすると、さら
に効果的にクコストークによるノイズを低減できる。
また、基板の温度を均一化する効果は第１実施例におい
ても認められる。
また、第２図に示したのは、本発明の電子基板を８層で
構成する場合の一例であって、配線層の絶縁層を介した
隣りには電源層またはグランド層を設けた構造になって
いれば、第２図とは層構成の順序が異っていても、本発
明の電子基板を構成したことになる。この時、第２図に
示した実施例同様、ある配線層に絶縁層を介して隣接す
るグランド層または電源層と該配線層の距離を小さくす
れば効果的にクロストークによるノイズを低減できる。
この効果は、隣接層がグランド層である時の方が、電源
層である時よりも大きい。また、ある配線層の平行配線
間の距離のうち最小なものをＱ、該配線層に絶縁層を介
して隣接するグランド層又は電源層のうち、該配線層と
の距離が小さい方の層と該配線層との距離をｄとした時
、ρ〉ｄとすれば、クロストークによるノイズの低減に
さらに効果的である。
本実施例では、配線層に絶縁層を介して隣接する層には
電源層またはグランド層を配することをすべての配線層
について行っているが、これは、本発明の効果を最大限
に利用する場合であって、クロストークのおそれのある
配線を有する配線層だけについて、それに絶縁層を介し
て隣接する層にグランド層または電源層を配し、その他
の配線層の配置は制限しないようにすることもできる。
例えば、第２図において電源層１７の代りに配線層を配
してもよい。この配線層と配線層１８上の配線の耐クロ
ストーク性は第２図の場合より下がるが、クロストーク
のおそれのある信号ラインを両側をグランド層と電源層
でガードされている配線層１５に配すればよいのであっ
て、このような層構成においても本発明の効果を得るこ
とができる。この手法を用いれば、配線層に絶縁層を介
して隣接する層には電源層またはグランド層を配するこ
とをすべての配線層について行う場合に比べて、同数の
配線層を有する基板を、より少ない層数の基板で実現で
きるためより低コストに製造できる。
第３図は本発明の第３の実施例を示している。
第３図に示す電子基板は、本発明の電子基板を６層で構
成した例であり、配線層２３．２６．２８、グランド層
２４，２７、電源層２５、絶縁層５０１から構成されて
いる。また、配線層２３側が部品面側であり、配線層２
８側が半田面側であって、電子回路チップおよびチップ
から出ているグランドピン、電源ピンおよび信号ピンは
第３図には示していないが、第１図同様、各ピンとも該
当層に伝熱抵抗が小さくなる方法で接続されている。
以上のように構成すれば、第２実施例同様、従末技術に
よる方法より低コストでかつ冷却設備に要するスペース
をより小さくして電子基板上のチップを冷却できる上、
配線のクロストークによるノイズを低減でき高周波成分
を多く含む動作に対する電源電位、グランド電位の変動
を基板内で小さく抑えることができ、基板の温度を均一
化できる６層電子基板を得ることができる。
但し、第３図に示した例は、本発明の電子基板を６層で
構成する場合の一実施例であって、線層の絶縁層を介し
た両隣りにグランド層または電源層を設けた配線層を少
なくとも１層有する構造になっていれば、第３図に示し
た層構成とは異なっていても本発明の電子基板を構成し
たことになる。
また、第２実施例の場合同様、ある配線層に絶縁層を介
して隣接するグランド層または電源層と該配線層の距離
を小さくすれば効果的にクロストークによるノイズを低
減できる。この効果は、隣接層がグランド層である時の
方が、電源層である時よりも大きい。また、ある配線層
の平行配線間の距離のうち最小なものをＱ、該配線層に
絶縁層を介して隣接するグランド層又は電源層のうち、
該配線層との距離が小さい方の層と該配線層との距離を
ｄとした時、Ω〉ｄとすれば、クロストークによるノイ
ズの低減にさらに効果的である。
第４図は、本発明の第４の実施例を示している。
第４図に示す電子基板は、本発明の電子基板を１２層で
構成した例であり、配線層２９，３３゜３８．４０、グ
ランド層３０，３２，３４，３７゜３９、電源層３１，
３５，３６、絶縁層５０２から構成されている。また、
配線層２９側が部品面側であり、配線層４０側が半田面
側であって、電子回路チップおよびチップから出ている
グランドピン、電源ピン、信号ピンは第４図には示して
いないが、第１図同様、各ピンが該当層に熱抵抗が小さ
くなる方法で接続されている。
以上のように構成すれば、第２実施例同様、従来技術に
よる方法より低コストでかつ冷却設備に要するスペース
をより小さくして電子基板上のチップが冷却できる上、
配線のクロストークによるノイズを低減でき、高周波動
作に対する電源電位。
グランド電位の変動を基板内で小さく抑えることができ
、基板の温度を均一化できる１２層基板を得ることがで
きる。
但し、第４図に示した例は、本発明の電子基板を１２層
で構成する場合の一実施例であって、配線層の両隣りに
絶縁層を介してグランド層または電源層を設けた配線層
を少なくとも１層有する構成になっていれば、本発明の
電子基板を構成したことになる。また、第２実施例の場
合同様、ある配線層に絶縁層を介して隣接するグランド
層または電源層と該配線層の距離を小さくすれば効果的
にクロストークによるノイズを低減できる。この効果は
、隣接層がグランド層である時の方が、電源層である時
よりも大きい。また、ある配線層の平行配線間の距離の
うち最小なものをＱ、該配線層に絶縁層を介して隣接す
るグランド層又は電源層のうち、該配線層との距離が小
さい方の層と該配線層との距離をｄとした時、Ｑ）ｄと
すれば、クロストークによるノイズの低減にさらに効果
的である。
以上、第１〜第４の実施例によって、本発明による電子
基板を４層、６層、８層、１２層で構成する例を示した
。第１〜第４の実施例で示した各電子基板のもつ配線層
数、電源層数、グランド層数をまとめたものが、次の第
１表である。
第　　１　　表 従って、ユーザーは必要配線層数、電源層数。
グランド層数、ノイズマージン等を考慮して、最適な暦
数の電子基板を選べばよい。また、本発明の電子基板を
第１表以外の暦数で構成する場合には、配線層の両隣り
に絶縁層を介してグランド層または電源層を有する配線
層を少なくとも１層有するというルールを守って構成す
れば本発明を実現できる。このとき、ある配線層に絶縁
層を介して隣接するグランド層または電源層と該配線層
の距離を小さくすれば効果的にクロストークによるノイ
ズを低減できる。この効果は、隣接層がグランド層であ
る時の方が、電源層である時よりも大きい。また、ある
配線層の平行配線間の距離のうち最小なものをΩ、該配
線層に絶縁層を介して隣接するグランド層又は電源層の
うち、該配線層との距離が小さい方の層と該配線層との
距離をｄとした時、Ｑ＞ｄとすれば、クロストークによ
るノイズの低減にさらに効果的である。また、上記ルー
ルを守る限り、第１表に示した層数をもつ電子基板にお
ける配線層、電源層、グランド層数は第１表の値と異な
っていてもよい。
第６図は本発明の第５の実施例を示している。
従来スルーホールとグランド層を接続するに際しては、
第５図に示すようにサーマルランドを設けていた。すな
わち、チップのグランドピンはスルーホール４１に通さ
れていて、チップからグランドピンを伝わってきた熱は
ランド部４４、チャネル部４３を介してグランド層４５
に伝えていた。
この方法では、ランド部４４とグランド層４５は切欠部
４２で囲まれており、ランド部４４に伝わった熱は、狭
くて熱抵抗の大きいチャネル部を通る径路しかないので
、なかなかグランド層に伝わらなかった。
また、従来スルーホールと電源層を接続する場合もグラ
ンド層の場合同様、第５図に示すようなサーマルランド
を用いていたので、高発熱チップから電源ピンを伝わっ
てきた熱も、なかなか電源層に伝わらなかった。
そこで本例では第６図に示すように、サーマルランドを
廃止し、スルーホール４６とグランド層４７をスルーホ
ール４６の全周にわたってつないだ。
これにより、スルーホールとグランド層との接続部にお
ける熱抵抗が従来に比べ大幅に減少し、グランドピンを
伝わってきた熱をすみやかにグランド層に伝えることが
できる。また、逆にグランド層より位置のチップのグラ
ンドピンにグランド層を伝ってきた熱を伝え、該チップ
およびピン表面で冷却することができる。その上スルー
ホールとグランド層との接続部のインピーダンスもサー
マルランドを設ける方法よりも小さくなるので、スルー
ホールとグランド層との電位等をより小さくできグラン
ドピンへのグランド電位の供給もより良好に行うことが
できる。
電源層においても同様で、本例では第６図に示すグラン
ド層の場合同様、スルーホール全周にわたって電源層と
接続する。これによりスルーホールと電源層との接続部
における熱抵抗が従来に比べ大幅に減少し、高発熱チッ
プから電源ピンを伝わってきた熱をすみやかに電源層に
伝えることができる。また、逆に電源層より低温のチッ
プの電源ピンに、電源層を伝ってきた熱を伝え、該チッ
プおよびピン表面で冷却することができる。その上、ス
ルーホールと電源層との接続部のインピーダンスもサー
マルランドを設ける方法よりも小さくなるので、スルー
ホールと電源層との電位層をより小さくでき電源ピンへ
の電源電位の供給もより良好に行うことができる。
以上により高発熱チップからグランドピン、電源ピンを
伝わってきた熱はすみやかにグランド層。
電源層に伝わりまた、グランド層、電源層を通ってきた
熱の一部は各層より低温の電子回路チップのグランドピ
ン、電源ピンを伝わって、該チップおよびピン表面で冷
却されるので発熱チップを効果的に冷却できる上、電気
的にも良好な接続が得られる。
この効果は電源層に接続されているスルーホールのうち
、任意のスルーホールＡの半径をｒ、このスルーホール
の中心とこれに最近接するスルーホールＢの中心との距
離を２Ｒ１とした時、スルーホールＡの中心を中心とし
た半径ｒの円と半径Ｒの円によって囲まれる電源層の部
分をすべて電源層を構成する物質によって構成すること
によっても得られる。
また、上記効果はグランド層に接続されているスルーホ
ールのうち任意のスルーホールＡの半径をｒ、このスル
ーホールの中心と、これに最も近接するスルーホールＢ
の中心との距離を２Ｒとした時、スルーホールＡの中心
を中心とした半径ｒの円と半径Ｒの円によって囲まれる
グランド層の部分が、すべてグランド層を構成する物質
によって構成することによっても得られる。
第１３図は本発明の第６の実施例を示している。
第５実施例の所で述べたように、スルーホールとグラン
ド層または電源層との接続方法において、従来のサーマ
ルランドを用いる方法だと、スルーホールランド部とグ
ランド層または電源層の間の熱の伝導が妨げられる。そ
こで第５実施例の如くサーマルランドレスで行うと、今
度はスルーホール部からグランドまたは電源層に熱が逃
げすぎて、部品のハンダ付けが困難になる場合がある。
そこで、熱抵抗を小さくしつつ、ハンダ付けを容易にす
るため、第１３図に示すようにスルーホール１５３を従
来例よりも小さな切欠き１５４でグランド層１５６から
切り離す。これにより、高発熱チップからグランドピン
を伝ってきた熱を従来よりもすみやかにグランド内層に
伝えることができる上、ハンダ付けを第５実施例よりも
容易に行うことができる。その上、接続部の電気抵抗は
従来例よりも小さいので、従来よりも良好にグランド電
位をグランドピンに供給することができる。
電源層とスルーホールの接続も第１３図に示すグランド
層の場合と全く同様に行う。効果も同様である。
切欠き部の面積は必ずしも第１３図に示す如くでなくて
もよく、接続部の熱抵抗が第５図に示す従来例よりも小
さく、第６図に示す第５実施例よりも大きければよい。
すなわち、任意のスルーホールＡの半径をｒ、スルーホ
ールＡの中心とこれに最も近接するスルーホールＢの中
心との距離を２Ｒとしたとき、スルーホールＡの中心を
中心とした半径ｒの円と、半径Ｒの円によって囲まれる
電源層の領域の面積をＳｏ、この領域内で電源層を構成
する物質が占める面積を８１とした時、ているスルーホ
ールのうち、任意のスルーホールＣの半径をｒ′、スル
ーホールＣの中心と、これに最も近接するスルーホール
Ｄの中心との距離を２Ｒ’　としたとき、スルーホール
Ｃの中心を中心とした半径ｒ′の円と半径Ｒ′の円によ
って囲まれるグランド層の領域の面積をＳｏ　　この領
域内でグランド層を構成する物質が占める面積をＳ工Ｏ 以上により、高発熱チップからグランドピン。
電源ピンを伝ってきた熱は従来例よりすみやかにグラン
ド層、電源層に伝わり、またグランド層または電源層に
伝わった熱の一部は両層よりも低温のチップのグランド
ピン、電源ピンを伝わって、該低温チップおよびピン表
面で冷却されるので発熱チップを効果的に冷却できる上
、電気的にも良好な接続が得られる。加えて、ハンダ付
けも第５実施例よりも容易にできる。
第１〜第６実施例では、グランドピン、電源ピンを通し
て冷却を行ってきたが、本発明の第７の実施例において
はグランドピンはグランド層に、電源ピンは電源層に接
続した上、電子回路チップの内部回路と電気的に絶縁さ
れているピンまたは使用していない入力ピンまたは高イ
ンピーダンスになっている出力ピンをグランド層または
電源層のうち適切な方に熱抵抗が小さくなる方法で接続
する。この時の接続方法は実施例５または６の方法によ
ってもよい。
第７の実施例においては、高発熱チップから出た熱の一
部は、グランドピン、電源ピンおよび電子回路チップの
内部回路と電気的に絶縁されているピンまたは使用して
いない入力ピンまたは高インピーダンスになっている出
力ピンを伝ってグランド層または電源層に伝導され、チ
ップは冷却される。本例は、グランドピン、電源ピンの
みを各グランド層、電源層に接続した場合に比べ、チッ
プとグランド層、電源層を結ぶ伝熱経路が多いので、よ
り効果的に冷却を行うことができる。
また、ピンに限らず熱伝導性の良い材料の一部を高発熱
電子回路チップに内部回路から電気的に絶縁して取り付
け、該材料の他の一部をスルーホール等に通してグラン
ド層または電源層に接続することによっても、同様の冷
却効果が得られる。
第７図は本発明の第８実施例を示している。電子回路チ
ップ５７の信号ピン５６はスルーホール５２に通されて
いて、ハンダ５３によって配線層４８．５１に接続され
ている。グランド層４９、電源層５０は絶縁層５１８に
よって、互いにそして配線層４８．５１と絶縁されてい
る。また、グランド層４９は電気的には絶縁性であるが
、熱伝導性は良い材料５４によってスルーホール５２に
接続されている。さらに、電源層５０は電気的には絶縁
性であるが、熱伝導性は良い材料５５によってスルーホ
ール５２に接続されている。また、図示していないが、
電源ピン、グランドピンは伝熱抵抗が低い方法で各電源
層、グランド層に接続されており、さらに必要に応じて
第７実施例のように内部電子回路と電気的に絶縁してい
るピン、使用していない入力ピン、高インピーダンス状
態の出力ピンをグランド層または電源層のうち適切な方
に熱抵抗が小さくなる方法で接続してもよい。
以上のような電子基板においては、所定の信号は信号ピ
ン５６と配線層４８．５１の間を伝わるが、グランド層
４９、電源層５０とは電気的に絶縁されているため、こ
れらの層には伝わらず、逆に、これらの層からも伝わら
ない。しかし、ピン５６とグランド層４９、電源層５０
の間の熱抵抗は小さいため、電子回路チップ５７が高発
熱チップであった場合、チップ５７から出た熱の一部は
ピン５６を伝わって電気絶縁性がありかつ熱の良導体５
４．５５を伝わってグランド層４９、電源層５０に伝わ
り、チップは冷却される。また、電子回路チップ５７が
低発熱チップであった場合には、高発熱チップから出て
グランド層、電源層を通ってきた熱が、電気絶縁かつ熱
良導体５４゜５５を通ってピン５６に伝わり、チップ５
７および信号ピン５６の表面から放出される。いずれの
場合も、電子基板全体をみた時チップの冷却に寄与して
いる。第８実施例においては、グランドピン、電源ピン
さらに必要によっては内部電子回路と電気的に絶縁して
いるピン、使用していない入力ピン、高インピーダンス
状態の出力ピンが伝熱径路となるのはもとより信号ピン
までも熱の径路として用いているため、これを実施しな
い他の場合に比べて、チップと電子基板のグランド層、
電源層との熱抵抗を小さくすることができ、チップ冷却
に有効である。電源層が４９、グランド層が５０になっ
た時も全く同様に本方法を用いればチップ冷却に有効で
ある。
信号ピンとグランド層、電源層間を電気的に絶縁しつつ
、熱伝導が良好に行われるように接続する方法としては
、第８実施例に示した方法の他に、第８図に示す第９実
施例の方法がある。第８図において、グランド層５９、
電源層６０は絶縁層５１９によって互いに、そして配線
層５８．６１と絶縁されており、また電気的には絶縁性
であるが熱伝導性は良い材料５０５，６４．６８によっ
て各信号ピン５０７，６６．７１と電気的には絶縁され
ているが、熱は互いによく伝導する。配線層５８．６１
上にランド部５１６，６２，６７゜５１７．６５．７０
があり、ランド部５１６゜５１７はハンダ５０４，５０
６によって信号ピン５０７に接続されている。ランド部
６２はハンダ６３によって信号ピン６６に接続されてい
る。ランド部７０はハンダ６９によって信号ピン７１に
接続されている。また、図示していないが、グランドピ
ン、電源ピンは各該当層に熱抵抗が小さくなる方法で接
続されており、さらに必要に応じて第７実施例のように
内部電子回路と電気的に絶縁しているピン、使用してい
ない入力ピン、高インピーダンス状態の出力ピンをグラ
ンド層または電源層のうち適切な方に熱抵抗が小さくな
る方法で接続してもよい。
以上のように構成した電子基板において、グランドピン
、電源ピンさらに、必要によっては内部電子回路と電気
的に絶縁しているピン、使用していない入力ピン、高イ
ンピーダンス状態の出力ピンが伝熱径路となるのはもと
より、信号ピンまでもが伝熱径路となるため、電子回路
チップ７２とグランド層５９、電源層６０の間の熱伝導
が第８実施例と同様に、良好に行われる。従って、本電
子基板は電子回路チップを冷却するのに効果的である。
なお、信号ピンとグランド層、電源層を接続する方法と
しては、第８図に示す信号ピン５０７゜６６．７１の場
合のいずれの方法を採用してもよいし、それらを組み合
わせて用いてもよい。また、電源層が５９．グランド層
が６０になった場合でも、全く同様に本方法を用いれば
、チップの冷却に有効である。
第１２図は本発明の第１０実施例を示している。
第１２図において、グランド層１３７，１４０、電源層
１３８は絶縁層１５２によって互いに、そして配線層１
３６，１３９，１４１から絶縁されている。また、グラ
ンド層１３７，１４０．電源層１３８はスルーホール１
４３と、電気的に絶縁性でかつ熱伝導性の良い材料１４
６，１４７゜１４８によって電気的には絶縁されている
が、熱は互いに良く伝導するようになっている。また、
信号ピン１５０はスルーホール１４３を通っており、ハ
ンダ１４９によって、ランド部１４２゜１４４．１４５
と接続されている。また、図示していないが、グランド
ピン、電源ピンは各該当層に熱抵抗が小さくなる方法で
接続されており、必要に応じて第７実施例のように内部
電子回路と電気的に絶縁しているピン、使用していない
入力ピン、高インピーダンス状態の出力ピンをグランド
層または電源層のうち適切な方に熱抵抗が小さくなる方
法で接続してもよい。
以上のような配線板においては、グランドピン、電源ピ
ンさらに、必要によっては、内部電子回路と電気的に絶
縁しているピン、使用していない入力ピン、高インピー
ダンス状態の出力ピンが伝熱径路となるのはもとより、
信号ピンまでもが伝熱径路となるため、電子回路チップ
１５１とグランド層１３７，１４０、電源層１３８の間
の熱伝導が第８実施例と同様に、良好に行われる。従っ
て、本電子基板は電子回路チップを冷却するのに効果的
である。
また、第８実施例では内層に配線層のある場合の例を示
していなかったが、本実施例においては内層に配線層が
ある場合に信号ピンとグランド層。
電源層との間を電気的には絶縁したまま熱伝導がｔ４１
） 良好に行われるように接続する方法を示した。これと同
様の手法を用いることによって、第１２図よりも配線層
、グランド層、電源層が増えても、また層構成の順序が
変っても、信号ピンと電源層。
グランド層を電気的に絶縁しながら、互いに良好に熱伝
導できるように接続することができ、電子回路チップの
冷却に有効な電子基板を得ることができる。
第１６図は本発明の第１１実施例を示している。
第１６図において、グランド層１８４，１８７、電源層
１８５、および配線層１８３，１８６゜１８８は絶縁層
１９９によって互いに絶縁されている。また、電子回路
チップ１９７の信号ピン１９８はハンダ１９４，１９５
，１９６により各配線層１８３，１８６，１８８上のラ
ンド１８９〜１９１に接続されており、また、電子基板
のグランド層１８４，１８７、電源層１８５は信号ピン
１９８と、電気絶縁性にすぐれかつ熱伝導性の良い材料
１９２，１９３によって、電気的には絶縁されているが
、熱はお互いよく伝わるようになつている。また、図示
していないが、グランドピン、電源ピンは各該当層に熱
抵抗が小さくなる方法で接続されており、必要に応じて
第７実施例のように内部電子回路と電気的に絶縁してい
るピン、使用していない入力ピン、高インピーダンス状
態の出力ピンをグランド層または電源層のうち適切な方
に、熱抵抗が小さくなる方法で接続してもよし１゜ 以上のような電子基板においては、グランドピン、電源
ピン、さらに必要によっては内部電子回路と電気的に絶
縁しているピン、使用していない入力ピン、高インピー
ダンス状態の出力ピンが伝熱径路となるのはもとより、
信号ピンまでもが伝熱径路となるため、電子回路チップ
１９７とグランド層１８４，１８７、電源層１８５の間
の熱伝導が第９実施例と同様に良好に行われる。従って
、本電子基板は電子回路チップを冷却するのに効果的で
ある。
また、第９実施例では内層に配線層のある場合の例を示
していなかったが、本実施例においては。
内層に配線層がある場合に信号ピンとグランド層。
電源層の間を電気的には絶縁したまま、熱伝導が良好に
行われるように接続する方法を示した。
これと同様の手法を用いることによって、第１６図より
も配線層、グランド層、電源層が増えても、また層構成
の順序が変っても、信号ピンと電源層、グランド層を電
気的には絶縁しながら、互いに良好に熱伝導できるよう
に接続することができ、電子回路チップの冷却に有効な
電子基板を得ることができる。
第９図は本発明の第１２の実施例を示している。
第１２実施例は第９図に示す如くコネクター７３〜８２
、ＺＩＰ型メ子メモリ８３〜８６発熱電子回路チップ８
７〜１０５，５０３、および図示していない低発熱電子
回路チップを電子基板１０６上に配することにより構成
される。
このような電子基板を冷却するため、ファン等で冷却用
流体、例えば空気を第９図の右方向（コネクター７６〜
７８側）から左方向（コネクター８２側）へ流す。一般
に電子基板を複数組込むシステムにおいては信号の遅延
、ノイズの混入を防ぐため、信号線を短くしたい上、シ
ステムをコンパクトにしたいため等の理由によってでき
るだけ基板の実装密度を上げる。第９図に示すような電
子基板を高密度実装した場合、第１４図に示すような状
態となり、矢印方向に流体を流した場合、コネクター１
５７，１５８，１５９と隣接する電子基板とのすき間は
、隣接する電子基板間の距離に比べ小さいので、流体の
この部分における通過抵抗は大きくなる。従って流体は
第１４図中のＢ。
Ｄ、Ｆ部に絞られ、Ｂ、Ｄ、Ｆ部を通過する流体の速さ
は、絞られる前に比べ速くなる。第１４図に示す電子基
板１０６における流体の流れの概略を示したものが第１
０図である。第１０図において、コネクター７３〜８２
、ＺＩＰ型メ子メモリ８３〜８６子基板１０６の部品面
表面からの高さが高く隣接する電子基板との間隔が小さ
くなっている。従って、コネクター７３〜８２．ＺＩＰ
型メ子メモリ８３〜８６体の流れの障害物として作用す
る。その結果、電子基板１０６の部品面上では第１０図
に矢印で示すような流体の流れとなっている。そこで、
このような電子基板上に高発熱電子回路チップ８７〜１
０５，５０３を配置する際には、第９図に示す如く配す
る。また、図示していないが、低発熱チップは、第９図
において、高発熱チップを配した残りのスペースに配す
る。
以上のように実装を行った電子基板においては、チップ
９３〜９６はコネクター７６と７７間の領域りに絞られ
流速の増した流体にあたり、チップ９９〜１０２はコネ
クター７７と７８の間の領域Ｂに絞られ流速の増した流
体にあたる。一般に発熱体を流体により冷却する場合、
流体の流速が大きいほど熱伝達率が向上し、冷却の効果
が増すため、これらのチップは、コネクター７６〜７８
によって流体を絞らない場合に比べて、より効果的に冷
却される。
また、高発熱チップ８９〜９１，５０３の配置されてい
る位置においては、領域Ｄ、領域Ｆを通過した流体がぶ
つかり、乱れが生じている。従って、この位置において
はチップ表面と流体との間の熱伝達は乱流熱伝達の状態
となり、乱れが生じない場合に比べて、熱伝達率は著し
く向上するためチップはより効果的に冷却される。
また、高発熱チップ８７．８８はＺＩＰ型メ子メモリ８
３４間に絞られ、流速の増した流体にあたり、高発熱チ
ップ９２はＺＩＰ型メ子メモリ８４５間に絞られ、流速
の増した流体にあたる。高発熱チップ９７．９８はＺＩ
Ｐ型メセメモリ８５６の間に絞られ、流速の増した流体
にあたり、高発熱チップ１０３〜１０５はＺＩＰ型メ子
メモリ８６ネクター７９〜８１の間に絞られ、流速の増
した流体にあたる。従って、高発熱チップ８７．８８，
９２，９７，９８，１０３〜１０５はいずれもコネクタ
ーまたはＺＩＰ型メモリを第９図の如く配さない場合に
比べ、速い流速の流体にあたるため、より効果的に冷却
される。
以上、第９図に示す本発明の第１２実施例においては、
電子基板上に必ず配置しなければならないコネクターや
ＺＩＰ型メモリ等の流体の流れの障害物をむしろ積極的
に利用して、これらによる絞りによって流速の増した冷
却用流体や、これらによって生じた冷却用流体の乱れに
よって効果的にチップを冷却することができる。また、
チップを実装した基板はチップを実装していない基板に
比べ表面積が増していること、またチップ自体によって
流体の流れに乱れが生じていることも効果的冷却に寄与
している。
尚、流体の流れを制御する障害物としてはコネクター、
ＺＩＰ型メモリに限らず、この他、本来基板上に配さね
ばならない部品やその他何を利用してもよい。
はた、冷却用流体は絶縁性の気体であってもよいし、絶
縁性の液体であってもよい。冷却用流体が液体である場
合には、基板を該液体中に浸漬させてもよい。
第１１図は本発明の第１３実施例を示している。
第１１図において、電子基板１０７〜１０９は各、コネ
クター１１８，１１９，１２０によってマザーボード１
２１に接続されている。また、電子基板１０７のグラン
ド層は伝導板１１０，１１４によって伝導板１１３，１
１７に接続されており、電子基板１０７の電源層は伝導
板５１１によって伝導板５１０にまた別の伝導板により
伝導板５１５に接続されている。電子基板１０８のグラ
ンド層は伝導板１１１．１・１５によって伝導板１１３
゜１１７に接続されており、電子基板１０８の電源層は
伝導板５１２によって伝導板５１０にまた別の伝導板に
より伝導板５１５に接続されている。
電子基板１０９のグランド層は伝導板１１２゜１１６に
よって伝導板１１３，１１７に接続されており、電子基
板１０９の電源層は伝導板５１３゜５１４によって伝導
板５１０，５１５に接続されている。ここで、全ての伝
導板は電気および熱の良導体で構成されており、伝導板
との接続は電気抵抗および熱抵抗が小さくなるように行
う。マザーボード１２１のグランド層は伝導板１２７゜
１２８．１２９、その他の伝導板によってグランド板１
２２に接続され、マザーボード１２１の電源層は伝導板
１３０，１３１，１３２、その他の伝導板によって、電
源板１２３に接続されている。
ここで、グランド板１２２、および電源板１２３は電気
および熱の良導体で構成されている。伝導板１１３，１
１７は伝導板１２４，１２５によってグランド板１２２
に接続されており、伝導板５１０．５１５は伝導板５０
８，５０９によって電源板１２３に接続されている。ま
た、冷却のための流体は第１１図中に矢印で示しである
如く、紙面手前から奥へと流す。また、各電子基板の上
には高発熱チップ１２６がいくつか実装されている。
各電子基板は第１〜第１２実施例に示した構造のうちの
いずれかまたはその組合せを採用している。
以上のような構造をもつシステムにおいて、電子基板１
０９上に実装された電子回路チップから発生した熱は、
以下の径路をたどって冷却される。
（ａ）該発熱チップ表面に伝導し、チップ表面に流れる
流体によって冷却される。
（ｂ）該発熱チップから出ているピンに伝わりピン表面
で冷却される。
（Ｃ）発熱チップから該チップのピンのうちグランド層
または電源層に熱抵抗が小さい方法で接続されているピ
ンを通じて内層グランド層、電源層に伝わり、これを通
してこの両層よりも低温の低発熱チップの表面に伝わり
、チップ表面およびこの低発熱チップのピン表面で冷却
される。
（ｄ）発熱チップから該チップのピンのうちグランド層
または電源層に熱抵抗が小さい方法で接続されているピ
ンを通じて内層グランド層、電源層に伝わってさらにこ
こを通じて、電子基板全体に伝わり、次第に電子基板表
面に伝わって、表面冷却される。
（ｅ）発熱チップから内層グランド層に伝わり、伝導板
１１２，１１６を伝わって伝導板１１３゜１１７に伝わ
り、さらに伝導板１２４，１２５を伝わって、グランド
板１２２に伝わる。この経路を伝わる熱は各伝導板の表
面およびグランド板１２２の表面で冷却される。
また、内層グランド層に伝わった熱の一部は、コネクタ
ー１２０を通じてマザーボード１２１（５工） に伝わり、さらに伝導板１２７〜１２９、その他の伝導
板を通じて、グランド板１２２に伝わる。この経路を伝
わる熱は、各伝導板の表面。
マザーボード表面およびグランド板表面において冷却さ
れる。また、マザーボードよりも低温の電子基板（ドー
ターボード）があれば、そこにもマザーボードから熱が
伝わりここに伝わった熱はドーターボード内で冷却され
る。
（ｆ）発熱チップから内層電源層に伝わり、伝導板５１
３．５１４を伝わって伝導板５１０，５１５に伝わり、
さらに伝導板５０８，５０９を伝わって電源板１２３に
伝わる。この径路を伝わる熱は各伝導板の表面および電
源板１２３の表面で冷却される。
また、内層電源層に伝わった熱の一部は、コネクター１
２０を通じてマザーボード１２１に伝わり、さらに伝導
板１３０〜１３２、その他の伝導板を通じて、電源板１
２３に伝わる。この経路を伝わる熱は各伝導板の表面、
マザーボード表面、および電源板表面において冷却され
（５２ン る。また、マザーボードより低温のドーターボードがあ
れば、そこにもマザーボードから熱が伝わりここに伝わ
った熱はドーターボード内で冷却される。
（ｇ）この他、各チップ、ピン伝導板、電子基板。
マザーボード、電源板、グランド板からの輻射。
対流による冷却効果もある。
以上により、電子基板１０９上に電子回路チップを冷却
することができる。また、電子基板１０７゜１０８上の
電子回路チップについても同様の方法にて冷却できる。
また、第１１図に示すシステムにおいては、マザーボー
ド１２１に電源を供給するに際し、電源ユニットから電
源板１２３、グランド板１２２を介して、マザーボード
の電源層、グランド層に供給されている。ここで、電源
板１２３．グランド板１２２上で各、システム全体の基
準となる電源電位、グランド層に供給されている。ここ
で、電源板１２３．グランド板１２２上で各、システム
全体の基準となる電源電位、グランド電位を安定化させ
ることができるので、マザーボード１２１゜ドーターボ
ードたる基板１０７〜１０９上に電源電位、グランド電
位を安定させることができる。
また、マザーボード１２１にも第１〜第４の実施例に示
した構造を採用している。従って、マザーボード１２１
においてもドーターボードたる基板１０７〜１０９同様
、電源層、グランド層を多層に設けたことにより、電源
層、グランド層そのもののインピーダンスを小さくでき
、高周波成分を多く含む動作に対する電源電位、グラン
ド電位の変動を基板内で小さく抑えることができる。
また、マザーボード１２１においてもドーターボードた
る基板１０７〜１０９同様、発熱チップ。
高温のコネクターピンからの熱が、主に内層のグランド
層、電源層を伝わって基板全体に広がるため、基板の温
度を均一化することができる。
第１１図ではマザーボード１２１に接続されているドー
ターボードは基板１０７〜１０９の３枚であるが、ドー
ターボード数がこれより増えても、上記と全く同様の効
果がある。
また、マザーボード１２１とグランド板１２２を結小径
路、およびマザーボード１２１と電源板１２３を結ぶ径
路をできるだけ短くした方が、チップの冷却および電子
基板上にグランド電位、電源電位、信号の安定化に効果
的である。
また、グランド板１２２、電源板１２３は本例ではマザ
ーボード１２１の下側に配置しているが、上記条件を満
たす限り、どこに何枚配してもよい。
さらに、グランド板１２２．電源板１２３の表面に凸凹
あるいはフィン等を設けてもよく、この時、チップの冷
却がより効果的に行われる。
また、第１１図においては、各電子基板のグランド層と
グランド板１２２を伝導板１１０〜１１７゜１２４．１
２５によって接続し、各電子基板の電源層と電源板１２
３を伝導板５１０〜５１５゜５０８．５０９、その他の
伝導板によって接続しているが、必ずしもグランド層、
電源層ともに各。
グランド板１２２．電源板１２３に接続する必要はなく
、グランド層とグランド板１２２のみを接続してもよく
、また電源層と電源板１２３のみを接続してもよい。
また、伝導板の位置は必ずしも第１１図と同じである必
要はなく、必要に応じて適切な位置に適当な数を配置し
てよい。また、本電子基板装置のマザーボード、ドータ
ーボードを本発明の電子基板、実装電子基板を用いて構
成すれば、ここで述べた効果はより効果的になる。
第３図を用いて、本発明の第１４実施例について説明す
る。本実施例の電子基板は配線層２３゜２６．２８グラ
ンド層２４，２７、電源層２５および絶縁層５０１から
成っている。ここで、絶縁層５０１は電気絶縁性にすぐ
れかつエポキシ樹脂より熱伝導性が良好な材料（例えば
セラミックス）または構造から成っている。はだ、配線
層２３側が部品面側であり、配線層２８側が牛用面であ
る。
本実施例における電子基板に実装される電子回路チップ
およびチップから出ているグランドピン。
電源ピン、および信号ピンと本実施例における電子基板
との接続状況を示したものが、第１５図である。
第１５図において、電子回路チップ１７５の信号ピン１
７０の通るスルーホール５２０は各配線層、２３，２６
．２８にあるランド部１６７〜１６９につながっている
。また、絶縁層５０１とスルーホール５２０は隣接して
おり、両者間の熱伝導は良好に行われる。また、グラン
ド層２４゜２７、電源層２５と絶縁層５０１も隣接して
おり、両者間の熱伝導は良好に行われる。また、グラン
ド層２４．２７とスルーホール５２０は空間１７２゜１
７４によって絶縁されており、電源層２５とスルーホー
ル５２０は空間１７３によって絶縁されている。
グランドピン１６１の通るスルーホール１６３は各配線
層２３．２８上にあるランド部１７７゜１７８に電気的
に接続されている。絶縁層５０１とスルーホール１６３
は隣接しており、両者間の熱伝導は良好に行われる。ま
た、グランド層２４゜２７とスルーホール１６３は電気
的に接続されている。また、電源層２５とスルーホール
１６３は空間１６４によって絶縁されている。
／Ｅ’？） 電源ピン１６２の通るスルーホール１６５は各、配線層
２３．２８上にあるランド部１８０，１８１に電気的に
接続されている。また、電源層２５は電気的にスルーホ
ール１６５に接続されている。
絶縁層５０１はスルーホール１６５に隣接しており、両
者間の熱伝導は良好に行われる。グランド層２４．２７
とスルーホール１６５は空間１６６゜１７６によって絶
縁されている。
以上にように構成した電子基板において、基板に実装さ
れた電子回路チップ１７５から発生した熱は次のように
して冷却される。まず、発生した熱の一部は該チップ１
７５表面へと伝わり、そこで冷却される。残りの熱は、
信号ピン１７０．グランドピン１６１．電源ピン１６２
を伝わる。ここで、一部の熱はピン表面で冷却される。
ピン１７０を伝わった熱はハンダ１７１．スルーホール
５２０を伝わって、絶縁層５０１に伝わる。ここで、絶
縁層５０１は電気の絶縁体であるが、熱の良導体である
ので、スルーホール５２０と絶縁層５０１の間の熱抵抗
は絶縁層５０１が熱の不良導体である場合に比べて小さ
く、両者間の熱伝導は良好に行われる。
ピン１６１を伝わった熱はハンダ１７９．スルーホール
１６３を伝わって電気的に接続されているグランド層２
４．２７に伝わり、また隣接している絶縁層５０１にも
伝わる。ここで、絶縁層５０１は電気の絶縁体であるが
、熱の良導体であるので、スルーホール１６３と絶縁層
５０１の間の熱抵抗は、絶縁層５０１が熱の不良導体で
ある場合に比べて小さく、両者間の熱伝導は良好に行わ
れる。
ピン１６２を伝わった熱は、ハンダ１８２．スルーホー
ル１６５を伝わって、接続されている電源層２５に伝わ
り、また隣接している絶縁層５０１にも伝わる。
ここで絶縁層５０１は電気の絶縁体であるが、熱の良導
体であるので、スルーホール１６５と絶縁層５０１の間
の熱抵抗は、絶縁層５０１が熱の不良導体である場合に
比べて小さく、両者間の熱伝導は良好に行われる。
以上のようにして、グランド層２４，２７、電源層２５
、絶縁層５０１に伝わった熱は、次の径路のいずれかに
よって冷却される。
まず、第１にグランド層２４，２７、電源層２５、絶縁
層５０１から電子基板の厚み方向に熱が伝わり、電子基
板表面に達して、そこで冷却される。ここで絶縁層５０
１は熱の良導体であるので、絶縁層に熱の不良導体を用
いた場合に比べてすみやかに熱が基板表面に伝わるため
、より良好に冷却される。
第２に、グランド層２４，２７、電源層２５゜絶縁層５
０１よりも低い温度のグランドピン、電源ピン、信号ピ
ンを伝わって、該ピンの表面および該ピンをもつチップ
の表面にて冷却される。ここで、絶縁層５０１が熱の不
良導体である場合は、熱のグランド層、電源層を伝わり
グランドピン。
電源ピンを伝わってチップ表面に至る径路が主であるが
、本実施例では絶縁層５０１の熱の良導体を用いている
ので、上記径路のばか絶縁層を伝わってグランドピン、
電源ピンを伝わってチップ表面に至る径路、絶縁層を伝
わって信号ピンを伝わりチップ表面に至る径路があり、
径路が増した分だけ熱伝導が促進されより良好に冷却さ
れる。
第３に、グランド層、電源層、絶縁層を伝わって、これ
らの層の先に設けられた冷却設備において冷却される。
ここで、絶縁層５０１が熱の不良導体である場合に比べ
て、本実施例の方が絶縁層５０１を通って先の冷却設備
に達する熱量が多く、発熱チップの冷却により有効であ
る。
また、グランド層、電源層を第１５図に示す如く多層に
配しであるため、クロストークによるノイズを低減する
効果は第３実施例と同様であり、その効果をより顕著に
する方法も同様である。
また、グランド層、電源層を第１５図に示す如く多層に
配すると、多層にわたるグランド層、電源層全体と同じ
厚みのグランド層、電源層を一層ずつにした場合に比べ
て、基板表面から近い場所に熱の良導体であるグランド
層、電源層を多く配することができるので、基板表面で
の冷却に有利である。これは絶縁層５０１が熱の不良導
体である場合についても同様である。
また、電源層、グランド層を多層に設けたことにより、
電源層、グランド層のインピーダンスを小さくでき、高
周波動作に対する電源電位、グランド電位の変動を基板
内で小さく抑えることができる。
また、本実施例においては、発熱する電子回路チップ１
７５からの熱が内層のグランド層２４゜２７、電源層２
５はもちろん、熱伝導性のよい絶縁層５０１をも伝わっ
て基板全体に広がるため、絶縁層５０１が熱の不良導体
である場合に比べて、より効果的に基板の温度の均一化
を図ることができる。
また、ここでは、領域１７２〜１７４，１６４゜１６６
．１７６は空間であったが、この部分も、電気的絶縁性
にすぐれかつ熱の良導体である材料または構造で構成し
てもよい。このような構造においてはこの部分も熱の伝
導に寄与できるようになるので、上記効果がより効果的
にあられれる。
また、第３図の例は本発明を６層板で構成する場合の一
実施例であって、配線層の絶縁層を介した隣りにグラン
ド層または電源層を設けており、しかも絶縁層が電気的
な絶縁性をもちかつ熱の良導性をもつ材料または構造か
ら成っているならば、第３図に示した層構成とは順序が
異っていてもまた層数が第３図と異なっていても、本発
明の電子基板を構成したことになる。
例えば、第１図において絶縁層５が電気的な絶縁性をも
ちかつ熱の良導性をもつ材料または構造から成っている
ならば、本発明を４層板で構成した一実施例となり、第
２図において絶縁層５００が電気的な絶縁性をもちかつ
熱の良導性をもつ材料または構造から成っているならば
、本発明を８層板で構成した一実施例となる。また、第
４図において、絶縁層５０２が電気的な絶縁性をもちか
つ熱の良導性をもつ材料または構造から成っているなら
ば、本発明を１２層板で構成した一実施例となる。これ
らの効果は第１４実施例と同様である。
実施例１〜１４のいずれかまたはそのうちいくつかを組
合わせた電子基板を予め加熱しておいて、その後、部品
のハンダ付けを行う実装方法が本発明の第１５実施例で
ある。
このような電子基板を本方式を用いずに、予熱しないま
ま部品のハンダ付けを行おうとすると、グランド層、電
源層等の熱伝導性の良い層に熱抵抗が低くなるような方
法で接続されたスルーホールに加わった熱はすぐにグラ
ンド層、電源層等の熱伝導性のよい層に逃げてしまって
ハンダ付けが良好に行われないが、本方式を用いると、
予めグランド層、電源層等の熱伝導性の良い層は加熱さ
れて温度が高くなっているから、該スルーホールに加わ
った熱はグランド層、電源層等の熱伝導性の良い層に逃
げにくくなって、ハンダ付けを良好に行うことができる
。
実施例１〜１４のいずれかまたはそのうちのいくつかを
組合わせた電子基板に部品を実装するに際し、予めＩＣ
，ＬＳＩ等用のソケットを該電子基板に組込み、第１５
実施例の如くこの電子基板を予め加熱した後にハンダ付
けを行ない、十分冷却した後にＩＣ，ＬＳＩ等をソケッ
トにはめ込む実装方法が、本発明の第１６の実施例であ
る。
このような電子基板において第１５実施例のような方法
で部品の実装を行つ・た場合、予熱時間が長いかまたは
予熱温度が高いと組み込んだＩＣまたはＬＳＩ等が故障
し、正常動作しなくなる可能性がある。
そこで、本方法を用いれば、ＩＣまたはＬＳＩを高温に
さらすことなく部品の実装を行うことができる。
〔発明の効果〕 本発明の電子基板によれば、電子基板内部に設けたグラ
ンド層、電源層によって熱をその先に設けられた冷却部
に伝導することができる。
また、配線層に絶縁層を介して隣接する層には、グラン
ド層または電源層を配することにより、この配線層にお
ける配線のインピーダンスを小さくできるので、この配
線層上を平行に走る配線間の静電結合によるクロストー
クによるノイズを低減できる。
本発明の電子基板装置によれば、電源ユニットから電源
板、グランド板を介して、マザーボードに電源が供給さ
れており、電源板、グランド板上で各、システム全体の
基準となる電源電位、グランド電位を安定化させること
ができるので、マザーボード、ドーターボード上の電源
電位、グランド電位を安定させることができる。
また、マザーボード、ドーターボードの各電子基板にお
いては、電源層、グランド層を多層に設けたことにより
、電源層、グランド層そのもののインピーダンスを小さ
くでき、高周波成分を多く含む動作に対する電源電位、
グランド電位の変動を基板内で小さく抑えることができ
る。
さらに本発明の他の実装電子基板によれば、発熱する電
子回路チップからの熱が、内層のグランド層、電源層等
の熱伝導性のよい層を伝わって基板全体に広がる上、高
発熱チップは冷却用流体の流速を速めた場所、冷却用流
体に乱れを発生させた場所に配し、他の低発熱チップに
比べ、より効果的に冷却しているため、基板の温度を均
一化することかできる。
本発明の電子基板の実装方法によれば、グランド層電源
層等の熱伝導率のよい層に熱抵抗の小さい方法で接続さ
れたスルーホールを通る電子回路チップのピンを該スル
ーホールにハンダ付けする際に、グランド層、電源層等
の熱伝導性のよい層を予め加熱しておくので、これらの
層とハンダの融点との温度差が小さくなって、ハンダ付
けの際に該スルーホールから熱を逃げにくくすることが
できるので良好にハンダ付けを行うことができる。
【図面の簡単な説明】
第１図は本発明の第１実施例を示す断面図、第２図は本
発明の第２実施例を示す断面図、第３図は本発明の第３
参か参葉十→実施例を示す断面図、第４図は本発明は本
発明の第４実施例を示す断面図である。第５図は従来技
術によるサーマルランドを示す図、第６図は本発明の第
５実施例を示す図、第７図は本発明の第８実施例を示す
断面図、第８図は本発明の第９実施例を示す断面図、第
９図、第１０図および第１４図は本発明の第１２実流側
を示す図、第１１図は本発明の第１３実施例を示す図、
第１２図は本発明の第１０実施例を示す断面図、第１３
図は本発明の第６実施例を示す５・・・絶縁層、９・・
・グランドピン、１０・・・信号ピン、１１・・・電源
ピン、１．３，１５，１８．２０・・・配線層、１４．
１９・・・グランド層、１６．１７・・・電源層、２１
．２２・・・配線、２３，２６，２８・・・配線層、２
４．２７・・・グランド層、２５・・・電源層、２９．
３３，３８，４０・・・配線層、３０，３２゜３４．３
７．３９・・・グランド層、３１，３５゜３６・・・電
源層、４１．４６・・・スルーホール、４２・・・切欠
部、４３・・・チャネル部、４４・・・ランド部、４５
．４７・・・グランド層、４８．５１・・・配線層、４
９・・・グランド層、５０・・・電源層、５６・・・信
号ピン、５８．６１・・・ｎ己線層、５９・・・グラン
ド層、６０・・・電源層、６６．７１，５０７・・・信
号ピン、７３〜８２・・・コネクター、８３〜８６・・
・ＺＩＰ・・・メモリ、８７〜１０５・・・高発熱電子
回路チップ、１０７〜１０９・・・電子基板、１１０〜
１１７・・・伝導板、１２１・・・マザーボード、１２
２・・・グランド板、１２３・・・電源板、１２４，１
２５，１２７〜１３２・・・伝導板、１３６，１３９，
１４１・・・配線層、１３７，１４０・・・グランド層
、１３８・・・電源層、１５０・・・信号ピン、１５２
・・・絶縁層、１５３・・・スルーホール、１５６・・
・グランド層、１５７〜１５９・・・コネクター　１６
１・・・グランドピン、１６２・・・電源ピン、１７ｏ
・・・信号ピン、１８３゜１８６．１８８・・・配線層
、１８４，１８７・・・グランド層、１８５・・・電源
層、５００〜５０２・・・絶縁層、５０３・・・高発熱
電子回路チップ、５０８〜５１５・・・伝導板。 ／８３．１８６．／絽 １Ｂ４　、／８’／ １８．５ ／８９〜／９１ ／’？２．１９３ ／’？４〜／？６　　へンタパ ／９８　　信号ピン ／９９　　絆ｌ休４

Claims (21)

    【特許請求の範囲】
  1. １．　配線層，グランド層，電源層がそれぞれの層の間
    に絶縁層を介して多層に配置されている電子基板におい
    て、前記配線層は両側に前記グランド層又は前記電源層
    が配置されている層を含めて複数層配されていることを
    特徴とする電子基板。
  2. ２．　請求項１記載の電子基板において、前記電源層を
    複数層有することを特徴とする電子基板。
  3. ３．　請求項１記載の電子基板において、前記グランド
    層を複数層有することを特徴とする電子基板。
  4. ４．　請求項２記載の電子基板において、前記電源層の
    少なくとも一層の厚さは前記配線層の厚さよりも大きい
    ことを特徴とする電子基板。
  5. ５．　請求項３記載の電子基板において、前記グランド
    層の少なくとも一層の厚さは前記配線層の厚さよりも大
    きいことを特徴とする電子基板。
  6. ６．　配線層，グランド層，電源層がそれぞれの層の間
    に絶縁層を介して多層に配置されている電子基板におい
    て、前記配線層を複数層有し、前記電源層と前記グラン
    ド層の数の和は前記配線層の数よりも多いことを特徴と
    する電子基板。
  7. ７．　配線層，グランド層，電源層がそれぞれの層の間
    に絶縁層を介して多層に配置されている電子基板におい
    て、前記配線層を複数層有し、前記電源層または前記グ
    ランド層を複数層有していることを特徴とする電子基板
    。
  8. ８．　請求項６または請求項７記載の電子基板において
    、前記配線層の１つは両側に前記グランド層または配線
    層が配置されていることを特徴とする電子基板。
  9. ９．　配線層，グランド層，電源層がそれぞれの層の間
    に絶縁層を介して多層に配置されている電子基板におい
    て、前記グランド層又は前記電源層の厚さは前記配線層
    の厚さよりも大きいことを特徴とする電子基板。
  10. １０．　配線層，グランド層，電源層がそれぞれの層の
    間に絶縁層を介して多層に配置されている電子基板にお
    いて、前記電源層に形成されているあるスルーホールと
    他のスルーホールとの直線間は直接接続されていること
    を特徴とする電子基板。
  11. １１．　請求項１０記載の電子基板において、前記電源
    層に形成された各スルーホールの直線間は直接接続され
    ていることを特徴とする電子基板。
  12. １２．　配線層，グランド層，電源層がそれぞれの層の
    間に絶縁間を介して多層に配置されている電子基板にお
    いて、前記グランド層に形成されているあるスルーホー
    ルと他のスルーホールとの直線間は直接接続されている
    ことを特徴とする電子基板。
  13. １３．　請求項１２記載の電子基板において、前記グラ
    ンド層に形成された各スルーホールの直線間は直接接続
    されていることを特徴とする電子基板。
  14. １４．　請求項１ないし請求項１３のいずれか記載の電
    子基板において、前記配線層に配線された平行配線間の
    最小距離を前記配線層とそれに隣接する前記グランド層
    または前記電源層の距離よりも大きくしたことを特徴と
    する電子基板。
  15. １５．　請求項１ないし請求項１４のいずれか記載の電
    子基板の前記電源層の少なくとも１つに電子回路のチッ
    プの電源ピンが接続されていることを特徴とする実装電
    子基板。
  16. １６．　請求項１ないし請求項１４のいずれか記載の電
    子基板の前記電源層の少なくとも１つに電子回路のチッ
    プの電源ピンが接続されていることを特徴とする実装電
    子基板。
  17. １７．　配線層，グランド層，電源層がそれぞれの層の
    間に絶縁層を介して多層に配置されている電子基板に電
    子回路チップの実装を行つた実装電子基板において、前
    記電子回路のチップの内部回路と電気的に絶縁されてい
    るピンまたは使用しない入力ピンを前記グランド層また
    は前記電源層に接続したことを特徴とする実装電子基板
    。
  18. １８．　配線層，グランド層，電源層がそれぞれの層の
    間に絶縁層を介して多層に配置されている電子基板上に
    冷却用流体を流通させて電子基板上の電子回路チップか
    ら発生する熱を冷却する実装電子基板装置において、前
    記冷却用流体が流通する上流側端部に複数のコネクター
    を間隔をもつて配置し、前記コネクターによつて冷却用
    流体の流速が大きくなつた部分または乱れが生じる部分
    に高発熱のチップを配置したことを特徴とする実装電子
    基板。
  19. １９．　配線層，グランド層，電源層がそれぞれの層の
    間に絶縁層を介して多層に配置されている電子基板の電
    子基板装置において、前記電子基板のグランド線，電源
    線，信号線をそれぞれマザーボードの対応するグランド
    線，電源線，信号線と接続し、前記マザーボードの電源
    層と電源板とを伝導板で接続し、前記マザーボードのグ
    ランド層とグランド板とを伝導板で接続したことを特徴
    とする電子基板装置。
  20. ２０．　請求項１９記載の電子基板装置において、前記
    グランド板または前記電源板の表面に凹凸またはフィン
    を設けたことを特徴とする電子基板装置。
  21. ２１．　請求項１ないし請求項１５のいずれか記載の電
    子基板に部品を実装する電子基板の実装方法において、
    前記電子基板を予め加熱し、前記グランド層及び前記電
    源層の温度を上げた状態で部品を前記電子基板にハンダ
    付けをすることを特徴とする電子基板の実装方法。
JP1004923A 1989-01-13 1989-01-13 電子基板 Expired - Lifetime JP2760829B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP1004923A JP2760829B2 (ja) 1989-01-13 1989-01-13 電子基板
EP19900100520 EP0378211A3 (en) 1989-01-13 1990-01-11 Circuit board, electronic circuit chip-mounted circuit board and circuit board apparatus
US08/029,919 US5371653A (en) 1989-01-13 1993-03-11 Circuit board, electronic circuit chip-mounted circuit board and circuit board apparatus
US08/291,893 US5590030A (en) 1989-01-13 1994-08-17 Circuit board capable of efficiently conducting heat through an inside thereof using thermal lands surrounding through-hole connections

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1004923A JP2760829B2 (ja) 1989-01-13 1989-01-13 電子基板

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP9214390A Division JPH1093237A (ja) 1997-08-08 1997-08-08 電子基板

Publications (2)

Publication Number Publication Date
JPH02186694A true JPH02186694A (ja) 1990-07-20
JP2760829B2 JP2760829B2 (ja) 1998-06-04

Family

ID=11597131

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1004923A Expired - Lifetime JP2760829B2 (ja) 1989-01-13 1989-01-13 電子基板

Country Status (3)

Country Link
US (2) US5371653A (ja)
EP (1) EP0378211A3 (ja)
JP (1) JP2760829B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996022008A1 (fr) * 1995-01-10 1996-07-18 Hitachi, Ltd. Appareil electronique a faible interference electromagnetique, carte de circuit a faible interference electromagnetique et procede de fabrication de la carte de circuit a faible interference
WO2001005201A1 (fr) * 1999-07-09 2001-01-18 Fujitsu Limited Carte a circuit imprime, substrat auxiliaire de montage hierarchique et dispositif electronique
US6639155B1 (en) * 1997-06-11 2003-10-28 International Business Machines Corporation High performance packaging platform and method of making same
JP2012256714A (ja) * 2011-06-09 2012-12-27 Toyota Industries Corp 放熱装置
WO2016088291A1 (ja) * 2014-12-01 2016-06-09 ソニー株式会社 センサ素子、ジャイロセンサ及び電子機器
JP2020167311A (ja) * 2019-03-29 2020-10-08 日本ケミコン株式会社 バスバー積層体及びそれを備える電子部品実装モジュール、電子部品実装モジュールの製造方法
JP2021089992A (ja) * 2019-12-05 2021-06-10 三菱電機株式会社 電力変換装置

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2760829B2 (ja) * 1989-01-13 1998-06-04 株式会社日立製作所 電子基板
US5768109A (en) * 1991-06-26 1998-06-16 Hughes Electronics Multi-layer circuit board and semiconductor flip chip connection
JP2501266B2 (ja) * 1991-11-15 1996-05-29 株式会社東芝 半導体モジュ―ル
US5723908A (en) * 1993-03-11 1998-03-03 Kabushiki Kaisha Toshiba Multilayer wiring structure
JPH07235775A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp 多層プリント配線基板
JPH0823149A (ja) * 1994-05-06 1996-01-23 Seiko Epson Corp 半導体装置及びその製造方法
US6981316B2 (en) * 1994-08-08 2006-01-03 Cooper Technologies Company Method of manufacturing vehicle electric power distribution system
JP2926689B2 (ja) * 1995-06-07 1999-07-28 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 電子構成要素のパッケージ化のための多層モジュール
JP2734447B2 (ja) * 1995-09-14 1998-03-30 日本電気株式会社 多層プリント基板
KR20040108691A (ko) * 1996-01-11 2004-12-24 이비덴 가부시키가이샤 프린트 배선판 및 그의 제조방법
US5981880A (en) * 1996-08-20 1999-11-09 International Business Machines Corporation Electronic device packages having glass free non conductive layers
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
US6201701B1 (en) * 1998-03-11 2001-03-13 Kimball International, Inc. Integrated substrate with enhanced thermal characteristics
US6181551B1 (en) * 1998-04-15 2001-01-30 Dell Usa, L.P. Pin soldering enhancement and method
US6235994B1 (en) 1998-06-29 2001-05-22 International Business Machines Corporation Thermal/electrical break for printed circuit boards
US6246582B1 (en) 1998-12-30 2001-06-12 Honeywell Inc. Interchangeable stiffening frame with extended width wedgelock for use in a circuit card module
US6212075B1 (en) 1998-12-30 2001-04-03 Honeywell Inc. Adapter kit to allow extended width wedgelock for use in a circuit card module
US6303500B1 (en) * 1999-02-24 2001-10-16 Micron Technology, Inc. Method and apparatus for electroless plating a contact pad
US6574108B1 (en) * 1999-08-31 2003-06-03 Seagate Technology Llc Selective PCB via location to enhance cooling
US6539449B1 (en) * 2000-03-14 2003-03-25 Intel Corporation Capacitively loaded continuity module
US7170361B1 (en) 2000-04-13 2007-01-30 Micron Technology, Inc. Method and apparatus of interposing voltage reference traces between signal traces in semiconductor devices
US6445590B1 (en) * 2000-06-15 2002-09-03 Intel Corporation Capacitor for DRAM connector
US6516954B2 (en) 2000-06-29 2003-02-11 Servervault Corp. Equipment rack with integral HVAC and power distribution features
JP2002164713A (ja) * 2000-11-28 2002-06-07 Tdk Corp 被覆シート、該シートを用いたトリプレート線路、該シートを用いたコンピュータ用信号バス及び該シートを用いた電子回路被覆構造
GB2374984B (en) * 2001-04-25 2004-10-06 Ibm A circuitised substrate for high-frequency applications
US6521842B2 (en) * 2001-06-20 2003-02-18 International Business Machines Corporation Hybrid surface mount and pin thru hole circuit board
US6900992B2 (en) * 2001-09-18 2005-05-31 Intel Corporation Printed circuit board routing and power delivery for high frequency integrated circuits
US6545872B1 (en) * 2001-10-12 2003-04-08 Compaq Information Technologies Group, L.P. Heat sink for edge connectors
US6534854B1 (en) * 2001-11-08 2003-03-18 Conexant Systems, Inc. Pin grid array package with controlled impedance pins
US20030123238A1 (en) * 2001-12-27 2003-07-03 Chia-Hsing Yu Enhanced PCB and stacked substrate structure
US20040108130A1 (en) * 2002-12-09 2004-06-10 Yazaki Corporation Mounting structure for electronic component
JP4062168B2 (ja) * 2003-05-19 2008-03-19 ソニー株式会社 端子部材の構造
US7242592B2 (en) * 2003-06-24 2007-07-10 Amphenol Corporation Printed circuit board for high speed, high density electrical connector with improved cross-talk minimization, attenuation and impedance mismatch characteristics
US7378598B2 (en) * 2004-02-19 2008-05-27 Hewlett-Packard Development Company, L.P. Printed circuit board substrate and method for constructing same
JP4105148B2 (ja) * 2004-12-10 2008-06-25 株式会社ケーヒン プリント基板
GB2439862A (en) 2005-03-01 2008-01-09 X2Y Attenuators Llc Conditioner with coplanar conductors
JP4284287B2 (ja) * 2005-03-04 2009-06-24 株式会社東芝 電子機器、回路基板および被支持部材
CA2565644C (en) * 2005-10-26 2014-05-20 Pentair Water Pool And Spa, Inc. Led pool and spa light
US7785270B2 (en) * 2006-03-02 2010-08-31 Crs Medical Diagnostics, Inc. Catheter testing system and uses thereof
JP2008021637A (ja) * 2006-06-12 2008-01-31 Fujikura Ltd ソケットとその製造方法及び半導体装置
DE202007001079U1 (de) * 2007-01-18 2008-05-21 Eichenauer Heizelemente Gmbh & Co. Kg Kraftfahrzeugheizung
JP2008227272A (ja) * 2007-03-14 2008-09-25 Fujitsu Ltd プリント配線板および電子装置
US7808788B2 (en) * 2007-06-29 2010-10-05 Delphi Technologies, Inc. Multi-layer electrically isolated thermal conduction structure for a circuit board assembly
US20090091889A1 (en) * 2007-10-09 2009-04-09 Oman Todd P Power electronic module having improved heat dissipation capability
KR101238370B1 (ko) * 2008-06-20 2013-03-08 삼성전자주식회사 최적 방열을 위한 회로기판의 부품배치 방법 및 그 부품배치 방법에 의해 부품이 배치된 회로 장치
JP5415846B2 (ja) * 2009-07-01 2014-02-12 アルプス電気株式会社 電子回路ユニット
US9036365B2 (en) 2009-10-20 2015-05-19 Nec Corporation Interconnection substrate design supporting device, method of designing interconnection substrate, program, and interconnection substrate
CN102056402B (zh) * 2009-10-28 2013-10-09 鸿富锦精密工业（深圳）有限公司 具有防散热凹槽的印刷电路板及其制作方法
US7902465B1 (en) * 2009-12-31 2011-03-08 Oracle America, Inc. Optimizing PCB power and ground connections for lead free solder processes
TWI446839B (zh) * 2010-07-23 2014-07-21 Hon Hai Prec Ind Co Ltd 印刷電路板
CN102387657A (zh) * 2010-08-31 2012-03-21 鸿富锦精密工业（深圳）有限公司 电路板
EP2716142A1 (en) 2011-06-01 2014-04-09 Telefonaktiebolaget LM Ericsson (PUBL) Thermo/electrical conductor arrangement for multilayer printed circuit boards
CN102811549A (zh) * 2011-06-03 2012-12-05 鸿富锦精密工业（深圳）有限公司 电路板
CN103379727A (zh) * 2012-04-26 2013-10-30 鸿富锦精密工业（深圳）有限公司 具有静电防护结构的电路板
GB2512378A (en) * 2013-03-28 2014-10-01 Ibm Device and method for cooling electronic components and for supplying power to the electronic components
CN104968138B (zh) * 2015-06-02 2018-03-02 广东欧珀移动通信有限公司 一种印刷电路板
US9706639B2 (en) * 2015-06-18 2017-07-11 Samsung Electro-Mechanics Co., Ltd. Circuit board and method of manufacturing the same
US10157907B2 (en) * 2015-12-03 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
FR3062273B1 (fr) * 2017-01-20 2021-03-19 Delphi Int Operations Luxembourg Sarl Carte a circuit imprime multicouche et methode pour sa fabrication
JP6981022B2 (ja) * 2017-03-17 2021-12-15 セイコーエプソン株式会社 プリント回路板および電子機器
JP6984442B2 (ja) * 2018-01-25 2021-12-22 富士通株式会社 基板、電子装置、及び基板の設計支援方法
US10736218B1 (en) * 2019-06-10 2020-08-04 Mellanox Technologies, Ltd. Networking cards with increased thermal performance
US11140780B2 (en) * 2019-06-10 2021-10-05 Mellanox Technologies, Ltd. Networking cards with increased performance
JP7381323B2 (ja) * 2019-12-17 2023-11-15 日東電工株式会社 両面配線回路基板の製造方法および両面配線回路基板
US11284502B2 (en) * 2020-02-11 2022-03-22 Western Digital Technologies, Inc. Thermal relief for through-hole and surface mounting
EP3937337B1 (en) 2020-07-09 2022-11-09 Japan Tobacco Inc. Power supply unit for aerosol inhaler comprising a temperature sensor
US11412610B2 (en) * 2020-11-04 2022-08-09 Juniper Networks, Inc Apparatus, system, and method for mitigating the swiss cheese effect in high-current circuit boards

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6158297A (ja) * 1984-08-29 1986-03-25 沖電気工業株式会社 多層印刷配線板
JPS61248500A (ja) * 1985-04-25 1986-11-05 オ−ケ−プリント配線株式会社 電子装置
JPS634695A (ja) * 1986-06-25 1988-01-09 日立超エル・エス・アイエンジニアリング株式会社 多層プリント配線基板
JPS6395278U (ja) * 1986-12-11 1988-06-20

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3436604A (en) * 1966-04-25 1969-04-01 Texas Instruments Inc Complex integrated circuit array and method for fabricating same
FR1552207A (ja) * 1967-11-22 1969-01-03
US4030190A (en) * 1976-03-30 1977-06-21 International Business Machines Corporation Method for forming a multilayer printed circuit board
US4054483A (en) * 1976-12-22 1977-10-18 E. I. Du Pont De Nemours And Company Additives process for producing plated holes in printed circuit elements
JPS6011840B2 (ja) * 1980-04-22 1985-03-28 日本電気株式会社 電子回路パッケ−ジの冷却構造
EP0052738A1 (de) * 1980-11-25 1982-06-02 Contraves Ag Leiterplatte
EP0054597A1 (fr) * 1980-12-18 1982-06-30 International Business Machines Corporation Dispositif pour le refroidissement des broches de modules
JPS582054A (ja) * 1981-06-26 1983-01-07 Fujitsu Ltd 半導体装置
US4485429A (en) * 1982-06-09 1984-11-27 Sperry Corporation Apparatus for cooling integrated circuit chips
DE3321321A1 (de) * 1982-06-19 1983-12-22 Ferranti plc, Gatley, Cheadle, Cheshire Elektrische schaltungsanordnung
US4498122A (en) * 1982-12-29 1985-02-05 At&T Bell Laboratories High-speed, high pin-out LSI chip package
US4535385A (en) * 1983-04-22 1985-08-13 Cray Research, Inc. Circuit module with enhanced heat transfer and distribution
US4628407A (en) * 1983-04-22 1986-12-09 Cray Research, Inc. Circuit module with enhanced heat transfer and distribution
JPS6156493A (ja) * 1984-08-28 1986-03-22 日本電気株式会社 多層回路基板の電源配線構造
JPS61174754A (ja) * 1985-01-30 1986-08-06 Toshiba Corp 半導体パツケ−ジ
JPS61220499A (ja) * 1985-03-27 1986-09-30 株式会社日立製作所 混成多層配線基板
JPS62133743A (ja) * 1985-12-06 1987-06-16 Nec Corp 多層配線基板
EP0228212B1 (en) * 1985-12-16 1991-08-07 Hitachi, Ltd. Integrated circuit device
JPS62198200A (ja) * 1986-02-26 1987-09-01 日立化成工業株式会社 配線板
US5136471A (en) * 1987-02-26 1992-08-04 Nec Corporation Laminate wiring board
JPS63307768A (ja) * 1987-06-09 1988-12-15 Hitachi Chem Co Ltd 半導体搭載用多層回路板
US4916260A (en) * 1988-10-11 1990-04-10 International Business Machines Corporation Circuit member for use in multilayered printed circuit board assembly and method of making same
JP2760829B2 (ja) * 1989-01-13 1998-06-04 株式会社日立製作所 電子基板
US4954929A (en) * 1989-08-22 1990-09-04 Ast Research, Inc. Multi-layer circuit board that suppresses radio frequency interference from high frequency signals
JPH04291999A (ja) * 1991-03-20 1992-10-16 Fujitsu Ltd 部品冷却構造

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6158297A (ja) * 1984-08-29 1986-03-25 沖電気工業株式会社 多層印刷配線板
JPS61248500A (ja) * 1985-04-25 1986-11-05 オ−ケ−プリント配線株式会社 電子装置
JPS634695A (ja) * 1986-06-25 1988-01-09 日立超エル・エス・アイエンジニアリング株式会社 多層プリント配線基板
JPS6395278U (ja) * 1986-12-11 1988-06-20

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996022008A1 (fr) * 1995-01-10 1996-07-18 Hitachi, Ltd. Appareil electronique a faible interference electromagnetique, carte de circuit a faible interference electromagnetique et procede de fabrication de la carte de circuit a faible interference
US6353540B1 (en) 1995-01-10 2002-03-05 Hitachi, Ltd. Low-EMI electronic apparatus, low-EMI circuit board, and method of manufacturing the low-EMI circuit board.
US6707682B2 (en) 1995-01-10 2004-03-16 Hitachi, Ltd. Low-EMI electronic apparatus, low-EMI circuit board, and method of manufacturing the low-EMI circuit board
US6639155B1 (en) * 1997-06-11 2003-10-28 International Business Machines Corporation High performance packaging platform and method of making same
WO2001005201A1 (fr) * 1999-07-09 2001-01-18 Fujitsu Limited Carte a circuit imprime, substrat auxiliaire de montage hierarchique et dispositif electronique
US6717824B2 (en) 1999-07-09 2004-04-06 Fujitsu Limited Printed wiring board unit, auxiliary substrate for hierarchical mounting, and electronic apparatus
JP2012256714A (ja) * 2011-06-09 2012-12-27 Toyota Industries Corp 放熱装置
WO2016088291A1 (ja) * 2014-12-01 2016-06-09 ソニー株式会社 センサ素子、ジャイロセンサ及び電子機器
JPWO2016088291A1 (ja) * 2014-12-01 2017-09-21 ソニー株式会社 センサ素子、ジャイロセンサ及び電子機器
US10775168B2 (en) 2014-12-01 2020-09-15 Sony Corporation Sensor device, gyro sensor, and electronic apparatus
JP2020167311A (ja) * 2019-03-29 2020-10-08 日本ケミコン株式会社 バスバー積層体及びそれを備える電子部品実装モジュール、電子部品実装モジュールの製造方法
JP2021089992A (ja) * 2019-12-05 2021-06-10 三菱電機株式会社 電力変換装置

Also Published As

Publication number Publication date
US5590030A (en) 1996-12-31
US5371653A (en) 1994-12-06
JP2760829B2 (ja) 1998-06-04
EP0378211A3 (en) 1992-01-08
EP0378211A2 (en) 1990-07-18

Similar Documents

Publication Publication Date Title
JPH02186694A (ja) 電子基板
US8971045B1 (en) Module having at least one thermally conductive layer between printed circuit boards
US6670699B2 (en) Semiconductor device packaging structure
US6292366B1 (en) Printed circuit board with embedded integrated circuit
CA1210519A (en) Circuit module with enhanced heat transfer and distribution
US5933324A (en) Apparatus for dissipating heat from a conductive layer in a circuit board
EP2023390A1 (en) Semiconductor device
JPH0821647B2 (ja) 高密度パツケージ
JPH05502322A (ja) 内部直接チップ接続を有する３次元メモリ・カード構造
JPH04229645A (ja) 電子回路パッケージ・モジュール
JPH1093237A (ja) 電子基板
JP2803603B2 (ja) マルチチップパッケージ構造
WO2017107480A1 (zh) 一种热电制冷模块、集成光接口芯片和通信设备
US20090159315A1 (en) Wiring substrate
JP3068488B2 (ja) プリント基板
JP4899903B2 (ja) プリント配線板、電子装置、およびプリント配線板の製造方法
JP6871752B2 (ja) プリント回路基板及びプリント回路装置
JP2605785B2 (ja) 多層配線基板の冷却構造
JP2526970B2 (ja) 集積回路パッケ―ジの冷却構造
JPS6271299A (ja) 電子装置の冷却構造
JPH08288600A (ja) コイル部品用放熱装置
CN116156733A (zh) 印刷线路板、算力板和电子设备
JP2022099258A (ja) 電子装置とともに使用するための信号伝達ルーティングを有する熱管理システム
JPS6046053A (ja) 冷却構造
JPH0430497A (ja) プリント配線板ユニット

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090320

Year of fee payment: 11

EXPY Cancellation because of completion of term