JP6551305B2 - 積層インダクタ - Google Patents

Description

この発明は、積層インダクタに関するもので、特に、積層構造の中にコイル導体を内蔵する積層インダクタに関するものである。

この発明にとって興味ある積層インダクタは、複数の絶縁体層を積層してなる積層構造を有する、部品本体を備え、この部品本体の内部にコイル導体が設けられている。コイル導体は、絶縁体層間の界面に沿って環状の軌道の一部をそれぞれ形成するように延びる複数の周回導体層と、絶縁体層を厚み方向に貫通する複数のビアホール導体と、をもって構成され、これら周回導体層とビアホール導体とが交互に接続されることによって螺旋状に延びる形態とされている。

このような積層インダクタにおいて、その電気的特性は部品本体の内部に螺旋状に延びる形態で設けられるコイル導体の内径と密接に関連しており、コイル導体の内径をより大きくすることにより、Ｑ値をより高くできることが知られている。

上記のような知見に基づき、より高いＱ値を得ることを主たる目的として提案された技術が、たとえば特開２０１０−１６５９７５号公報（特許文献１）に記載されている。

特許文献１に記載の積層インダクタでは、第１および第２の外部端子電極は、それぞれ、部品本体の内部に埋め込まれながら、Ｌ字状に延びるように形成される。そして、コイル導体の主要部を構成する周回導体層は、その外周縁が部品本体の外周面に沿うばかりでなく、第１および第２の外部端子電極のＬ字状に延びる内縁にも沿うように延びている。このとき、周回導体層を複数箇所で屈曲した形状とすることによって、周回導体層と第１および第２の外部端子電極の各々の内縁とを近づけながら、コイル導体において、できるだけ大きな内径を実現するようにしている。

特開２０１０−１６５９７５号公報

上述した特許文献１に記載の積層インダクタによれば、コイル導体の内径がより大きくなるので、より高いＱ値を得ることができるものの、コイル導体の内径を大きくした結果、別の問題に遭遇することがわかった。

すなわち、外部端子電極の各々とコイル導体との間には、多少とも電位差が生じるため、ここに浮遊容量が発生することは避けられない。特許文献１に記載の積層インダクタにおいては、コイル導体の内径をより大きくするため、前述したように、コイル導体の主要部を構成する周回導体層の外周縁を、各外部端子電極の内縁に近づけている。そのため、外部端子電極の各々とコイル導体との間に比較的大きな浮遊容量が発生することになる。

この浮遊容量は、積層インダクタの自己共振周波数の低下をもたらし、その結果、高周波域でのＱ値を低下させてしまう。

そこで、この発明の目的は、上述した課題を解決し、より高いＱ値を得ることができる積層インダクタを提供しようとすることである。

この発明に係る積層インダクタは、部品本体を備える。部品本体は、互いに対向する上面および下面と、上面および下面間を連結する、互いに対向する第１および第２の側面ならびに互いに対向する第１および第２の端面と、を備える直方体形状であり、複数の絶縁体層が側面に対して直交する方向に積層されてなる積層構造を有する。

この部品本体の内部には、コイル導体が配置される。コイル導体は、絶縁体層間の界面に沿って環状の軌道の一部をそれぞれ形成するように延びる複数の周回導体層と、絶縁体層を厚み方向に貫通する複数のビアホール導体と、をもって構成され、周回導体層とビアホール導体とが交互に接続されることによって螺旋状に延びる形態とされる。

また、コイル導体の一方端および他方端にそれぞれ電気的に接続される、第１および第２の外部端子電極が設けられる。

さらに、コイル導体の一方端および他方端と第１および第２の外部端子電極とをそれぞれ接続する、第１および第２の引出し導体層が、絶縁体層間の界面に沿って形成される。

このような積層インダクタにおいて、この発明は、前述した技術的課題を解決するため、次のような構成を備えることを特徴としている。

第１の外部端子電極は、少なくとも一部が部品本体の内部に埋め込まれた状態で、第１の端面の下半部から下面の途中までＬ字状に延びる露出面を形成するように設けられる。第２の外部端子電極は、少なくとも一部が部品本体の内部に埋め込まれながら、上記第１の外部端子電極に対して下面上において所定長さのギャップを形成しながら、第２の端面の下半部から下面の途中までＬ字状に延びる露出面を形成するように設けられる。

また、コイル導体における周回導体層は、下面に対して平行に直線状に延びる下辺部分と、第１および第２の端面の各上半部に対してそれぞれ平行に直線状に延びる第１および第２の側辺部分と、下辺部分の第１の端面側の端部と第１の側辺部分の下端部とを下面に対して斜め方向に連結する第１の斜辺部分と、下辺部分の第２の端面側の端部と第２の側辺部分の下端部とを下面に対して斜め方向に連結する第２の斜辺部分と、を有する。

上記下辺部分は、上記ギャップの長さより短い長さをもってギャップの範囲内に位置する。

このように、この発明では、発生し得る浮遊容量の大きさに影響を及ぼす外部端子電極と周回導体層との間に形成される間隔の大きさを、第１および第２の斜辺部分の形状と、下辺部分の位置とによって確保することにより、外部端子電極と周回導体層との間で発生する浮遊容量を小さく抑えようとしている。

この発明において、好ましくは、第１の外部端子電極のＬ字状の内角部から第１の斜辺部分の外周縁に垂線を下すことが可能であり、第２の外部端子電極のＬ字状の内角部から第２の斜辺部分の外周縁に垂線を下すことが可能である。この場合、第１の外部端子電極のＬ字状の内角部から第１の斜辺部分の外周縁に下した垂線の長さＡ１、および第２の外部端子電極のＬ字状の内角部から第２の斜辺部分の外周縁に下した垂線の長さＡ２は、ともに、８０μｍ以上とされることが好ましい。

また、この発明において、好ましくは、第１の外部端子電極の、下面に沿って延びる部分における第１の斜辺部分に最も近い端部から第１の斜辺部分の外周縁に垂線を下すことが可能であり、第２の外部端子電極の、下面に沿って延びる部分における第２の斜辺部分に最も近い端部から第２の斜辺部分の外周縁に垂線を下すことが可能である。この場合、第１の外部端子電極の、下面に沿って延びる部分における第１の斜辺部分に最も近い端部から第１の斜辺部分の外周縁に下した垂線の長さＢ１、および第２の外部端子電極の、下面に沿って延びる部分における第２の斜辺部分に最も近い端部から第２の斜辺部分の外周縁に下した垂線の長さＢ２は、ともに、１０μｍ以上かつ５０μｍ以下とされることが好ましい。

上述の好ましい実施形態のように、発生し得る浮遊容量の大きさに影響を及ぼす外部端子電極と周回導体層との間に形成される間隔の大きさを規定するいくつかの寸法値に関して、浮遊容量をより確実に小さく抑え得る条件が提供されると、積層インダクタにおいて、有利な設計指針を与えることができる。

この発明において、長さＡ１と長さＡ２とが互いに等しく、かつ長さＢ１と長さＢ２とが互いに等しくされることが好ましい。このように構成すれば、積層インダクタの実装にあたって、方向性を無くすことができる。

この発明に係る積層インダクタによれば、前述したように、外部端子電極と周回導体層との間で発生する浮遊容量を小さく抑えることができるので、積層インダクタ全体で生じ得る浮遊容量を小さく抑えることができ、よって、自己共振周波数を高くすることができ、その結果、高周波域でのＱ値を高めることができる。

この発明の一実施形態による積層インダクタ１の外観を示す斜視図である。 図１に示した積層インダクタ１を分解して示す斜視図である。 図１に示した積層インダクタ１を、コイル導体の中心軸線方向に透視して模式的に示す図である。 外部端子電極のＬ字状の内角部から周回導体層の斜辺部分の外周縁に下した垂線の長さＡを変化させたとき、自己共振周波数がどのように変化するかを電磁界シミュレーションにより求めた結果を示す図である。

図１に示すように、この発明の一実施形態による積層インダクタ１は、部品本体２を備える。部品本体２は、互いに対向する上面３および下面４と、これら上面３および下面４間を連結する、互いに対向する第１および第２の側面５および６ならびに互いに対向する第１および第２の端面７および８と、を備える直方体形状である。

部品本体２は、図２に示す複数の絶縁体層９Ａ〜９Ｆを積層してなる積層構造を有している。これら絶縁体層９Ａ〜９Ｆは、側面５および６（図１参照）に対して直交する方向に積層されている。なお、絶縁体層９Ａ〜９Ｆのうち、両端に位置する絶縁体層９Ａおよび９Ｆについては、残りの絶縁体層９Ｂ〜９Ｅよりも厚いことからわかるように、複数の絶縁体層からなる積層体として図示されている。

部品本体２の内部には、絶縁体層９Ａ〜９Ｆ間のいずれかの界面に沿って環状の軌道の一部をそれぞれ形成するように延びる複数の周回導体層１０Ａ〜１０Ｅと、絶縁体層９Ｂ〜９Ｅのいずれかを厚み方向に貫通する複数のビアホール導体１１Ａ〜１１Ｄと、を交互に接続することによって少なくとも２ターン形成しながら螺旋状に延びる形態とされた、コイル導体１２が配置されている。また、周回導体層１０Ａ〜１０Ｅは、ビアホール導体１１Ａ〜１１Ｄとの接続部分に比較的幅広のビアパッド１３Ａ〜１３Ｈを形成している。

より詳細には、コイル導体１２は、順次接続される、周回導体層１０Ａ、ビアホール導体１１Ａ、周回導体層１０Ｂ、ビアホール導体１１Ｂ、周回導体層１０Ｃ、ビアホール導体１１Ｃ、周回導体層１０Ｄ、ビアホール導体１１Ｄ、周回導体層１０Ｅによって構成され、ほぼ４．５ターン形成している。

ここで、ビアホール導体１１Ａは、ビアパッド１３Ａを介して周回導体層１０Ａと接続され、ビアパッド１３Ｂを介して周回導体層１０Ｂと接続される。

次いで、ビアホール導体１１Ｂは、ビアパッド１３Ｃを介して周回導体層１０Ｂと接続され、ビアパッド１３Ｄを介して周回導体層１０Ｃと接続される。

次いで、ビアホール導体１１Ｃは、ビアパッド１３Ｅを介して周回導体層１０Ｃと接続され、ビアパッド１３Ｆを介して周回導体層１０Ｄと接続される。

次いで、ビアホール導体１１Ｄは、ビアパッド１３Ｇを介して周回導体層１０Ｄと接続され、ビアパッド１３Ｈを介して周回導体層１０Ｅと接続される。

なお、コイル導体１２を構成するように順次接続された周回導体層１０Ａ〜１０Ｅおよびビアホール導体１１Ａ〜１１Ｄの数、コイル導体１２のターン数、ならびに絶縁体層９Ａ〜９Ｆの積層数については、図示したものに限らず、任意に変更することができる。

積層インダクタ１は、第１および第２の外部端子電極１５および１６を備えている。図１によく示されているように、第１の外部端子電極１５は、第１の端面７の下半部から下面４の途中までＬ字状に延びる露出面を形成するように設けられる。第２の外部端子電極１６は、第１の外部端子電極１５に対して下面４上において所定長さのギャップＧを形成しながら、第２の端面８の下半部から下面４の途中までＬ字状に延びる露出面を形成するように設けられる。この実施形態では、外部端子電極１５および１６の各々は、上記露出面を除いて、部品本体２の内部に埋め込まれた状態とされている。

絶縁体層９Ａおよび９Ｂ間の界面に沿って設けられた周回導体層１０Ａから一体に延びる第１の引出し導体層１７は、第１の外部端子電極１５に接続される。他方、絶縁体層９Ｅおよび９Ｆ間の界面に沿って設けられた周回導体層１０Ｅから一体に延びる第２の引出し導体層１８は、第２の外部端子電極１６に接続される。このようにして、コイル導体１２の一方端は、第１の引出し導体層１７を介して第１の外部端子電極１５に接続され、コイル導体１２の他方端は、第２の引出し導体層１８を介して第２の外部端子電極１６に接続される。

この積層インダクタ１は、回路基板（図示せず。）に実装されるとき、下面４が回路基板に向けられる実装面とされる。したがって、コイル導体１２によって与えられる磁束の方向は、実装面に対して平行である。

積層インダクタ１は、好ましくは、以下のようにして製造される。

基本的には、キャリアフィルム上に、たとえば硼珪酸ガラスを主成分とする感光性絶縁体ペーストを印刷にて塗布することによって、絶縁体層９Ａ〜９Ｆとなるべき複数の絶縁体ペースト層を形成する技術と、たとえばＡｇを金属主成分とする感光性導電性ペーストを用いて、特定の絶縁体ペースト層に周回導体層１０Ａ〜１０Ｅ等の配線導体を形成する技術と、特定の絶縁体ペースト層にビアホール導体１１Ａ〜１１Ｄまたは外部端子電極１５および１６を配置するための穴または溝を形成する技術と、複数の絶縁体ペースト層を積層し、所定の寸法にカットした後、焼成する技術と、が適用される。

１．図２に示した絶縁体層９Ａを作製するため、キャリアフィルム上で、前述した感光性絶縁体ペーストを印刷することを繰り返すことによって、複数層をなす感光性絶縁体ペースト層が形成される。

ここで、絶縁体層９Ａの一部であって、最外層をなす絶縁体層となるべき感光性絶縁体ペースト層にあっては、これを紫外線で全面露光する。なお、得られた最外層となる絶縁体層には、積層インダクタ１の実装時の横転等の検出を容易にするため、他の絶縁体層とは異なる着色を施しておくことが好ましい。

また、絶縁体層９Ａの残りの一部であって、外部端子電極１５および１６が形成される絶縁体層となるべき感光性絶縁体ペースト層にあっては、フォトリソグラフィ技術を適用して、外部端子電極１５および１６を配置するための溝が形成され、この溝に感光性導電性ペーストが充填される。

２．図２に示した絶縁体層９Ｂ〜９Ｅを作製するため、絶縁体層９Ｂ〜９Ｅの各々となるべき感光性絶縁体ペースト層がキャリアフィルム上で形成され、感光性絶縁体ペースト層に、フォトリソグラフィ技術を適用して、ビアホール導体１１Ａ〜１１Ｄを配置するための穴、ならびに外部端子電極１５および１６を配置するための溝が形成される。

次に、上記感光性絶縁体ペースト層上に、感光性導電性ペースト層が印刷にて塗布される。このとき、感光性導電性ペーストが上述したビアホール導体１１Ａ〜１１Ｄを配置するための穴、ならびに外部端子電極１５および１６を配置するための溝に充填される。次いで、上記感光性導電性ペースト層に対してフォトリソグラフィ技術を適用して、ビアパッド１３Ａ〜１３Ｇを持つ周回導体層１０Ａ〜１０Ｄが得られるようにパターニングされる。

３．図２に示した絶縁体層９Ｆを作製するため、キャリアフィルム上で、前述した感光性絶縁体ペーストを印刷することを繰り返すことによって、複数層をなす感光性絶縁体ペースト層が形成される。

ここで、絶縁体層９Ｆの一部であって、最外層をなす絶縁体層となるべき感光性絶縁体ペースト層にあっては、前述した絶縁体層９Ａの場合と同様、これを紫外線で全面露光する。そして、好ましくは、他の絶縁体層とは異なる着色が施される。

また、絶縁体層９Ｆの残りの一部であって、外部端子電極１５および１６のみが形成される絶縁体層となるべき感光性絶縁体ペースト層にあっては、フォトリソグラフィ技術を適用して、外部端子電極１５および１６を配置するための溝が形成され、この溝に感光性導電性ペーストが充填される。

また、外部端子電極１５および１６ならびにビアパッド１３Ｈを持つ周回導体層１０Ｅが形成されるべき感光性絶縁体ペースト層にあっては、この感光性絶縁体ペースト層に、フォトリソグラフィ技術を適用して、外部端子電極１５および１６を配置するための溝がまず形成される。次いで、この感光性絶縁体ペースト層上に、感光性導電性ペースト層が印刷にて塗布される。このとき、感光性導電性ペーストが上述した外部端子電極１５および１６を配置するための溝に充填される。次いで、上記感光性導電性ペースト層に対してフォトリソグラフィ技術を適用して、ビアパッド１３Ｈを持つ周回導体層１０Ｅが得られるようにパターニングされる。

４．次に、図２に示した順序で絶縁体層９Ａ〜９Ｆが積層されるように、上述した感光性絶縁体ペースト層が順次積層されることによって、マザー積層体が得られる。

５．ダイシングまたは押し切り等によりマザー積層体がカットされ、未焼成の複数個の部品本体が得られる。このカットによって得られるカット面には、外部端子電極１５および１６が露出する。

７．未焼成の部品本体が所定条件で焼成され、それによって、部品本体２が得られる。この焼成により、部品本体２は収縮する。部品本体２に対して、たとえばバレル研磨加工が施される。

８．必要に応じて、外部端子電極１５および１６の、部品本体２から露出している部分にめっき膜が形成される。めっき膜は、たとえば、Ｎｉめっき層またはＣｕめっき層およびその上のＳｎめっき層から構成される。

９．以上のようにして、積層インダクタ１が完成される。

このような積層インダクタ１において、この実施形態の特徴となる構成は以下のとおりである。この実施形態の特徴となる構成を、図３を主として参照しながら説明する。図３は、積層インダクタ１を、コイル導体１２の中心軸線方向に透視して模式的に示す図である。図３では、第１および第２の外部端子電極１５および１６、ならびにコイル導体１２における周回導体層１０Ａ〜１０Ｅのみが図示され、ビアホール導体１１Ａ〜１１Ｄ、ならびにビアパッド１３Ａ〜１３Ｈの図示が省略されている。なお、図３では、互いに重なり合う周回導体層１０Ａ〜１０Ｅは、総括して「１０」の参照符号で示されている。

図３に示すように、積層インダクタ１に備える周回導体層１０は、下辺部分１９と、第１および第２の側辺部分２０および２１と、第１および第２の斜辺部分２２および２３と、上辺部分２４と、を有する六角形を形成している。

より詳細には、下辺部分１９は、下面４に対して平行に直線状に延びている。下辺部分１９は、前述したギャップＧの長さより短い長さをもってギャップＧの範囲内に位置している。

第１および第２の側辺部分２０および２１は、第１および第２の端面７および８の各上半部に対してそれぞれ平行に直線状に延びている。

第１の斜辺部分２２は、下辺部分１９の第１の端面７側の端部と第１の側辺部分２０の下端部とを下面４に対して斜め方向に連結している。第２の斜辺部分２３は、下辺部分１９の第２の端面８側の端部と第２の側辺部分２１の下端部とを下面４に対して斜め方向に連結している。

このように、積層インダクタ１の周回導体層１０における第１および第２の斜辺部分２２および２３は、Ｌ字状の第１および第２の外部端子１５および１６の内縁に沿って屈曲した形状を有していない。また、周回導体層１０は、上述した位置にある下辺部分１９を有するため、第１および第２の斜辺部分２２および２３が、下面４側で第１および第２の外部端子１５および１６から離れる形状となる。なお、図示した実施形態では、図３の第１および第２の斜辺部分２２および２３が直線状に延びる形状を有していることからわかるように、第１および第２の斜辺部分２２および２３は、下辺部分１９の端面７および８側の各端部と側辺部分２０および２１の各々の下端部とを最短距離で結ぶ形状とされている。

上辺部分２４は、上面３に対して平行に直線状に延びている。

なお、上辺部分２４は、その位置関係が第１および第２の外部端子電極１５および１６から比較的離れているので、前述した浮遊容量の問題にそれほど影響を及ぼすものではない。したがって、上辺部分２４の形態は任意であり、必ずしも、上面３に対して平行に直線状に延びていなくてもよい。

第１の外部端子電極１５のＬ字状の内角部１５ａから第１の斜辺部分２２の外周縁２２ａに垂線を下すことが可能であり、また、第２の外部端子電極１６のＬ字状の内角部１６ａから第２の斜辺部分２３ａの外周縁に垂線を下すことが可能である。この場合、第１の外部端子電極１５のＬ字状の内角部１５ａから第１の斜辺部分２２の外周縁２２ａに下した垂線の長さＡ１、および第２の外部端子電極１６のＬ字状の内角部１６ａから第２の斜辺部分２３ａの外周縁に下した垂線の長さＡ２は、ともに、８０μｍ以上とされることが好ましい。このように長さＡ１およびＡ２が一定以上確保された積層インダクタ１によれば、後述するように、外部端子電極１５および１６と周回導体層１０との間で発生する浮遊容量をより確実に小さく抑えることができる。

また、第１の外部端子電極１５の、下面４に沿って延びる部分における第１の斜辺部分２２に最も近い端部１５ｂから第１の斜辺部分２２の外周縁２２ａに垂線を下すことが可能であり、また、第２の外部端子電極１６の、下面４に沿って延びる部分における第２の斜辺部分２３に最も近い端部１６ｂから第２の斜辺部分２３の外周縁２３ａに垂線を下すことが可能である。この場合、第１の外部端子電極１５の、下面４に沿って延びる部分における第１の斜辺部分２２に最も近い端部１５ｂから第１の斜辺部分２２の外周縁２２ａに下した垂線の長さＢ１、および第２の外部端子電極１６の、下面４に沿って延びる部分における第２の斜辺部分２３に最も近い端部１６ｂから第２の斜辺部分２３の外周縁２３ａに下した垂線の長さＢ２は、ともに、上記長さＡ１および上記長さＡ２よりも短く、１０μｍ以上かつ５０μｍ以下とされる。このように長さＢ１およびＢ２が一定以下である積層インダクタ１によれば、コイル導体１２の内径を長く取ることができる。

ここで、長さＢ１およびＢ２は短ければ短いほど、コイル導体１２の内径を長く取れるというメリットがあるが、短すぎると、高周波において、信号が周回導体層１０（１０Ａ〜１０Ｅ）と外部端子電極１５および１６との間で信号がパスしてしまい、ショート不良に至る可能性が高くなる。また、前述した製造方法において、外部端子電極１５および１６ならびに周回導体層を形成するために用いた感光性導電性ペーストに含まれる導電性粉末がフォトリソグラフィ法で十分に除去され得ない場合にも、長さＢ１およびＢ２が短すぎると、ショート不良に至ることがある。これらのため、長さＢ１およびＢ２は、上述のように、１０μｍ以上確保されている必要がある。

図示した実施形態では、図３が左右対称の幾何学的形態を有していることからわかるように、長さＡ１と長さＡ２とは互いに等しく、かつ長さＢ１と長さＢ２とは互いに等しくされている。

なお、上述した長さＡ１およびＡ２の起点となる外部端子電極１５および１６の内角部１５ａおよび１６ａにアールが形成される場合には、当該内角部のアール部分上に上記起点が位置される。また、長さＢ１およびＢ２の起点となる外部端子電極１５および１６の端部１５ｂおよび１６ｂにアールが形成される場合には、当該端部のアール部分上に上記起点が位置される。

また、積層インダクタに備える周回導体層は、絶縁体層間の１つの界面において、１ターンを超えて渦巻き状に延びる形態を有していてもよい。この場合には、長さＡ１およびＡ２ならびに長さＢ１およびＢ２の終点となる斜辺部分２２および２３の外周縁２２ａおよび２３ａは、最も外側に位置する周回導体層の外周縁によって与えられる。

以上のような寸法条件を有する積層インダクタ１によれば、外部端子電極１５および１６と周回導体層１０（１０Ａ〜１０Ｅ）との間で発生する浮遊容量を小さく抑え得ることが、後述するシミュレーション結果からわかった。したがって、積層インダクタ１全体で生じ得る浮遊容量を小さく抑えることができ、よって、自己共振周波数を高くすることができ、その結果、高周波域でのＱ値を高めることができる。

以下のようなシミュレーションを実施した。

１６層２１ターン構造のコイル導体、すなわち、絶縁体層間の１つの界面において、１ターンを超えて渦巻き状に延びる形態の周回導体層を含むコイル導体を備える積層インダクタについて、上記長さＡ（＝Ａ１＝Ａ２）を、以下の表１に示すように、６６．２μｍ〜１５５．２μｍの範囲で振り、自己共振周波数がどのように変化するかを、電磁界シミュレータを用いてシミュレーションを実施した。なお、このシミュレーションでは、前提として、前述の長さＢ（＝Ｂ１＝Ｂ２）を１０μｍで固定しながら、長さＡを振り、Ｌ値が１７０ｎＨになるように、１ターンを超えて渦巻き状に延びる形態の周回導体層のスペース幅で微調整した。

上記シミュレーションにより求められた結果が表１および図４に示されている。

表１および図４からわかるように、長さＡが長くなるほど、自己共振周波数が高くなる。特に、図４のグラフの傾きは、長さＡが８０μｍ以上の範囲では、長さＡが８０μｍより小さいときに比べて格段に小さくなっており、自己共振周波数の向上効果は、ある程度飽和していることがわかる。すなわち、長さＡが８０μｍ以上のとき、外部端子電極と周回導体層との間で発生する浮遊容量を小さく抑えることができ、より高い自己共振周波数が実現されている。

以上、この発明を図示した実施形態に関連して説明したが、この発明の範囲内において、その他種々の変形例が可能である。また、本明細書に記載の実施形態および変形例は、例示的なものであり、実施形態と変形例との間において、構成の部分的な置換または組み合わせが可能である。

１ 積層インダクタ
２ 部品本体
３ 上面
４ 下面
５，６ 側面
７，８ 端面
９Ａ〜９Ｆ 絶縁体層
１０Ａ〜１０Ｅ，１０ 周回導体層
１１Ａ〜１１Ｄ ビアホール導体
１２ コイル導体
１３Ａ〜１３Ｈ ビアパッド
１５，１６ 外部端子電極
１５ａ，１６ａ 外部端子電極の内角部
１５ｂ，１６ｂ 外部端子電極の端部
１７，１８ 引出し導体層
１９ 下辺部分
２０，２１ 側辺部分
２２，２３ 斜辺部分
２２ａ，２３ａ 斜辺部分の外周縁
Ｇ ギャップ

Claims (6)

1. 互いに対向する上面および下面と、前記上面および前記下面間を連結する、互いに対向する第１および第２の側面ならびに互いに対向する第１および第２の端面と、を備える直方体形状であり、複数の絶縁体層が前記側面に対して直交する方向に積層されてなる積層構造を有する、部品本体と、
   前記部品本体の内部に配置されるものであって、前記絶縁体層間の界面に沿って環状の軌道の一部をそれぞれ形成するように延びる複数の周回導体層と、前記絶縁体層を厚み方向に貫通する複数のビアホール導体と、をもって構成され、前記周回導体層と前記ビアホール導体とが交互に接続されることによって螺旋状に延びる形態とされた、コイル導体と、
   前記コイル導体の一方端および他方端にそれぞれ電気的に接続される、第１および第２の外部端子電極と、
   前記絶縁体層間の界面に沿って形成されるものであって、前記コイル導体の一方端および他方端と前記第１および第２の外部端子電極とをそれぞれ接続する、第１および第２の引出し導体層と、
   を備え、
   前記第１の外部端子電極は、少なくとも一部が前記部品本体の内部に埋め込まれた状態で、前記第１の端面の下半部から前記下面の途中までＬ字状に延びる露出面を形成するように設けられ、
   前記第２の外部端子電極は、少なくとも一部が前記部品本体の内部に埋め込まれながら、前記第１の外部端子電極に対して前記下面上において所定長さのギャップを形成しながら、前記第２の端面の下半部から前記下面の途中までＬ字状に延びる露出面を形成するように設けられ、
   前記周回導体層は、前記下面に対して平行に直線状に延びる下辺部分と、前記第１および第２の端面の各上半部に対してそれぞれ平行に直線状に延びる第１および第２の側辺部分と、前記下辺部分の前記第１の端面側の端部と前記第１の側辺部分の下端部とを前記下面に対して斜め方向に連結する第１の斜辺部分と、前記下辺部分の前記第２の端面側の端部と前記第２の側辺部分の下端部とを前記下面に対して斜め方向に連結する第２の斜辺部分と、を有し、
   前記下辺部分は、前記ギャップの長さより短い長さをもって前記ギャップの範囲内に位置する、
   積層インダクタ。
2. 前記第１の外部端子電極のＬ字状の内角部から前記第１の斜辺部分の外周縁に垂線を下すことが可能であり、前記第２の外部端子電極のＬ字状の内角部から前記第２の斜辺部分の外周縁に垂線を下すことが可能であり、前記第１の外部端子電極の、前記下面に沿って延びる部分における前記第１の斜辺部分に最も近い端部から前記第１の斜辺部分の外周縁に垂線を下すことが可能であり、および、前記第２の外部端子電極の、前記下面に沿って延びる部分における前記第２の斜辺部分に最も近い端部から前記第２の斜辺部分の外周縁に垂線を下すことが可能である、請求項１に記載の積層インダクタ。
3. 前記第１の外部端子電極のＬ字状の内角部から前記第１の斜辺部分の外周縁に下した垂線の長さＡ１、および前記第２の外部端子電極のＬ字状の内角部から前記第２の斜辺部分の外周縁に下した垂線の長さＡ２は、ともに、８０μｍ以上とされた、請求項２に記載の積層インダクタ。
4. 前記第１の外部端子電極の、前記下面に沿って延びる部分における前記第１の斜辺部分に最も近い端部から前記第１の斜辺部分の外周縁に下した垂線の長さＢ１、および前記第２の外部端子電極の、前記下面に沿って延びる部分における前記第２の斜辺部分に最も近い端部から前記第２の斜辺部分の外周縁に下した垂線の長さＢ２は、ともに、１０μｍ以上かつ５０μｍ以下とされた、請求項２または３に記載の積層インダクタ。
5. 前記長さＡ１と前記長さＡ２とが互いに等しく、かつ前記長さＢ１と前記長さＢ２とが互いに等しくされた、請求項２ないし４のいずれかに記載の積層インダクタ。
6. 前記第１の外部端子電極と前記第２の外部端子電極との間で、前記コイル導体は少なくとも２ターン形成している、請求項１ないし５のいずれかに記載の積層インダクタ。

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