JP6197072B2 - 半導体メモリ装置 - Google Patents

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Description

本発明は、半導体を用いたメモリ装置に関する。
半導体メモリ装置として、ダイナミック・ランダム・アクセス・メモリ(DRAM)が知
られている(例えば、特許文献1参照)。DRAMは図2(B)に示すような、セルトラ
ンジスタ106とキャパシタ107を有するメモリセル105を、図2(A)に示すよう
にマトリクス状に配置し、セルトランジスタ106のゲートをワード線103に、ドレイ
ンをビット線104に接続したものである。また、複数のワード線を駆動するための行ド
ライバー101と、複数のビット線を駆動するための列ドライバー102を有する。
行ドライバー101と列ドライバー102の駆動のために外部から電源が供給される。な
お、シリコン半導体を用いたセルトランジスタは、オフ状態でも微小ながらドレイン電流
(オフ電流)が流れるため、1秒間に数十回、キャパシタに電荷を補充する操作(リフレ
ッシュ)をおこなう必要がある。つまり、DRAMは記憶状態を保持するために外部から
の電源供給が不可欠である。
近年、バンドギャップがシリコン半導体の2倍以上の酸化物半導体を用いたトランジスタ
のオフ電流が非常に小さいことを利用して、電荷を極めて長期間に保持できることが発見
された。例えば、バンドギャップが2.5電子ボルト以上の半導体では、理論上のオフ電
流(オフ状態でのドレイン電流)は、10−26A以下となる。これを利用して、メモリ
回路を構成し、不揮発なメモリとして利用することが提唱されている(特許文献2乃至特
許文献4参照)。
このようなメモリに利用するには、トランジスタのオフ状態での抵抗(オフ抵抗)が十分
に高いこと(オフ電流が十分に低いこと)が必要である。例えば、一般的なDRAMで用
いられているキャパシタの容量である30fFの容量に電荷を保持して、これを10年維
持するには、オフ状態で1×1022Ω以上の高い抵抗が必要である。ドレイン電圧を+
1Vとすれば、オフ電流は100yA(1×10−22A)以下であることが必要である
バンドギャップの広い酸化物半導体を用いたトランジスタのサブスレショールド領域での
ドレイン電流はサブスレショールド値としきい値とでおおよその値を見積もることができ
る。室温(27℃)でのサブスレショールド値の理論上の下限は60mV/decade
である。
例えば、しきい値が+1Vで、サブスレショールド値が60mV/decade、しきい
値でのドレイン電流が1μA(ソースの電位Vsを0V、ドレインの電位を+1Vとする
)であれば、ゲートの電位Vgが+40mVのときドレイン電流は100yAとなる。ゲ
ートの電位Vgが0Vであれば、トランジスタのドレイン電流は100yA未満となり、
キャパシタの電荷を10年間保持できる。
なお、保持する期間は10年に限られず、10秒から100年の間で使用する目的に応じ
て決定でき、そのためにキャパシタの容量やトランジスタのオフ抵抗あるいはオフ電流を
設定すればよい。
上記は室温でのドレイン電流であるが、実用上はいくつか問題がある。サブスレショール
ド値は温度に依存し、温度が高くなるとサブスレショールド値は大きくなる。半導体メモ
リ装置では、高温で保存されることも予想されることから、室温よりも高い温度での保持
特性も十分であることが必要である。
例えば、95℃でのサブスレショールド値の理論上の下限は74mV/decadeとな
る。サブスレショールド値が74mV/decadeのとき、ドレイン電流が100yA
となるゲートの電位Vgの値は−180mVとなる。ゲートの電位Vgが0Vのとき、ド
レイン電流は10zA(1×10−20A)となり、電荷の保持時間は室温のときの1%
になる。
また、トランジスタのサイズが小さくなると短チャネル効果により、サブスレショールド
値が上昇する。シリコン半導体はドーピングにより導電型を制御することができる。その
ため、例えば、Nチャネル型トランジスタでは、チャネル形成領域のP型のドーパントの
濃度を高くして、短チャネル効果を抑制できる。
しかしながら、酸化物半導体ではシリコン半導体のようにドーパントの濃度を制御して、
導電型を制御することができない。酸化物半導体は、例えば、1つの導電型の強度を変更
することはできるが、N型のものをドーピングによりP型に変更するように、逆導電型と
することはできない。このため、チャネル形成領域を逆の導電型として、短チャネル効果
を抑制することができない。
したがって、チャネル長100nm以下ではサブスレショールド値は100mV/dec
ade以上となり、ゲートの電位Vgを−0.6V以下に維持する必要がある。さらに、
上記では、しきい値を+1Vとしたが、しきい値が小さくなれば、室温であっても、また
、長チャネルであっても、オフ抵抗を十分に高くするために、ゲートの電位Vgを0V未
満とする必要がある。なお、しきい値はゲートに用いる材料の仕事関数によって決定され
、しきい値を+1.5Vより大きくすることは困難である。
このような条件では、半導体メモリ装置の外部からの電源が遮断され、ゲートがソースと
同電位(すなわち、Vg=0V)となるとデータが損なわれる危険がある。なお、電位は
相対的なものであるので、以下の説明では外部からの電源が遮断された場合には、多少の
時間の前後はあっても回路の電位は0Vになるとする。
米国特許第4777625号明細書 米国特許出願公開第2011/0101351号明細書 米国特許出願公開第2011/0156027号明細書 米国特許出願公開第2011/0182110号明細書
本発明の一は、酸化物半導体のような逆導電型を有さない、バンドギャップが2.5電子
ボルト以上の半導体を用いて形成され、十分な集積度を有し、外部の電源が遮断された状
態にあっても必要とする期間、データを保持できるメモリ装置を提供することを課題とす
る。また、本発明の一は、新規な構造のメモリ装置あるいはその駆動方法を提供すること
を課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提
供することを課題とする。
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず
、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと
呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。し
たがって、本明細書において、ソースとされている部分をドレインと読み替えることもで
きる。
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路に
おいては、物理的な接続部分がなく、配線が延在しているだけのこともある。例えば、ト
ランジスタの回路では、一本の配線が複数のトランジスタのゲートを兼ねている場合もあ
る。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれ
ることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という
表現を用いることがある。
本発明の一態様は、列ドライバーと1以上のビット線と1以上のワード線と1以上のメモ
リセルとバックゲートを有するトランジスタ(バックゲートトランジスタ)を有し、メモ
リセルはトランジスタとキャパシタとを有し、トランジスタのソースはビット線に接続し
、トランジスタのドレインはキャパシタの電極の一に接続し、トランジスタのゲートはワ
ード線に接続し、バックゲートトランジスタのドレインはビット線に接続し、バックゲー
トトランジスタのソースは列ドライバーに接続し、バックゲートトランジスタのバックゲ
ートの電位は、ワード線の最低電位よりも低いことを特徴とする半導体メモリ装置である
また、本発明の一態様は、列ドライバーと1以上のビット線と1以上のワード線と1以上
のメモリセルを有し、メモリセルはトランジスタとキャパシタとを有し、トランジスタの
ソースはビット線に接続し、トランジスタのドレインはキャパシタの電極の一に接続し、
トランジスタのゲートはワード線に接続し、ビット線は列ドライバーに接続し、ビット線
は、その一端にバックゲートトランジスタを有し、バックゲートトランジスタのバックゲ
ートの電位は、ワード線の最低電位よりも低いことを特徴とする半導体メモリ装置である
また、本発明の一態様は、列ドライバーと1以上のビット線と1以上のワード線と1以上
のメモリセルとバックゲートトランジスタを有し、メモリセルはトランジスタとキャパシ
タとを有し、トランジスタのソースはビット線に接続し、トランジスタのドレインはキャ
パシタの電極の一に接続し、トランジスタのゲートはワード線に接続し、ビット線は列ド
ライバーに接続し、バックゲートトランジスタは、ビット線に直列に挿入されており、バ
ックゲートトランジスタのバックゲートの電位は、ワード線の最低電位よりも低いことを
特徴とする半導体メモリ装置である。
上記において、ビット線には2以上のバックゲートトランジスタが挿入されていてもよい
。また、バックゲートトランジスタのバックゲートに接続する配線は浮遊状態でもよい。
また、バックゲートトランジスタのバックゲートは半導体メモリ装置に付属して設けられ
た電池の負極に接続してもよい。また、メモリセルのトランジスタのドレインは同じメモ
リセル内の別のトランジスタのゲートに接続してもよい。また、1つ以上のセンスアンプ
回路がビット線に挿入されていてもよい。また、バックゲートトランジスタのゲートを制
御する回路を有することが好ましい。
また、ビット線の最低電位は、ワード線の最低電位より1V以上高いことが好ましい。ま
た、バックゲートトランジスタのゲートの最高電位は、ワード線の最高電位よりも1V以
上高いことが好ましい。また、バックゲートトランジスタのバックゲートの電位は、他の
いずれの部分よりも低いことが好ましい。
なお、以上はメモリセルのトランジスタおよびバックゲートトランジスタがNチャネル型
である場合である。メモリセルのトランジスタおよびバックゲートトランジスタがPチャ
ネル型である場合には、上記の電位の関係は反転し、上記で「高い」とされた部分は「低
い」と、「低い」とされた部分は「高い」と、「最高」とされた部分は「最低」と、「最
低」とされた部分は「最高」と、読み替えればよい。
最初にバックゲートトランジスタの効果について説明する。バックゲートトランジスタは
ゲートとバックゲートで半導体層をはさんだ構造とする。そして、本発明の一態様では、
バックゲートの電位は一定となるように設定するとよい。バックゲートトランジスタは、
上記のようにバンドギャップの大きな半導体を用いることにより、オフ電流を十分に小さ
くできる。
バックゲートを有さないNチャネル型トランジスタのドレイン電流Idを、図5(A)の
曲線Aで示されるものとする。ここで、トランジスタのソースの電位Vsを0V、ドレイ
ンの電位Vdは0Vより高いものとする。図に示されるように、ゲートの電位Vgが0V
では、ドレイン電流Idは無視できないほど大きい。しかし、ゲートの電位Vgを−V
(<0)とすると、ドレイン電流Idは無視できるレベルとなる。Vの値は、トランジ
スタの構造等により適宜設定できるが、+1V以上とするとよい。
なお、ドレイン電流Idの最小値は理想的には半導体のバンドギャップに依存し、例えば
、バンドギャップが3.2電子ボルトの欠陥のない半導体を用いたトランジスタ(チャネ
ル長とチャネル幅が等しく、短チャネル効果を考慮しない)では、10−31A程度であ
る。
一方、バックゲートトランジスタのバックゲートの電位を適切な値に設定すると、ゲート
の電位Vgが0Vでもドレイン電流Idを十分に低くできる。例えば、ゲートの電位Vg
が0Vのとき、トランジスタの半導体層のゲート側の表面での電位が−Vと同程度かそ
れ以下となるようにバックゲートの電位を設定すると、そのドレイン電流Idは図5(A
)の曲線Bで示されるようになる。すなわち、ゲートの電位Vgを0Vのとき、ドレイン
電流Idは十分に小さく、無視できるレベルとなる。
これは、バックゲートの電位が負であるため、半導体層の裏面側(ゲートとは反対側)の
リーク電流(これは短チャネル効果によるものである)が抑制され、結果として、サブス
レショールド値が低下したことによる寄与が大きい。なお、バックゲートの電位によって
はしきい値も大きく変動させることができる。
バックゲートは一定の電位に保持されることが好ましいが、その目的のためには、バック
ゲートを浮遊状態としておくとよく、例えば、バックゲートをバックゲートの電荷を保持
するために設けられたキャパシタの電極の一に接続しておいてもよい。あるいは、バック
ゲートを半導体メモリ装置に付属して設けられた電池の負極に接続してもよい。いずれに
しても、バックゲートから外部に逃げる電荷は非常に微量であり、キャパシタの電位の変
動や電池の消耗は極めて限定的である。
このようにバックゲートトランジスタを用いることで外部からの電源が遮断された状態(
ゲートの電位とソースの電位がともに0Vとなった状態)でも、ドレイン電流を十分に少
なくすることができる。しかしながら、このようなバックゲートトランジスタを全てのメ
モリセルのトランジスタに採用することが困難な場合がある。
構造的にバックゲートトランジスタは、通常のトランジスタにバックゲートを付加する必
要があるため、プロセスが増加するおそれがある。また、バックゲートを設けるため、回
路設計上、集積度が低下する場合もある。さらには、バックゲートと他の回路との電位差
がかなり大きくなる場合には、バックゲートを十分に離して設ける必要があり、やはり、
集積度を低下させる要因となる。
本発明人は、そのような問題に対して、少数のバックゲートトランジスタをビット線の適
切な部分に挿入することで、全てのメモリセルにおいて十分な保持特性が得られることを
見出した。
上記の本発明の一態様では、例えば、列ドライバーとビット線の間にバックゲートトラン
ジスタを設けることで、ビット線を浮遊状態とし、その電位を一定に保持できる。そして
、ビット線の電位が一定の値であれば、メモリセルのトランジスタのゲートの電位が0V
であっても、ドレイン電流を十分に小さくできる。このことを図5を用いて説明する。
図5(B)はビット線104に挿入されたバックゲートトランジスタ108を示している
。バックゲートトランジスタ108のドレインはビット線104に接続し、ソースは列ド
ライバー102に接続する。また、バックゲートトランジスタ108のゲートはビット線
制御線112に、バックゲートはバックゲート線111に接続される。なお、バックゲー
ト線111は常時、電位V(<0V)に保持されている。
また、ビット線104にはビット線容量121が存在する。ビット線容量121はほとん
どが寄生容量であり、それはビット線104の長さや回路構成等によっても異なるが、通
常、10fF以上、典型的には100fF以上である。もちろん、意図的にビット線に並
列な容量を設けて、それをビット線容量121の一部としてもよい。
ビット線104の電位は、書き込みや読み出しのデータにより変動するが、外部より電源
が供給されている状態では電位V(>0V)以上となるようにする。ここでは、電位は
であったとする。また、外部より電源が供給されている状態ではビット線制御線11
2の電位は、適切な正の値(例えば、V(>0V))であるため、図5(A)の曲線B
に示されるようにバックゲートトランジスタ108はオン状態となる。
ここで、外部の電源が遮断されたとする。このとき、半導体メモリ装置は、電源の遮断を
検知して、まず、ビット線制御線112の電位を0Vもしくはそれより小さい値とする。
そのためバックゲートトランジスタ108はオフ状態となる。半導体メモリ装置の多くの
部分の電位が十分に低下してしまうと、ビット線制御線112の電位は0Vとなる。また
、列ドライバー102の電位も0Vとなるため、バックゲートトランジスタ108のソー
スの電位も0Vとなる。
しかしながら、バックゲートトランジスタ108は外部電源遮断と同時にオフとなり、ビ
ット線104(バックゲートトランジスタ108のドレイン)の電位はVのままである
。さらに、ゲートの電位が0Vのときのバックゲートトランジスタ108のドレイン電流
は、図5(A)に曲線Bで示されるように極めて小さいので、ビット線104の電位は極
めて長期にわたりVに近い値に保持できる。
さて、ビット線104にはメモリセル105が接続されている。図5(C)に示すように
メモリセル105のセルトランジスタ106のドレインの電位は書き込まれているデータ
によって異なるが、外部より電源が供給されている状態では、ビット線104の電位がV
以上であるので、メモリセル105のセルトランジスタ106のドレインの電位もV
以上である。ここではセルトランジスタ106のドレインの電位がV(≧V)であっ
たとする。
さらに、電源遮断後はビット線104の電位は、上記のようにVであるので、セルトラ
ンジスタのソースの電位はVである。一方、外部の電源の遮断によって、ワード線10
3の電位(セルトランジスタ106のゲートの電位)は0Vとなる。この状態でのセルト
ランジスタのドレイン電流は、図5(A)の曲線Aにおいて、ゲートの電位Vgを−V
とした場合と同等である。すなわち、ドレイン電流は非常に小さく、キャパシタ107の
電荷は十分な期間にわたって保持される。
つまり、ビット線104にバックゲートトランジスタ108を挿入すれば、外部からの電
源が遮断された状態においてもビット線104の電位を十分な期間にわたって適切な正の
値に保持でき、その結果、より広範な温度において、さまざまなチャネル長、しきい値の
トランジスタをセルトランジスタに用いて作製された半導体メモリ装置でも、十分なデー
タ保持特性が得られる。また、限られた数のバックゲートトランジスタを配置することで
、全てのメモリセルにバックゲートトランジスタを用いた場合と同等な効果を得ることが
できる。
なお、バックゲートトランジスタ108はビット線104に直列に挿入されるので、オン
状態での抵抗は可能な限り低いことが望ましい。そのためには、バックゲートトランジス
タ108のゲートの電位を高くするとより効果的である。例えば、他のトランジスタのゲ
ートの最高電位(例えば、ワード線103の最高電位)よりも1V以上高いことが好まし
い。あるいは、バックゲートトランジスタのチャネル幅を最小加工線幅(Feature
Size)の10倍以上としてもよい。
なお、外部より電源が供給されている状態においては、ワード線103の最低電位は−V
とすることにより、セルトランジスタ106のオフ状態での抵抗を十分に高くし、キャ
パシタ107に蓄積された電荷を保持することができる。
本発明の半導体メモリ装置の例を示す図である。 従来の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の一態様の原理を説明する図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
(実施の形態1)
本実施の形態では、図1(A)に示す半導体メモリ装置について説明する。図1(A)に
示す半導体メモリ装置は、行ドライバー101、列ドライバー102、行ドライバー10
1に接続する複数のワード線103、列ドライバー102に(間接的に)接続する複数の
ビット線104、それぞれのワード線103とビット線104の交点に設けられるメモリ
セル105を有する。上記の構成は図2に示す従来のDRAMの構成と同様である。
図1(A)に示す半導体メモリ装置ではそれらに加えて、列ドライバー102とそれぞれ
のビット線104の間に挿入されたバックゲートトランジスタ108を有する。なお、バ
ックゲートトランジスタ108はビット線104に挿入されているとも表現できる。ある
いは、バックゲートトランジスタ108のソースが列ドライバー102に接続し、ドレイ
ンがビット線104に接続すると表現してもよい。あるいは、列ドライバー102と、列
ドライバー102に最も近いメモリセル105の間にバックゲートトランジスタ108が
挿入されていると表現してもよい。
バックゲートトランジスタ108のゲートはビット線制御線112に接続し、バックゲー
トはバックゲート線111に接続する。ビット線制御線112はビット線制御回路110
によって電位が設定される。また、バックゲート線111はキャパシタ109の電極の一
と接続し、その電位は、外部の電源の有無に関わらず、適切な負の値に保持されるように
する。
そのためには、キャパシタ109(バックゲート線111)の電位を適切なものとするべ
く電荷を注入した後、バックゲート線111を浮遊状態とするとよい。あるいは、バック
ゲート線111を浮遊状態とした状態で、その一部に数十keV以上のエネルギーの電子
線を注入してもよい。
なお、図1(B)に示すように、バックゲート線111は半導体メモリ装置の形成されて
いる基板上、あるいは、基板のあるパッケージ内に設けられた電池113の負極と接続し
てもよい。バックゲート線111を流れる電流は極めて小さいので、電池113の容量は
非常に小さくてよい。
ビット線制御回路110は、半導体メモリ装置が外部より電源が供給されて半導体メモリ
装置が使用できる状態にあると判断すると、ビット線制御線112に適切な電位を与えて
、バックゲートトランジスタ108をオンとする。また、ビット線制御回路110は、外
部よりの電源が遮断されたと検知した場合、あるいは、外部より電源が供給されている状
態であっても半導体メモリ装置の使用が終了したという状態を検知した場合には、ビット
線制御線112の電位を0V以下として、すみやかにバックゲートトランジスタ108を
オフとする。
(実施の形態2)
図3を用いて本実施の形態の半導体メモリ装置を説明する。図3に示される半導体メモリ
装置は、ビット線104の途中にセンスアンプ114を有するものである。ビット線10
4を適切な長さに分割して、読み出しの際に現れるビット線容量を小さくし、読み出し精
度をあげるためにこのようなセンスアンプ114が導入される。
このようにビット線104中にセンスアンプ114が挿入されていると、例えば、外部の
電源が遮断された際、ビット線104の電荷はセンスアンプ114を介しても流出するこ
ととなる。その結果、外部からの電源が遮断されると、センスアンプに接続するビット線
104の電位は0Vとなってしまう。
したがって、センスアンプ114を挟んで、バックゲートトランジスタを設けて、外部の
電源が遮断された際のビット線104からの電荷の流出を防止することが必要となる。
図3に示される半導体メモリ装置は、列ドライバー102と複数のワード線103と複数
のビット線104とそれぞれのワード線103とビット線104の交点に設けられたメモ
リセル105とを有する。また、ビット線104には、センスアンプ114が挿入されて
いる。
さらに、図3に示される半導体メモリ装置は、実施の形態1で示した半導体メモリ装置と
同様に列ドライバー102とビット線104の間に挿入されたバックゲートトランジスタ
108_1を有する。バックゲートトランジスタ108_1のゲートはビット線制御線1
12_1に接続し、バックゲートはバックゲート線111_1に接続する。バックゲート
線111_1の電位は、外部の電源の有無に関わらず、適切な負の値に保持されるように
する。
また、ビット線104に接続するセンスアンプ114と、センスアンプ114に最も近い
ビット線104に接続するメモリセル105の間にバックゲートトランジスタ108_2
、およびバックゲートトランジスタ108_3を有する。バックゲートトランジスタ10
8_2、およびバックゲートトランジスタ108_3のゲートは、それぞれ、ビット線制
御線112_2およびビット線制御線112_3に接続し、バックゲートは、それぞれ、
バックゲート線111_2およびバックゲート線111_3に接続する。バックゲート線
111_2およびバックゲート線111_3の電位は、外部の電源の有無に関わらず、適
切な負の値に保持されるようにする。
このような半導体メモリ装置では、ビット線制御線112_1乃至ビット線制御線112
_3は実施の形態1で示した場合と同様に状況に応じて電位が変動する。すなわち、半導
体メモリ装置が外部より電源が供給されて半導体メモリ装置が使用できる状態にある場合
には、ビット線制御線112_1乃至ビット線制御線112_3にはバックゲートトラン
ジスタ108_1乃至バックゲートトランジスタ108_3をオンとするような電位が与
えられる。
また、外部の電源が遮断された場合、あるいは、外部より電源が供給されている状態であ
っても半導体メモリ装置の使用が終了した場合には、ビット線制御線112_1乃至ビッ
ト線制御線112_3にはバックゲートトランジスタ108_1乃至バックゲートトラン
ジスタ108_3をオフとするような電位が与えられる。
例えば、外部の電源が遮断された場合には、速やかにビット線制御線112_1乃至ビッ
ト線制御線112_3は0V以下の電位となり、バックゲートトランジスタ108_1乃
至バックゲートトランジスタ108_3をオフとする。この結果、ビット線104は、バ
ックゲートトランジスタ108_1乃至バックゲートトランジスタ108_3で分離され
、列ドライバー102、センスアンプ114に接続する部分の電位が0Vとなっても、そ
の他の部分(メモリセル105が接続している部分)の電位は、適切な電位(>0V)を
維持することができる。
一方で、ワード線103の電位は0Vであるので、メモリセルのセルトランジスタは十分
に高抵抗であり、キャパシタに蓄積された電荷を長期にわたり維持できる。
(実施の形態3)
図4に示す半導体メモリ装置について説明する。図4に示す半導体メモリ装置のメモリセ
ル117の構造は特許文献4に記載されているものと同等であり、その動作等については
特許文献4を参照できる。
本実施の形態のメモリセル117は、図4(B)に示すように、書き込みトランジスタ1
18と読み出しトランジスタ119とキャパシタ120を有し、書き込みトランジスタ1
18のソースと読み出しトランジスタ119のソースはビット線104に接続し、書き込
みトランジスタ118のゲートは書き込みワード線115に接続し、書き込みトランジス
タ118のドレインと読み出しトランジスタ119のゲートがキャパシタ120の電極の
一に接続し、キャパシタ120の電極の他は読み出しワード線116に接続する。
書き込みワード線115と読み出しワード線116の電位は行ドライバー101で制御さ
れる。また、ビット線104の電位は列ドライバー102で制御される。
このように多くの点で違いが認められるが、実施の形態1あるいは実施の形態2のメモリ
セル105と本実施の形態のメモリセル117は、ビット線104に書き込みトランジス
タ118(図1のメモリセル105のセルトランジスタ106に相当)のソースが接続し
、書き込みトランジスタ118のドレインがキャパシタ120の電極の一に接続するとい
う点では同じである。すなわち、データの保存に関しては、書き込みトランジスタ118
がオフ状態で高い抵抗を示す必要がある。
したがって、実施の形態1および実施の形態2で説明したのと同様に、列ドライバー10
2とビット線104の間に挿入されたバックゲートトランジスタ108を設けることで、
外部からの電源が遮断された場合でも十分に高い抵抗を実現できるようにする(図4(A
)参照)。バックゲートトランジスタ108のゲートはビット線制御線112に接続し、
バックゲートはバックゲート線111に接続する。バックゲート線111の電位は、外部
の電源の有無に関わらず、適切な負の値に保持されるようにする。
このような半導体メモリ装置では、ビット線制御線112は実施の形態1で示した場合と
同様に状況に応じて電位が変動する。すなわち、半導体メモリ装置が外部より電源が供給
されて半導体メモリ装置が使用できる状態にある場合には、ビット線制御線112にはバ
ックゲートトランジスタ108をオンとするような電位が与えられる。
また、外部の電源が遮断された場合、あるいは、外部より電源が供給されている状態であ
っても半導体メモリ装置の使用が終了した場合には、ビット線制御線112にはバックゲ
ートトランジスタ108をオフとするような電位が与えられる。
例えば、外部の電源が遮断された場合には、ビット線制御線112は速やかに0V以下の
電位となり、バックゲートトランジスタ108をオフとする。この結果、ビット線104
の電位は、適切な電位(>0V)を維持することができる。
一方で、書き込みワード線115の電位は0Vであるので、メモリセル117の書き込み
トランジスタ118は十分に高抵抗であり、キャパシタ120に蓄積された電荷を長期に
わたり維持できる。
メモリセル117はキャパシタ120の容量が小さくても読み出しトランジスタ119で
信号を増幅してビット線に出力できるという特徴がある。しかし、キャパシタ120の容
量が小さいということは、書き込みトランジスタ118のオフ状態での抵抗が十分に大き
くないと必要な時間のデータの保持が困難であるということを意味する。したがって、電
源遮断時に、バックゲートトランジスタ108でビット線104の電位を適切な正の値を
保持し、書き込みトランジスタ118のオフ状態での抵抗を高めることは本実施の形態で
は、特に効果を奏する。
(実施の形態4)
図6乃至図8を用いて、例えば、図1あるいは図3に示される半導体メモリ装置の作製工
程について簡単に説明する。詳細は公知の半導体集積回路作製技術を参照するとよい。な
お、図6乃至図8は、作製工程を概念的に説明するもので、特定の断面を表すものではな
い。
<図6(A)>
最初に、公知の半導体集積回路作製技術を用いて、半導体等の基板201表面に、素子分
離絶縁物202、N型不純物領域203N、P型不純物領域203P、Nチャネル型トラ
ンジスタのゲート204N、Pチャネル型トランジスタのゲート204P、第1層間絶縁
物205、第1コンタクトプラグ206a乃至第1コンタクトプラグ206d等を形成す
る。ここで、Nチャネル型トランジスタやPチャネル型トランジスタは、半導体メモリ装
置の行ドライバーや列ドライバー、センスアンプ等に用いるとよい。
<図6(B)>
次に、第1層配線208a乃至第1層配線208dを形成し、これを第1埋め込み絶縁物
207に埋め込んだ形状とする。これらで図1の行ドライバー101、列ドライバー10
2、あるいはセンスアンプ114等が形成される。
<図6(C)>
さらに、第2層間絶縁物209、第2コンタクトプラグ210、第2埋め込み絶縁物21
1、第2層配線212a乃至第2層配線212cを形成する。ここで、第2層配線212
bは図1のバックゲートトランジスタ108のバックゲートあるいはバックゲート線11
1に相当する。なお、第2層配線212a乃至第2層配線212cと第1層配線208a
乃至第1層配線208dの間に1層以上の別の配線を有してもよい。
<図7(A)>
さらに、第3層間絶縁物213、第3コンタクトプラグ214a乃至第3コンタクトプラ
グ214c、第3埋め込み絶縁物215、第3層配線216a乃至第3層配線216eを
形成する。なお、第1コンタクトプラグ206a、第1層配線208a、第2コンタクト
プラグ210、第2層配線212a、第2層配線212c、第3コンタクトプラグ214
a、第3コンタクトプラグ214b、第3層配線216a、第3層配線216bは、図1
のビット線104の一部となる。
<図7(B)>
その後、酸化物半導体層217a、酸化物半導体層217bを形成し、これを覆って、ゲ
ート絶縁物218を形成する。この際、ゲート絶縁物218の物理的な厚さが、酸化物半
導体層217a、酸化物半導体層217bの物理的な厚さの2倍以上あると、酸化物半導
体層217a、酸化物半導体層217bをゲート絶縁物218で確実に覆うことができ、
配線間ショートを防止できるので好ましい。
一方、ゲート絶縁物の実効的な厚さ(例えば酸化シリコン換算の厚さ)は酸化物半導体層
217a、酸化物半導体層217bの実効的な厚さの1倍以下であることが好ましい。し
たがって、ゲート絶縁物218には、その誘電率が酸化物半導体層217a、酸化物半導
体層217bの誘電率の2倍の材料を用いることが好ましい。
例えば、酸化ハフニウム、酸化タンタル、酸化ジルコニウム等の高誘電率材料を用いると
よい。また、酸化バリウム、酸化ストロンチウム、酸化カルシウム、酸化リチウム等、シ
リコン半導体とシリサイドを形成する材料であるため、シリコン半導体では使用すること
が避けられてきた材料であっても、酸化物半導体との間では問題が生じないこともあり、
誘電率の高い材料であればゲート絶縁物218に用いることができる。
さらに、第4層配線219a乃至第4層配線219dを形成する。ここで、第4層配線2
19aは図1のバックゲートトランジスタ108のゲートあるいはビット線制御線112
に相当する。また、第4層配線219b乃至第4層配線219dは、図1のワード線10
3に相当する。
<図8参照>
公知のDRAMの作製技術を用いて、スタック型キャパシタを作製する。すなわち、第4
層間絶縁物220、第4コンタクトプラグ221a、第4コンタクトプラグ221bを形
成し、その上に第5層間絶縁物222とキャパシタ電極223a、キャパシタ電極223
bを形成する。さらに、キャパシタ誘電体224とセルプレート225を形成する。この
ようにして半導体メモリ装置を作製できる。
(実施の形態5)
図9および図10を用いて、図4に示される半導体メモリ装置の作製工程について簡単に
説明する。詳細は公知の半導体集積回路作製技術や特許文献2を参照するとよい。なお、
図9および図10は、作製工程を概念的に説明するもので、特定の断面を表すものではな
い。
<図9(A)>
最初に、公知の半導体集積回路作製技術を用いて、半導体等の基板301表面に、BOX
層302、SOI層303a、SOI層303bを形成する。
<図9(B)>
次に、読み出しゲート304aおよび読み出しゲート304bを形成し、これをマスクと
して、SOI層303a、SOI層303bに不純物を注入し、不純物領域305a乃至
不純物領域305dを形成する。ここで、不純物領域305aは図4のバックゲートトラ
ンジスタ108のバックゲートあるいはバックゲート線111に相当する。また、読み出
しゲート304aおよび読み出しゲート304bは図4の読み出しトランジスタ119の
ゲートに相当する。さらに、第1層間絶縁物306を形成し、これを平坦化して、読み出
しゲート304aおよび読み出しゲート304bの上面を露出させる。
<図9(C)>
第1層配線307a乃至第1層配線307e、第1埋め込み絶縁物308を形成する。
<図9(D)>
その後、酸化物半導体層309aおよび酸化物半導体層309bを形成し、これを覆って
、ゲート絶縁物310を形成する。さらに、第2層配線311a乃至第2層配線311e
を形成する。ここで、第2層配線311aは図4のバックゲートトランジスタ108のゲ
ートあるいはビット線制御線112に相当する。また、第2層配線311c、第2層配線
311dは図4の書き込みワード線115に相当し、第2層配線311b、第2層配線3
11eは、図4の読み出しワード線116に相当する。
<図10(A)>
平坦な表面を持つ第2層間絶縁物312を形成し、さらに第1層配線307a、第1層配
線307b、第1層配線307dに接続するコンタクトプラグ313a、コンタクトプラ
グ313b、コンタクトプラグ313cを形成する。
<図10(B)>
第3層配線314aおよび第3層配線314bを形成する。第3層配線314aおよび第
3層配線314bは図4(A)のビット線104に相当する。
<図10(C)>
第3層間絶縁物315を形成する。さらに別の配線や層間絶縁物等を形成してもよい。以
上の工程により、バックゲートトランジスタ316、読み出しトランジスタ317、書き
込みトランジスタ318、キャパシタ319を有する半導体メモリ装置が作製される。バ
ックゲートトランジスタ316は、図4(A)のバックゲートトランジスタ108に相当
する。
また、読み出しトランジスタ317、書き込みトランジスタ318、キャパシタ319は
1つのメモリセルを形成する。読み出しトランジスタ317、書き込みトランジスタ31
8、キャパシタ319は、それぞれ、図4(B)の読み出しトランジスタ119、書き込
みトランジスタ118、キャパシタ120に相当する。
なお、図10(C)には、2つのメモリセル(メモリセル320a、メモリセル320b
)が示されている。これらのメモリセルは同じビット線に接続するメモリセルである。
101 行ドライバー
102 列ドライバー
103 ワード線
104 ビット線
105 メモリセル
106 セルトランジスタ
107 キャパシタ
108 バックゲートトランジスタ
109 キャパシタ
110 ビット線制御回路
111 バックゲート線
112 ビット線制御線
113 電池
114 センスアンプ
115 書き込みワード線
116 読み出しワード線
117 メモリセル
118 書き込みトランジスタ
119 読み出しトランジスタ
120 キャパシタ
121 ビット線容量
201 基板
202 素子分離絶縁物
203N N型不純物領域
203P P型不純物領域
204N Nチャネル型トランジスタのゲート
204P Pチャネル型トランジスタのゲート
205 第1層間絶縁物
206a 第1コンタクトプラグ
206b 第1コンタクトプラグ
206c 第1コンタクトプラグ
206d 第1コンタクトプラグ
207 第1埋め込み絶縁物
208a 第1層配線
208b 第1層配線
208c 第1層配線
208d 第1層配線
209 第2層間絶縁物
210 第2コンタクトプラグ
211 第2埋め込み絶縁物
212a 第2層配線
212b 第2層配線
212c 第2層配線
213 第3層間絶縁物
214a 第3コンタクトプラグ
214b 第3コンタクトプラグ
214c 第3コンタクトプラグ
215 第3埋め込み絶縁物
216a 第3層配線
216b 第3層配線
216c 第3層配線
216d 第3層配線
216e 第3層配線
217a 酸化物半導体層
217b 酸化物半導体層
218 ゲート絶縁物
219a 第4層配線
219b 第4層配線
219c 第4層配線
219d 第4層配線
220 第4層間絶縁物
221a 第4コンタクトプラグ
221b 第4コンタクトプラグ
222 第5層間絶縁物
223a キャパシタ電極
223b キャパシタ電極
224 キャパシタ誘電体
225 セルプレート
301 基板
302 BOX層
303a SOI層
303b SOI層
304a 読み出しゲート
304b 読み出しゲート
305a 不純物領域
305b 不純物領域
305c 不純物領域
305d 不純物領域
306 第1層間絶縁物
307a 第1層配線
307b 第1層配線
307c 第1層配線
307d 第1層配線
307e 第1層配線
308 第1埋め込み絶縁物
309a 酸化物半導体層
309b 酸化物半導体層
310 ゲート絶縁物
311a 第2層配線
311b 第2層配線
311c 第2層配線
311d 第2層配線
311e 第2層配線
312 第2層間絶縁物
313a コンタクトプラグ
313b コンタクトプラグ
313c コンタクトプラグ
314a 第3層配線
314b 第3層配線
315 第3層間絶縁物
316 バックゲートトランジスタ
317 読み出しトランジスタ
318 書き込みトランジスタ
319 キャパシタ
320a メモリセル
320b メモリセル

Claims (9)

  1. 列ドライバーと1以上のビット線と1以上のワード線と1以上のメモリセルと、バックゲートを有するトランジスタを有し、
    前記バックゲートを有するトランジスタのソースは前記ビット線に接続し、
    前記バックゲートを有するトランジスタのドレインは前記列ドライバーに接続し、
    前記バックゲートを有するトランジスタのバックゲートの電位は、前記ワード線の最低電位よりも低く
    前記バックゲートを有するトランジスタのバックゲートに接続する配線は浮遊状態であることを特徴とする半導体メモリ装置。
  2. 列ドライバーと1以上のビット線と1以上のワード線と1以上のメモリセルと、バックゲートを有するトランジスタを有し、
    前記バックゲートを有するトランジスタのソースは前記ビット線に接続し、
    前記バックゲートを有するトランジスタのドレインは前記列ドライバーに接続し、
    前記バックゲートを有するトランジスタのバックゲートの電位は、前記ワード線の最低電位よりも低く
    前記バックゲートを有するトランジスタのゲートの最高電位は、前記ワード線の最高電位よりも1V以上高いことを特徴とする半導体メモリ装置。
  3. 請求項において、
    前記バックゲートを有するトランジスタのバックゲートは電池の負極に接続することを特徴とする半導体メモリ装置。
  4. 請求項1乃至請求項3のいずれかにおいて、
    前記ビット線の最低電位は、前記ワード線の最低電位より1V以上高いことを特徴とする半導体メモリ装置。
  5. 請求項1乃至請求項のいずれかにおいて、
    1つ以上のセンスアンプ回路が前記ビット線に挿入されていることを特徴とする半導体メモリ装置。
  6. 請求項1乃至請求項のいずれかにおいて、
    前記バックゲートを有するトランジスタのゲートを制御する回路を有することを特徴とする半導体メモリ装置。
  7. 請求項1乃至請求項6のいずれかにおいて、
    前記バックゲートを有するトランジスタのバックゲートの電位は、他のいずれの部分よりも低いことを特徴とする半導体メモリ装置。
  8. 請求項1乃至請求項7のいずれかにおいて、
    前記バックゲートを有するトランジスタのチャネル形成領域は逆導電型を有さない半導体が用いられていることを特徴とする半導体メモリ装置。
  9. 請求項1乃至請求項8のいずれかにおいて、
    前記バックゲートを有するトランジスタのチャネル形成領域はバンドギャップが2.5電子ボルト以上の半導体が用いられていることを特徴とする半導体メモリ装置。
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