JP6130953B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、半導体装置とその作製方法に関するものである。特に、情報の記憶
が可能な半導体装置に関する。
半導体装置とは、トランジスタなどの半導体素子が少なくとも一つ設けられた装置をい
う。従って、記憶装置は半導体装置に含まれる。なお、記憶装置とは、複数の記憶素子を
含む装置をいう。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
記憶装置と、電力の供給がなくなっても記憶内容が保持される不揮発性記憶装置に大別さ
れる。
揮発性記憶装置として、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ。以下、ＤＲＡＭと呼ぶ。）及びＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が挙げられる。
従来のトランジスタを用いてＤＲＡＭを構成すると、トランジスタがオフしているとき
にもソースとドレインの間にリーク電流が生じるため、データの保持期間が短い。このた
め、所定の周期で再度の書き込み動作（リフレッシュ動作）を行う必要がある。これは消
費電力を増大させる一因となる。そして、電力の供給が行われない状況下においては、上
記したリフレッシュ動作が行えず、データが失われることになる。
一方で、ＳＲＡＭは、フリップフロップ回路などを用いて記憶内容を保持するため、リ
フレッシュ動作は不要であるが、記憶容量あたりの単価が高い。なお、電力の供給が止ま
ると、ＤＲＡＭと同様に記憶内容は失われる。
不揮発性記憶装置の代表例としては、例えばフラッシュメモリが挙げられる。フラッシ
ュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲー
トを有し、当該フローティングゲートに電荷を注入し、保持させることでデータの保持を
行うため、データの保持期間が半永久的に長く、リフレッシュ動作も不要である（例えば
、特許文献１）。
しかし、書き込みの際に生じるトンネル電流によってチャネル形成領域とフローティン
グゲートの間の絶縁層が劣化するため、書き込み回数が制限される。そのため、例えば、
複雑な周辺回路を設けて各記憶素子の書き込み回数を均一化する手法などが採用される。
しかし、このように、書き込み回数を均一化する手法を採用しても根本的な寿命の問題が
解消するわけではなく、フラッシュメモリは、データの書き換え頻度が高い用途には不向
きであるといえる。
そして、フローティングゲートへの電荷の注入及びフローティングゲートからの電荷の
除去には高い電圧を要するため、昇圧回路などを設ける必要がある。更には、フローティ
ングゲートへの電荷の注入及びフローティングゲートからの電荷の除去には比較的長い時
間を要し、データの書き込み動作及びデータの消去動作の高速化は困難である。
特開昭５７−１０５８８９号公報
本発明の一態様は、不揮発性記憶装置と同様に、電力が供給されなくともデータの保持
が可能であり、且つデータの書き込み回数に制限がなく、更には単位面積あたりの記憶容
量が大きい記憶装置または半導体装置を提供することを課題とする。
本発明の一態様は、動作速度の高いトランジスタと、オフ電流の低いトランジスタを組
み合わせることによって、電力が供給されなくてもキャパシタにデータを保持することが
できる記憶回路の構成を有する半導体装置である。動作速度の高いトランジスタは、多く
の集積回路で用いられているように、シリコン半導体を用いた絶縁ゲート型電界効果トラ
ンジスタを適用することができる。これに対してオフ電流が低いトランジスタは、シリコ
ン半導体よりも禁制帯幅（バンドギャップ）が広い半導体であって、例えば金属酸化物で
なる酸化物半導体を用いた絶縁ゲート型電界効果トランジスタを適用することができる。
この２種類のトランジスタを組み合わせて記憶回路を構成する場合に、２つのトランジス
タを並置すると単位面積あたりの記憶容量を高めるには不向きとなる。そのために、本発
明の一態様は、この２つのトランジスタを、その少なくとも一部が重畳するように設ける
ことで単位面積あたりの記憶容量を高めるようにしている。そして、２つのトランジスタ
の接続構造を簡略化し、しかも高密度配置が可能となるように、本発明の一態様は、一方
のトランジスタのゲート電極と他方のトランジスタのドレイン電極（若しくはソース電極
）が直接接し、かつ重畳するように設けることを特徴の一つとしている。
なお、ここで記憶回路を構成するトランジスタのすべてを酸化物半導体により設ける必
要はない。高速動作を要する箇所には酸化物半導体ではない、その他の半導体材料により
構成されるトランジスタを設けることが好ましい。このような半導体材料として、例えば
単結晶シリコンが挙げられる。
本発明の一態様は、第１のトランジスタと第２のトランジスタを有する半導体装置であ
って、第１のトランジスタは、第１の半導体材料が用いられた第１のチャネル形成領域と
、第１のチャネル形成領域を挟んで設けられた不純物領域と、第１のチャネル形成領域上
に設けられた第１のゲート絶縁層と、少なくとも第１のチャネル形成領域と重畳して第１
のゲート絶縁層上に設けられた第１のゲート電極と、不純物領域と電気的に接続された第
１のソース電極又は第１のドレイン電極と、を含み、第２のトランジスタは、第２のソー
ス電極及び第２のドレイン電極と、第２の半導体材料が用いられ、第２のソース電極及び
第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、第２のチャネル形
成領域上に設けられた第２のゲート絶縁層と、少なくとも第２のチャネル形成領域と重畳
して第２のゲート絶縁層上に設けられた第２のゲート電極と、を含み、第１のトランジス
タと第２のトランジスタは、少なくとも一部が重畳して設けられ、第２のソース電極及び
第２のドレイン電極の一方は、第１のゲート電極と電気的に接続して設けられ、第２のソ
ース電極及び第２のドレイン電極の他方は、第１のゲート電極から離間して設けられてい
ることを特徴とする半導体装置である。
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有
する半導体装置であって、第１のトランジスタは、第１の半導体材料が用いられた第１の
チャネル形成領域と、第１のチャネル形成領域を挟んで設けられた不純物領域と、第１の
チャネル形成領域上に設けられた第１のゲート絶縁層と、少なくとも第１のチャネル形成
領域と重畳して第１のゲート絶縁層上に設けられた第１のゲート電極と、不純物領域と電
気的に接続された第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジ
スタは、第２のソース電極又は第２のドレイン電極と、第２の半導体材料が用いられ、第
２のソース電極及び第２のドレイン電極と電気的に接続された第２のチャネル形成領域と
、第２のチャネル形成領域上に設けられた第２のゲート絶縁層と、少なくとも第２のチャ
ネル形成領域と重畳して第２のゲート絶縁層上に設けられた第２のゲート電極と、を含み
、容量素子は、第２のソース電極または第２のドレイン電極の一方と、第２のゲート絶縁
層と、第２のゲート絶縁層上に設けられた容量素子用電極と、を含み、第１のトランジス
タと第２のトランジスタは、少なくとも一部が重畳して設けられ、第２のソース電極及び
第２のドレイン電極の一方は、第１のゲート電極と電気的に接続して設けられ、第２のソ
ース電極及び第２のドレイン電極の他方は、第１のゲート電極から離間して設けられてい
ることを特徴とする半導体装置である。
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有
する半導体装置であって、第１のトランジスタは、第１の半導体材料が用いられた第１の
チャネル形成領域と、第１のチャネル形成領域を挟んで設けられた不純物領域と、第１の
チャネル形成領域上に設けられた第１のゲート絶縁層と、少なくとも第１のチャネル形成
領域と重畳して第１のゲート絶縁層上に設けられた第１のゲート電極と、不純物領域と電
気的に接続された第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジ
スタは、第２のソース電極又は第２のドレイン電極と、第２の半導体材料が用いられ、第
２のソース電極及び第２のドレイン電極と電気的に接続された第２のチャネル形成領域と
、第２のチャネル形成領域上に設けられた第２のゲート絶縁層と、少なくとも第２のチャ
ネル形成領域と重畳して第２のゲート絶縁層上に設けられた第２のゲート電極と、を含み
、容量素子は、第２のソース電極または第２のドレイン電極の一方と、第２のチャネル形
成領域を一部に含む酸化物半導体層と、第２のゲート絶縁層と、第２のゲート絶縁層上に
設けられた容量素子用電極と、を含み、第１のトランジスタと第２のトランジスタは、少
なくとも一部が重畳して設けられ、第２のソース電極及び第２のドレイン電極の一方は、
第１のゲート電極と電気的に接続して設けられ、第２のソース電極及び第２のドレイン電
極の他方は、第１のゲート電極から離間して設けられていることを特徴とする半導体装置
である。
上記構成の半導体装置において、第１の半導体材料と第２の半導体材料は異なることが
好ましい。
上記構成の半導体装置において、第２の半導体材料は、酸化物半導体であることが好ま
しい。
上記構成の第２の半導体材料が酸化物半導体である半導体装置において、第１のトラン
ジスタと第２のトランジスタの間には複数の絶縁層を有し、複数の絶縁層のうち、少なく
とも第２のトランジスタに接する絶縁層が、スパッタリング法により形成されていること
が好ましい。
上記構成の半導体装置において、第２の半導体材料のエネルギーギャップは３ｅＶより
大きいことが好ましい。例えば、炭化シリコンをはじめとするワイドバンドギャップ材料
（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）な
どを適用してもよい。
上記構成の半導体装置において、第１のトランジスタは、第２のトランジスタよりも高
速動作が可能であることが好ましい。
上記構成の半導体装置において、第２のトランジスタのオフ電流は、第１のトランジス
タのオフ電流よりも小さいことが好ましい。
上記構成の、第２のトランジスタのオフ電流が第１のトランジスタのオフ電流よりも小
さい半導体装置において、第２のトランジスタの室温におけるオフ電流は、１０ｚＡ以下
であることが好ましい。
なお、本明細書において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及す
る場合を除き、その上下を入れ替えたものも含む。
また、本明細書において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
なお、本明細書において、「膜」とは、ＣＶＤ法（プラズマＣＶＤ法などを含む）また
はスパッタリング法などにより、被形成面の全面に形成されたものをいう。一方で、「層
」とは、「膜」が加工されて形成されたもの、または被形成面の全面に形成されて加工を
要しないものをいう。ただし、両者を特に区別することなく用いることがあるものとする
。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
なお、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
不揮発性記憶装置と同様に、電力が供給されなくともデータの保持が可能であり、且つ
データの書き込み回数に制限がなく、更には単位面積あたりの記憶容量が大きい記憶装置
または半導体装置を得ることができる。
本発明の一態様である記憶素子を説明する図。 本発明の一態様である記憶装置を説明する図。 図２の記憶装置の動作を説明する図。 本発明の一態様である記憶装置の読み出し回路を説明する図。 本発明の一態様である記憶装置を説明する図。 本発明の一態様である記憶素子を説明する図。 本発明の一態様である記憶素子を説明する図。 本発明の一態様である記憶素子を説明する図。 本発明の一態様である記憶素子を説明する図。 本発明の一態様である記憶素子の作製方法を説明する図。 本発明の一態様である記憶素子の作製方法を説明する図。 本発明の一態様である記憶素子の作製方法を説明する図。 本発明の一態様である記憶素子の作製方法を説明する図。 本発明の一態様である記憶素子の作製方法を説明する図。 本発明の一態様である記憶素子の作製方法を説明する図。 本発明の一態様である電子機器を説明する図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以
下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳
細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に
示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下の説明で参照する図面における各構成の、位置、大きさ、範囲などは、簡略
化または特徴を際だたせるため、実際の位置、大きさ、範囲などを正確に表していない場
合がある。このため、本発明は、必ずしも、図面に開示された位置、大きさ、範囲などに
限定されるものではない。
なお、以下の説明における「第１」、「第２」、「第３」などの序数は、構成要素の混
同を避けるために便宜上付すものであり、数的に限定するものではない。
本発明の一態様である記憶装置の一例について以下に説明する。
なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために
、ＯＳの符号（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略）を併記する場合がある。
図１（Ａ）は、本発明の一態様である記憶素子の構成を示す回路図である。図１（Ａ）
に示す記憶素子は、トランジスタ１６０、トランジスタ１６２及び容量素子１６４を有す
る。図１（Ａ）において、トランジスタ１６０のソース電極及びドレイン電極の一方は第
１の配線（１ｓｔ Ｌｉｎｅとも記す）に電気的に接続され、トランジスタ１６０のソー
ス電極及びドレイン電極の他方は第２の配線（２ｎｄ Ｌｉｎｅとも記す）に電気的に接
続されている。トランジスタ１６２のソース電極及びドレイン電極の一方は、第３の配線
（３ｒｄ Ｌｉｎｅとも記す）に電気的に接続され、トランジスタ１６２のゲート電極は
、第４の配線（４ｔｈ Ｌｉｎｅとも記す）に電気的に接続されている。そして、トラン
ジスタ１６０のゲート電極と、トランジスタ１６２のソース電極及びドレイン電極の他方
は、容量素子１６４の電極の一方に電気的に接続されている。容量素子１６４の電極の他
方は第５の配線（５ｔｈ Ｌｉｎｅとも記す）に電気的に接続されている。
ここで、トランジスタ１６２には、酸化物半導体を用いたトランジスタが適用される。
酸化物半導体を用いたトランジスタは、酸化物半導体を高純度化し、水素及び水を除去す
ることで、オフ電流を極めて小さくすることができる。このため、トランジスタ１６２を
オフすることで、トランジスタ１６０のゲート電極に与えられた電荷を極めて長時間にわ
たって保持することが可能である。そして、容量素子１６４を有することにより、トラン
ジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、保持されたデータの読
み出しも容易になる。なお、トランジスタ１６２は、チャネル長を１０ｎｍ以上１０００
ｎｍ以下とすることが好ましい。チャネル長を１０ｎｍ以上１０００ｎｍ以下とすること
で、高速動作させることができ、消費電力を抑えることができる。
図１（Ａ）に示す記憶素子におけるデータの書き込み、データの保持、及びデータの読
み出し動作について以下に説明する。
まず、第４の配線によりトランジスタ１６２をオンさせることで、第３の配線から供給
された電荷が、トランジスタ１６０のゲート電極及び容量素子１６４の一方の電極に与え
られる。すなわち、図１（Ａ）のＦＧ部分に電荷が与えられる（書き込み）。ここでは、
異なる二つの電位レベルを与える電荷（以下、「低レベル電荷」若しくは「Ｌｏｗレベル
電荷」、および「高レベル電荷」若しくは「Ｈｉｇｈレベル電荷」という）のいずれかが
与えられるものとする。
その後、第４の配線によりトランジスタ１６２をオフさせることで、図１（Ａ）のＦＧ
部分の電荷が保持される（保持）。
ここで、トランジスタ１６２のオフ電流は極めて小さいため、ＦＧ部分の電荷は長時間
にわたって保持される。
次に、データの読み出しについて説明する。第１の配線に所定の電位（定電位）を与え
た状態で第５の配線に適切な電位（読み出し電位）を与えると、ＦＧ部分に保持された電
荷量（トランジスタ１６０のゲート電極の電位）に応じて、第２の配線の電位は異なるも
のとなる。一般に、トランジスタ１６０をｎ型とすると、トランジスタ１６０のゲート電
極に高レベル電荷が与えられている場合の「みかけのしきい値電圧」Ｖｔｈ＿Ｈは、トラ
ンジスタ１６０のゲート電極に低レベル電荷が与えられている場合の「みかけのしきい値
電圧」Ｖｔｈ＿Ｌより低くなるためである。ここで、トランジスタ１６０の「みかけのし
きい値電圧」とは、第１の配線の電位を定電位としたときにトランジスタ１６０をオンさ
せるために必要な第５の配線の電位をいう。従って、第５の配線の電位をＶｔｈ＿ＨとＶ
ｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えら
れた電荷が、高レベル電荷であるか、または低レベル電荷であるかを判別することができ
る。例えば、高レベル電荷が保持されている場合には、第５の配線の電位がＶ０（＞Ｖｔ
ｈ＿Ｈ）となれば、トランジスタ１６０はオンする。低レベル電荷が保持されている場合
には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０はオフ
したままである。このため、第２の配線の電位を参照することで、保持されているデータ
を判別し、読み出すことができる。
なお、記憶素子をアレイ状に配置して用いる場合には、所望の記憶素子のデータのみを
読み出すことが必要になる。このようにデータを読み出す場合には、ゲート電極の状態に
かかわらずトランジスタ１６０がオフする電位（Ｖｔｈ＿Ｈより小さい電位）を第５の配
線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０がオンす
る電位（Ｖｔｈ＿Ｌより大きい電位）を第５の配線に与えればよい。
次に、データの書き換えについて説明する。データの書き換えは、上記したデータの書
き込み及び保持と同様に行われる。つまり、第４の配線の電位により、トランジスタ１６
２をオンさせる。これにより、第３の配線の電位（新たなデータに係る電位）が、ＦＧ部
分に与えられる。その後、第４の配線の電位により、トランジスタ１６２をオフさせるこ
とで、ＦＧ部分には、新たなデータに係る電位の電荷が与えられた状態となる。
このように、本発明の一態様である記憶素子は、データの再度の書き込みによって、直
接的にデータを書き換えることが可能である。このためフラッシュメモリなどにおいてフ
ローティングゲートからの電荷の引き抜きに際して必要であった高い電圧が不要であり、
フローティングゲートへの電荷の注入及びフローティングゲートからの電荷の除去による
動作速度の低下を抑制することができる。
なお、トランジスタ１６２のソース電極及びドレイン電極の他方とトランジスタ１６０
のゲート電極が電気的に接続されることにより、図１（Ａ）中のＦＧ部分は、フラッシュ
メモリのフローティングゲートと同様に機能する。トランジスタ１６２がオフされている
場合には、ＦＧ部分は絶縁体中に埋設されたものとして扱うことができ、ＦＧ部分に電荷
を保持することができる。本発明の一態様である記憶素子に設けられるトランジスタ１６
２のオフ電流は、シリコンなどにより設けられる従来のトランジスタの１０万分の１以下
とすることができる。そのため、ＦＧ部分からのトランジスタ１６２を介した電荷のリー
クはほとんど起こらないものとして扱うことが可能である。つまり、本発明の一態様であ
る記憶素子を用いることで、電力が供給されなくてもデータの保持が可能な不揮発性の記
憶装置を実現することができる。
例えば、トランジスタ１６２の室温でのオフ電流が１０ｚＡ以下であり、容量素子１６
４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能
である。なお、この保持期間は、トランジスタの特性や容量素子の容量値によって変動す
る。
更には、上記したように、本発明の一態様である記憶素子は、フラッシュメモリとは異
なり、チャネル形成領域とフローティングゲートの間の絶縁層を劣化させるトンネル電流
を用いていない。そのため、書き込み回数が制限されない。更には、従来のフローティン
グゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である
。
図１（Ａ）に示す記憶素子は、トランジスタなどの構成要素が抵抗及び容量を含むもの
として、図１（Ｂ）のように扱うことが可能である。図１（Ｂ）に示すように、トランジ
スタ１６０及び容量素子１６４を、それぞれ、抵抗と容量が並列に接続されたものとして
扱うことができる。Ｒ１及びＣ１は、それぞれ、容量素子１６４の抵抗値と容量値であり
、抵抗値Ｒ１は容量素子１６４を構成する絶縁層による抵抗値に相当する。なお、Ｒ２及
びＣ２は、それぞれ、トランジスタ１６０の抵抗値及び容量値であり、抵抗値Ｒ２はトラ
ンジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわ
ゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量
、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
トランジスタ１６２のゲートリーク電流が十分に小さい場合には、トランジスタ１６２
がオフしているときのソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲ
ＯＳとすると、Ｒ１がＲＯＳより大きく、Ｒ２がＲＯＳより小さい場合には、電荷の保持
期間（データの保持期間ともいえる）は、主としてトランジスタ１６２のオフ電流によっ
て決定される。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さく
とも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外
のリーク電流（例えば、ソースとゲートの間において生じるリーク電流など）が大きいた
めである。このことから、本発明の一態様である記憶素子は、上述の関係を満たすことが
好ましい。
一方で、Ｃ１はＣ２以上であることが好ましい。Ｃ１を大きくすることで、第５の配線
によってＦＧ部分の電位を制御する際（例えば、読み出しの際）に、第５の配線の電位の
変動を低く抑えることができるためである。
なお、Ｒ１とＲ２は、トランジスタ１６０やトランジスタ１６２のゲート絶縁層によっ
て決定される。Ｃ１及びＣ２についても同様である。よって、ゲート絶縁層の材料や厚さ
などを適切に選択することで、上記した関係を満たす記憶素子を実現することができる。
本発明の一態様である記憶素子において、ＦＧ部分はフラッシュメモリなどのフローテ
ィングゲート型のトランジスタのフローティングゲートと同様に機能するが、ＦＧ部分は
、フラッシュメモリなどのフローティングゲートとは本質的に異なる特徴を有する。従来
のフラッシュメモリでは、コントロールゲートに高電界をかけてトンネル電流を発生させ
るため、その電界の影響が隣接するセルのフローティングゲートに及ぶことを防ぐために
、各記憶素子間の間隔をある程度保つ必要が生じる。これにより、記憶装置の高集積化が
阻害される。
更には、フラッシュメモリの上記原理によって、絶縁層の劣化が進行し、書き換え回数
が制限されている。
本発明の一態様である記憶素子は、トランジスタのスイッチングによって動作し、従来
のフラッシュメモリのようにトンネル電流による電荷注入が行われない。すなわち、フラ
ッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セ
ルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、従来よ
りも高集積化することができる。
更には、後述するようにトランジスタ１６０とトランジスタ１６２を重畳させて設ける
ことで、更なる高集積化も可能となる。
そして、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜
（トンネル絶縁膜）中を電荷が移動するために、該ゲート絶縁膜（トンネル絶縁膜）の劣
化が不可避であった。しかしながら、本発明の一態様に係る記憶素子においては、書き込
み用トランジスタのスイッチング動作によりデータの書き込みがなされるため、従来問題
とされていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回
数の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本
発明の一態様に係る記憶素子は、１×１０９回（１０億回）以上の書き込みも可能である
。
そして、トンネル電流による電荷の注入を用いないため、記憶素子の劣化の原因が存在
しない。つまり、フラッシュメモリと比較して高い耐久性と信頼性を有することになる。
そして、高電界が不要であるため、少なくとも当該記憶素子にとっては昇圧回路が不要
である。そのため、大型の周辺回路を設けなくてもよく、記憶装置の狭額縁化が可能にな
る。
なお、Ｃ１を構成する絶縁層の比誘電率εｒ１と、Ｃ２を構成する絶縁層の比誘電率ε
ｒ２とを異ならせる場合には、Ｃ１の面積Ｓ１は、Ｃ２の面積Ｓ２の２倍以下であること
が好ましく（より好ましくは、面積Ｓ１は面積Ｓ２以下であり）、且つＣ２はＣ１よりも
小さいことが好ましい。具体的には、例えば、絶縁層の材料として、Ｃ１では酸化ハフニ
ウムなどのｈｉｇｈ−ｋ材料でなる層と酸化物半導体でなる層との積層構造としてεｒ１
を１０以上（好ましくは１５以上）とし、Ｃ２では酸化シリコン層としてεｒ２＝３〜４
とすればよい。このような構成を併用することで、本発明の一態様である記憶素子は、よ
り高集積化することが可能である。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタを用いる場合について
のものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジス
タを用いることもできる。
以上説明したように、本発明の一態様である記憶素子は、オフ状態でのソースとドレイ
ン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジ
スタとは異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性
の記憶素子を有している。
書き込み用トランジスタのオフ電流は、使用時の温度（例えば、２５℃）で１００ｚＡ
以下、好ましくは１０ｚＡ以下、さらに好ましくは、１ｚＡ以下であることが望ましい。
シリコンを用いたトランジスタでは、このように低いオフ電流を得ることは困難であるが
、酸化物半導体を用いたトランジスタにより実現することが可能になる。このため、書き
込み用トランジスタとしては、酸化物半導体を含むトランジスタを用いることが好ましい
。
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が
小さいため、比較的移動度が低くてもスイッチング速度を十分に大きくすることが可能で
ある。よって、該トランジスタを書き込み用トランジスタとして用いることで、ＦＧ部分
に与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。
なお、書き込み用トランジスタのオフ電流が小さいため、ＦＧ部分に保持させる電荷量
を少なくすることができる。更には、データの書き込み動作及びデータの消去動作の高速
化が可能であり、データの書き換えを高速に行うことができる。
読み出し用トランジスタとしては、読み出しの速度を高くするために、高速で動作する
トランジスタを用いることが好ましい。例えば、読み出し用トランジスタとしては、スイ
ッチング速度が１ナノ秒以下のトランジスタを用いることが好ましい。
データの書き込みは、書き込み用トランジスタをオンさせることにより、書き込み用ト
ランジスタのソース電極またはドレイン電極の他方と、容量素子の電極の一方と、読み出
し用トランジスタのゲート電極とが電気的に接続されたＦＧ部分に電圧を印加し、その後
、書き込み用トランジスタをオフ状態とすることで、ＦＧ部分に所定量の電荷を保持させ
ることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さいため、ＦＧ部
分に供給された電荷は長時間にわたって保持される。オフ電流が例えば実質的に０であれ
ば、リフレッシュ動作が不要となるか、または、リフレッシュ動作を行う場合であっても
、その頻度を極めて低く（例えば、一ヶ月〜一年に一度程度）することができ、記憶素子
の消費電力を十分に低減することができる。
なお、本発明の一態様である記憶素子では、記憶素子へのデータの再度の書き込みによ
ってデータを直接書き換えることが可能である。このためフラッシュメモリなどにおいて
必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制すること
ができる。
なお、本発明の一態様である記憶素子に印加される電圧（記憶素子の各端子に同時に印
加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）のデータ
を書き込む場合、一つの記憶素子において、５Ｖ以下、好ましくは３Ｖ以下である。
なお、本発明の一態様である記憶素子は、書き込み用トランジスタと、読み出し用トラ
ンジスタと、容量素子と、を少なくとも含んでいればよく、容量素子の面積が小さくても
動作可能である。従って、例えば、ひとつの記憶素子あたり６つのトランジスタを必要と
するＳＲＡＭと比較して単位面積あたりの記憶容量を大きくすることができる。
さらに、本発明の一態様である記憶素子に用いる酸化物半導体は、エネルギーギャップ
が３．０〜３．５ｅＶと大きく、熱励起キャリアが極めて少ないこともあり、例えば、１
５０℃もの高温環境下でも記憶素子の電流−電圧特性に劣化が見られない。本発明の一態
様である記憶素子に用いるトランジスタは、１５０℃の高温下であっても特性の劣化を起
こさず、且つオフ電流が１００ｚＡ以下と極めて小さい。
図２は、本発明の一態様である記憶装置として、図１を用いて説明した記憶素子をマト
リクス状に配置した記憶装置の構成を例示している。なお、説明を簡略にするため、図２
には、縦２個（行）×横２個（列）の記憶素子をマトリクス状に配置した構成を示してい
るが、以下の説明では、縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状
に配置された記憶装置について説明する。
図２に示す記憶装置では、複数の記憶素子１１００が縦ｍ個（行）×横ｎ個（列）（ｍ
、ｎは自然数）のマトリクス状に配置され、その外側に第１の駆動回路１１１１、第２の
駆動回路１１１２、第３の駆動回路１１１３及び第４の駆動回路１１１４が配置され、こ
れらの駆動回路と記憶素子１１００がｍ本のワード線ＷＬ、ｍ本の第２の信号線Ｓ２、ｎ
本のビット線ＢＬ、ｎ本のソース線ＳＬ及びｎ本の第１の信号線Ｓ１によって接続されて
いる。ここで、記憶素子１１００は、図１（Ａ）に示したものを用いる。
記憶素子１１００において、第１のトランジスタは図１（Ａ）のトランジスタ１６０に
相当し、第２のトランジスタは図１（Ａ）のトランジスタ１６２に相当し、容量素子は図
１（Ａ）の容量素子１６４に相当する。そして、ソース線ＳＬは図１（Ａ）の第１の配線
に相当し、ビット線ＢＬは図１（Ａ）の第２の配線に相当し、第１の信号線Ｓ１は図１（
Ａ）の第３の配線に相当し、第２の信号線Ｓ２は図１（Ａ）の第４の配線に相当し、ワー
ド線ＷＬは図１（Ａ）の第５の配線に相当する。
すなわち、記憶素子１１００において、第１のトランジスタのソース電極及びドレイン
電極の一方はソース線ＳＬに電気的に接続され、第１のトランジスタのソース電極及びド
レイン電極の他方はビット線ＢＬに電気的に接続されている。第２のトランジスタのソー
ス電極及びドレイン電極の一方は、第１の信号線Ｓ１に電気的に接続され、第２のトラン
ジスタのゲート電極は、第２の信号線Ｓ２に電気的に接続されている。そして、第１のト
ランジスタのゲート電極と、第２のトランジスタのソース電極及びドレイン電極の他方は
、容量素子の電極の一方に電気的に接続されている。容量素子の電極の他方はワード線Ｗ
Ｌに電気的に接続されている。
そして、記憶素子１１００のそれぞれは、ソース線ＳＬとビット線ＢＬとの間に、並列
に接続されている。例えば、ｉ行ｊ列の記憶素子１１００（ｉ、ｊ）（ｉは１以上ｍ以下
の整数、ｊは１以上ｎ以下の整数）は、ソース線ＳＬ（ｊ）、ビット線ＢＬ（ｊ）、第１
の信号線Ｓ１（ｊ）、ワード線ＷＬ（ｉ）、第２の信号線Ｓ２（ｉ）、にそれぞれ接続さ
れている。
ソース線ＳＬ及びビット線ＢＬは、第１の駆動回路１１１１に接続されており、第１の
信号線Ｓ１は第３の駆動回路１１１３に接続されており、第２の信号線Ｓ２は第２の駆動
回路１１１２に接続されており、ワード線ＷＬは第４の駆動回路１１１４に接続されてい
る。なお、ここでは、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回
路１１１３、第４の駆動回路１１１４をそれぞれ独立に設けているが、これに限定されず
、いずれか一または複数の機能を有するデコーダを用いてもよい。
次に、図３に示すタイミングチャートを用いて、図２に示す記憶装置の書き込み動作及
び読み出し動作について説明する。
ここでは、簡単のため、２行×２列の記憶装置の動作について説明することとするが、
本発明はこれに限定されない。
図３において、Ｓ１（１）及びＳ１（２）は、それぞれ第１の信号線Ｓ１の電位、Ｓ２
（１）及びＳ２（２）は、それぞれ第２の信号線Ｓ２の電位、ＢＬ（１）及びＢＬ（２）
は、それぞれビット線ＢＬの電位、ＷＬ（１）及びＷＬ（２）は、ワード線ＷＬの電位、
ＳＬ（１）及びＳＬ（２）は、それぞれソース線ＳＬの電位に相当する。
まず、１行目の記憶素子１１００（１，１）、及び記憶素子１１００（１，２）への書
き込み、１行目の記憶素子１１００（１，１）、及び記憶素子１１００（１，２）からの
読み出しを行う場合について説明する。なお、以下では、記憶素子１１００（１，１）へ
書き込むデータを”１”とし、記憶素子１１００（１，２）へ書き込むデータを”０”と
する場合について説明する。
はじめに、書き込みについて説明する。１行目書き込み期間において、１行目の第２の
信号線Ｓ２（１）に電位ＶＨを与え、１行目の第２のトランジスタをオンさせる。また、
２行目の第２の信号線Ｓ２（２）に０Ｖを与え、２行目の第２のトランジスタをオフさせ
る。
次に、１列目の第１の信号線Ｓ１（１）に電位Ｖ２、２列目の第１の信号線Ｓ１（２）
に電位０Ｖを与える。
その結果、記憶素子１１００（１，１）のＦＧ部分には電位Ｖ２が、記憶素子１１００
（１，２）のＦＧ部分には０Ｖが与えられる。ここでは、電位Ｖ２は第１のトランジスタ
のしきい値電圧より高い電位とする。そして、１行目の信号線Ｓ２（１）の電位を０Ｖと
して、１行目の第２のトランジスタをオフさせることで、書き込みを終了する。
なお、ワード線ＷＬ（１）、ＷＬ（２）は０Ｖとしておく。また、１列目の第１の信号
線Ｓ１（１）の電位を変化させる前に１行目の第２の信号線Ｓ２（１）を０Ｖとする。書
き込み後の、ワード線ＷＬに接続される端子を制御ゲート電極、第１のトランジスタのソ
ース電極をソース電極、第２のトランジスタのドレイン電極をドレイン電極、とそれぞれ
見なした記憶素子のしきい値は、データ”０”ではＶｗ０、データ”１”ではＶｗ１とな
る。ここで、記憶素子のしきい値とは、第１のトランジスタのソース電極とドレイン電極
の間の抵抗が変化する、ワード線ＷＬに接続される端子の電圧をいうものとする。なお、
Ｖｗ０＞０＞Ｖｗ１とする。
次に、読み出しについて説明する。１行目の読み出し期間において、１行目のワード線
ＷＬ（１）に０Ｖを与え、２行目のワード線ＷＬ（２）には電位ＶＬを与える。電位ＶＬ
はしきい値Ｖｗ１より低い電位とする。ＷＬ（１）を０Ｖとすると、１行目において、デ
ータ”０”が保持されている記憶素子１１００（１，２）の第１のトランジスタはオフ、
データ”１”が保持されている記憶素子１１００（１，１）の第１のトランジスタはオン
となる。ＷＬ（２）を電位ＶＬとすると、２行目において、データ”０”、”１”のいず
れが保持されている記憶素子１１００であっても、第１のトランジスタはオフとなる。
次に、１列目のソース線ＳＬ（１）、２列目のソース線ＳＬ（２）に電位０Ｖを与える
。
その結果、ビット線ＢＬ（１）−ソース線ＳＬ（１）間は記憶素子１１００（１，１）
の第１のトランジスタがオンであるため低抵抗となり、ビット線ＢＬ（２）−ソース線Ｓ
Ｌ（２）間は記憶素子１１００（１，２）の第１のトランジスタがオフであるため、高抵
抗となる。ビット線ＢＬ（１）、ビット線ＢＬ（２）に接続される読み出し回路は、ビッ
ト線の抵抗の違いから、データを読み出すことができる。
また、第２の信号線Ｓ２（１）には０Ｖを、第２の信号線Ｓ２（２）には電位ＶＬを与
え、第２のトランジスタを全てオフしておく。１行目のＦＧ部分の電位は０ＶまたはＶ２
であるから、第２の信号線Ｓ２（１）を０Ｖとすることで１行目の第２のトランジスタを
全てオフすることができる。一方、２行目のＦＧ部分の電位は、ワード線ＷＬ（２）に電
位ＶＬが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、
第２のトランジスタがオンとなることを防止するために、第２の信号線Ｓ２（２）をワー
ド線ＷＬ（２）と同じ低電位とする。以上により、第２のトランジスタを全てオフするこ
とができる。
上記したように、読み出しには読み出し回路を用いる。
図４（Ａ）は、読み出し回路の一例を示す。図４（Ａ）に示す読み出し回路は、トラン
ジスタとセンスアンプ回路を有する。トランジスタのソース電極とドレイン電極の一方に
は電位Ｖｄｄが印加され、トランジスタのソース電極とドレイン電極の他方には、センス
アンプ回路の＋端子とビット線が接続される。トランジスタのゲート電極にはバイアス電
位Ｖｂｉａｓが印加される。なお、ここで、バイアス電位Ｖｂｉａｓは０より高く、Ｖｄ
ｄより低い。
記憶素子が高抵抗の場合には、センスアンプ回路の＋端子に入力される電位が参照電位
Ｖｒｅｆより高くなり、センスアンプ回路はデータ”１”を出力する。一方、記憶素子が
低抵抗の場合には、センスアンプ回路の−側に入力される電位が参照電位Ｖｒｅｆより低
くなり、センスアンプ回路はデータ”０”を出力する。
図４（Ｂ）は、読み出し回路の他の一例を示す。図４（Ｂ）に示す読み出し回路は、ト
ランジスタとクロックドインバータを有する。トランジスタのソース電極とドレイン電極
の一方には電位Ｖｄｄが印加され、トランジスタのソース電極とドレイン電極の他方には
、クロックドインバータの入力とビット線が接続される。トランジスタのゲート電極にも
電位Ｖｄｄが印加される。
図４（Ｂ）に示す読み出し回路を用いる場合の出力電位について説明する。記憶素子１
１００（１，１）の第１のトランジスタがオンしているとき、ビット線ＢＬ（１）とソー
ス線ＳＬ（１）の間は低抵抗である。そのため、クロックドインバータの入力は低電位と
なり、出力Ｄ（１）はＨｉｇｈとなる。一方で、ビット線ＢＬ（２）とソース線ＳＬ（２
）の間は高抵抗であるため、クロックドインバータには高電位が入力され、出力Ｄ（２）
はＬｏｗとなる。
なお、読み出し回路は、図４に示した構成に限定されない。例えば、読み出し回路はプ
リチャージ回路を有してもよいし、参照電位Ｖｒｅｆの代わりに参照用のビット線がセン
スアンプ回路に接続される構成としてもよい。
ここでは、図１に示す記憶素子が設けられた記憶装置（図２）を用いたが、本発明はこ
れに限定されない。図１に示す記憶素子を用いて、図２とは異なる形態の他の記憶装置を
構成することも可能である。
図５は、図１に示す記憶素子を用いて構成した、図２とは異なる形態の他の記憶装置を
示す。図５は、記憶素子が直列に接続された、いわゆるＮＡＮＤ型の記憶装置の回路図で
ある。
図５に示す記憶装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２
信号線Ｓ２、複数本のワード線ＷＬ及び複数の記憶素子を有する。図５では、ソース線Ｓ
Ｌ及びビット線ＢＬを１本ずつ有する構成となっているが、これに限定されず、ソース線
ＳＬとビット線ＢＬも複数本有していてもよい。
図５に示す各記憶素子において、第２のトランジスタ（図１に示すトランジスタ１６２
に相当）のソース電極及びドレイン電極の一方は、第１の信号線Ｓ１に電気的に接続され
、第２のトランジスタのゲート電極は、第２の信号線Ｓ２に電気的に接続されている。そ
して、第１のトランジスタ（図１に示すトランジスタ１６０に相当）のゲート電極と、第
２のトランジスタのソース電極及びドレイン電極の他方は、容量素子の電極の一方に電気
的に接続されている。容量素子の電極の他方はワード線ＷＬに電気的に接続されている。
ここで、ビット線ＢＬとソース線ＳＬの間には、ｋ個（ｋは自然数）の各記憶素子が有
する第１のトランジスタのソース電極とドレイン電極が順に直列に接続され、第１の記憶
素子の第１のトランジスタのソース電極はビット線ＢＬに電気的に接続され、終端に位置
する第ｋの記憶素子の第１のトランジスタのドレイン電極はソース線ＳＬに電気的に接続
されている。
図５に示す記憶装置は、行ごとに書き込み動作と読み出し動作を行う。書き込み動作は
次のように行われる。すなわち、書き込みする行の第２の信号線Ｓ２により、書き込みす
る行の第２のトランジスタをオンさせる。これにより、指定した行の第１のトランジスタ
のゲート電極に第１の信号線Ｓ１の電位が与えられ、ＦＧ部分に所定の電荷が注入される
。このようにして、指定した行の記憶素子にデータを書き込むことができる。
そして、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線
ＷＬに、第１のトランジスタのゲート電極の電荷によらず、第１のトランジスタがオン状
態となるような電位を与え、読み出しを行う行以外の第１のトランジスタをオン状態とす
る。それから、読み出しを行う行のワード線ＷＬに、第１のトランジスタのゲート電極が
有する電荷によって、第１のトランジスタのオン状態またはオフ状態が選択されるような
電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに
接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−
ビット線ＢＬ間の複数の第１のトランジスタは、読み出しを行う行を除いてオン状態なの
で、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行の第１のトラ
ンジスタの状態によって決定される。つまり、読み出しを行う行の第１のトランジスタの
ゲート電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる
値をとる。このようにして、指定した行の記憶素子からデータを読み出すことができる。
次に、本発明の一態様である図１（Ａ）に示す記憶素子の上面図と断面図について、図
６を参照して説明する。ここで、図６（Ｂ）は上面図を示し、図６（Ａ）は図６（Ｂ）の
Ｃ１−Ｃ２及びＤ１−Ｄ２における断面図を示す。
図６に示す記憶素子は、基板１００にトランジスタ１６０が設けられ、トランジスタ１
６０では少なくともゲート電極１１０が層間絶縁層１２５、層間絶縁層１２６及び層間絶
縁層１２８から露出されており、露出されたゲート電極１１０に接して、トランジスタ１
６２のソース電極またはドレイン電極１４２ａが設けられている。ソース電極またはドレ
イン電極１４２ａは、トランジスタ１６２のソース電極またはドレイン電極としてのみな
らず、容量素子１６４の電極としても機能する。容量素子１６４は、ソース電極またはド
レイン電極１４２ａ、電極１４８ｂ、酸化物半導体層１４４及びゲート絶縁層１４６によ
り構成される。ここで、トランジスタ１６０とトランジスタ１６２は、少なくとも一部が
重畳して設けられている。
なお、図６において、トランジスタ１６０は基板１００に設けられている。基板１００
としては、高速で動作させることが可能な半導体材料を有する基板を用いればよく、例え
ば単結晶シリコン基板を用いることができる。基板１００として単結晶シリコン基板を用
いると、トランジスタ１６０を特に高速で動作させることができる。
なお、図６において、トランジスタ１６２はトランジスタ１６０上に設けられている。
トランジスタ１６２は酸化物半導体層１４４を有する。
なお、トランジスタ１６０及びトランジスタ１６２は、いずれもｎ型トランジスタであ
るものとして説明するが、ｐ型トランジスタを用いてもよい。
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１
１６と、高濃度不純物領域１２０と、チャネル形成領域１１６上に設けられたゲート絶縁
層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート電極１１０と、高濃度不純物
領域１２０と電気的に接続されるソース電極またはドレイン電極１５４を有する。高濃度
不純物領域１２０とソース電極またはドレイン電極１５４の間には、金属化合物領域１２
４が設けられている。
そして、基板１００の表面近傍にはトランジスタ１６０を囲むように素子分離絶縁層１
０６が設けられており、トランジスタ１６０を覆って、層間絶縁層１２５、層間絶縁層１
２６及び層間絶縁層１２８が設けられている。層間絶縁層１２５、層間絶縁層１２６及び
層間絶縁層１２８はトランジスタ１６０を覆って形成された後に、少なくともゲート電極
１１０を露出させるまでＣＭＰなどによって削られている。
図６におけるトランジスタ１６２は、層間絶縁層１２８上に設けられたソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４
４、ゲート絶縁層１４６及びゲート電極１４８ａを有する。酸化物半導体層１４４は、ソ
ース電極またはドレイン電極１４２ａとソース電極またはドレイン電極１４２ｂの間に、
これらに接して設けられ、酸化物半導体層１４４のチャネル形成領域に重畳してゲート電
極１４８ａが設けられている。
ここで、酸化物半導体層１４４は、水素などの不純物を十分に除去して高純度化し、さ
らに十分な酸素供給によって酸素欠損に起因する欠陥準位を低減させたものであることが
好ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９／ｃｍ
３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以
下とする。ここで、酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩ
ＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）での測定値
を基準としている。このように、水素が十分に除去されて高純度化され、酸素が十分に供
給されて酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体
層では、キャリア濃度が１×１０１２／ｃｍ３未満、好ましくは、１×１０１１／ｃｍ３
未満、より好ましくは測定限界値未満となる。このような酸化物半導体層を用いることで
、例えば、室温でのオフ電流密度（オフ電流をトランジスタのチャネル幅で除した値）は
１０ｚＡ／μｍ〜１００ｚＡ／μｍとなる。このように、ｉ型化（真性化）または実質的
にｉ型化された酸化物半導体を用いることで、オフ電流が極端に小さいトランジスタを得
ることができる。
なお、図６に示すトランジスタ１６２が有する酸化物半導体層１４４は島状に加工され
ていない。そのため、加工の際のエッチングによって酸化物半導体層１４４が汚染される
ことを防止することができ、酸化物半導体層１４４を高純度に保持することが可能になる
。
なお、図６に示す容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を
積層させることで、ソース電極またはドレイン電極１４２ａと、電極１４８ｂの間の絶縁
性を十分に確保することができる。
なお、ソース電極またはドレイン電極１４２ａとソース電極またはドレイン電極１４２
ｂは、テーパー形状にすることが好ましい。酸化物半導体層１４４の被覆性を向上させ、
段切れを防止することができるためである。ここで、特に好ましくは、テーパー角は、例
えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（
例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する
面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角（内角）を示す。
なお、トランジスタ１６２及び容量素子１６４の上には、層間絶縁層１５０が設けられ
ており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
そして、層間絶縁層１５２から基板１００に達する開口が設けられており、層間絶縁層
１５２上及び該開口にソース電極またはドレイン電極１５４が設けられている。ソース電
極またはドレイン電極１５４は金属化合物領域１２４に達するように設けられている。
なお、本発明の一態様である記憶素子は、図６に示すものに限定されない。
例えば、図７に示すように、層間絶縁層１２６が設けられていなくてもよい。層間絶縁
層１２６を形成しないことで、工程数が減り、スループットを向上させることができる。
または、図８に示すようにゲート絶縁層１０８ａ及びゲート電極１１０の側面に接して
サイドウォール絶縁層１１８を有していてもよい。サイドウォール絶縁層１１８を有する
場合には、後述するように、低濃度不純物領域を形成することができる。低濃度不純物領
域により、ドレイン端近傍の電界を緩和することができるため、オフ電流を低減させるこ
とができる。
または、図９に示すように、図７の構成と図８の構成を組み合わせて用いてもよい。
次に、図８に示す記憶素子に含まれるトランジスタ１６０の作製方法について説明する
。
まず、半導体材料を含む基板１００を用意する（図１０（Ａ））。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書においては、絶縁表面上にシリコン以
外の半導体材料により構成される半導体層が設けられた基板も含む。つまり、「ＳＯＩ基
板」が有する半導体材料は、シリコンに限定されない。更には、「ＳＯＩ基板」には、ガ
ラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものも含まれる
ものとする。
次に、基板１００上に、素子分離絶縁層１０６を形成するためのマスクとなる保護層１
０２を形成する（図１０（Ａ））。保護層１０２としては、例えば、酸化シリコン、酸化
窒化シリコン、窒化酸化シリコンまたは窒化シリコンなどにより形成される絶縁層を用い
ることができる。なお、この工程の前または後に、トランジスタのしきい値電圧を調整す
るために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基
板１００に添加してもよい。基板１００がシリコン基板の場合には、ｎ型の導電性を付与
する不純物元素としては、例えば、リン（Ｐ）または砒素（Ａｓ）などを用いることがで
きる。そして、ｐ型の導電性を付与する不純物元素としては、例えば、硼素（Ｂ）、アル
ミニウム（Ａｌ）またはガリウム（Ｇａ）などを用いることができる。
なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いも
のであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ
：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に
、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５
〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いも
のであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸
素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１
０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化
シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水
素の含有比率が上記の範囲内に含まれるものとする。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われて
いない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導
体領域と分離された半導体領域１０４が形成される（図１０（Ｂ））。当該エッチングに
は、ドライエッチングを用いることが好ましいが、ウェットエッチングを用いてもよい。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
次に、少なくとも半導体領域１０４を覆って絶縁膜を形成し、半導体領域１０４に重畳
する領域の絶縁膜を選択的に除去することで、素子分離絶縁層１０６を形成する（図１０
（Ｂ））。この絶縁膜は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは窒
化シリコンなどを用いて形成されるとよい。絶縁膜の除去は、ＣＭＰなどの研磨処理また
はエッチング処理などを用いて行えばよい。半導体領域１０４の形成後（素子分離絶縁層
１０６の形成後）に、保護層１０２を除去する。
次に、半導体領域１０４上に絶縁膜を形成し、当該絶縁膜上に導電膜を形成する。
ここで形成する絶縁膜は後にゲート絶縁層１０８ａとなるものであり、ＣＶＤ法または
スパッタリング法などを用いて、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、
ハフニウムシリケート、窒素が添加されたハフニウムシリケート若しくは窒素が添加され
たハフニウムアルミネートなどを含む膜を単層で、または積層して形成するとよい。他に
は、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化または窒
化することで形成してもよい。高密度プラズマ処理は、例えば、ヘリウム（Ｈｅ）、アル
ゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス、酸素、酸化窒素、
アンモニア、窒素、水素などの混合ガスを用いて行うことができる。ここで、絶縁膜の厚
さは、１ｎｍ以上１００ｎｍ以下とすればよく、１０ｎｍ以上５０ｎｍ以下とすることが
好ましい。
ここで形成する導電膜は、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法など
を用いて、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タ
ングステン（Ｗ）などの金属材料により形成することができる。または、多結晶シリコン
などの半導体材料を用いて形成してもよい。なお、ここでは、導電膜を金属材料により形
成する場合の一例について示すものとする。
その後、当該絶縁膜及び当該導電膜を選択的にエッチングして、ゲート絶縁層１０８ａ
とゲート電極１１０を形成する。
次に、ゲート電極１１０を覆って絶縁膜を形成する。そして、ゲート電極１１０をマス
クとして半導体領域１０４にリン（Ｐ）または砒素（Ａｓ）などを添加して、浅い接合深
さの不純物領域１１４を形成する。なお、ここではｎ型トランジスタを形成するためにリ
ン（Ｐ）または砒素（Ａｓ）を添加しているが、ｐ型トランジスタを形成する場合には、
硼素（Ｂ）またはアルミニウム（Ａｌ）などの不純物元素を添加すればよい。不純物領域
１１４の形成により、半導体領域１０４のゲート絶縁層１０８ａの下部に、チャネル形成
領域１１６が形成される（図１０（Ｃ））。ここで、添加する不純物の濃度は適宜設定す
ることができるが、半導体素子が高度に微細化される場合には、その濃度を高くすること
が好ましい。なお、ここでは、絶縁膜１１２を形成した後に不純物領域１１４を形成する
工程を採用しているが、不純物領域１１４を形成した後に絶縁膜１１２を形成する工程と
してもよい。
次に、サイドウォール絶縁層１１８を形成する（図１０（Ｄ））。サイドウォール絶縁
層１１８は、絶縁膜１１２を覆って絶縁膜を形成した後に、当該絶縁膜に異方性の高いエ
ッチング処理を行うことで、自己整合的に形成することができる。なお、この際に、絶縁
膜１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１１４の上
面を露出させるとよい。なお、サイドウォール絶縁層１１８は、高集積化などの目的のた
めに形成されない場合もある（例えば図６）。
次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８などを覆っ
て絶縁膜を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）または砒素
（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する。その後、この絶縁膜を除
去し、ゲート電極１１０、サイドウォール絶縁層１１８、高濃度不純物領域１２０などを
覆って金属膜１２２を形成する（図１０（Ｅ））。金属膜１２２は、真空蒸着法、スパッ
タリング法またはスピンコート法などの各種成膜方法を用いて形成することができる。金
属膜１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な
金属化合物となる金属材料を用いて形成することが好ましい。このような金属材料として
は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎｉ
）、コバルト（Ｃｏ）、白金（Ｐｔ）などが挙げられる。
次に、熱処理を施して、上記金属膜１２２と基板１００の半導体材料を反応させる。こ
れにより、高濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図１０
（Ｆ））。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート
電極１１０の金属膜１２２と接触する部分にも、金属化合物領域が形成されることになる
。
この熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることがで
きる。もちろん、その他の熱処理方法を用いてもよいが、金属化合物の形成に係る化学反
応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが
好ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成さ
れるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成する
ことで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合
物領域１２４を形成した後、金属膜１２２を除去する。
次に、上述の工程により形成された各構成を覆って、層間絶縁層１２５、層間絶縁層１
２６及び層間絶縁層１２８を形成する（図１０（Ｇ））。層間絶縁層１２５、層間絶縁層
１２６及び層間絶縁層１２８は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンま
たは窒化シリコンなどの無機絶縁材料を含む材料を用いて形成することができる。または
、ポリイミド、アクリルなどの有機絶縁材料を用いて形成することも可能である。なお、
ここでは、層間絶縁層１２５、層間絶縁層１２６と層間絶縁層１２８の積層構造としてい
るが、本発明はこれに限定されない。
ここで、層間絶縁層１２５は、ＣＶＤ法などにより形成することが好ましく、層間絶縁
層１２６は、成膜時の雰囲気の水素などの濃度を十分に低くしたスパッタリング法により
形成することが好ましい。層間絶縁層１２５をＣＶＤ法などにより形成することでスルー
プットが向上し、層間絶縁層１２６をスパッタリング法により形成することで酸化物半導
体層１４４に水または水素などの不純物が混入することを防ぐことができる。なお、トラ
ンジスタ１６０はシリコン半導体を使用しているので、水素化処理を行うことが好ましい
。水素化処理は、層間絶縁層１２５の形成後、またはその前の段階で行うことが好ましい
。
なお、図６に示す記憶素子を作成する場合には、層間絶縁層１２５、層間絶縁層１２６
及び層間絶縁層１２８の形成後、ＣＭＰ又はエッチング処理などによってゲート電極１１
０を露出させる。
以上説明したように、トランジスタ１６０が形成される（図１０（Ｈ））。トランジス
タ１６０は、高速動作が可能であるため、当該トランジスタを用いて論理回路（演算回路
ともいう）などを構成することができる。すなわち、記憶装置の駆動回路などに用いるこ
ともできる。
なお、図６に示す記憶素子を作製する場合には、サイドウォール絶縁層１１８を形成せ
ずに上記と同様に作製すればよい。
次に、図６に示すトランジスタ１６２の作製方法について説明する。
ゲート電極１１０、層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８上に導電
膜及び絶縁膜を形成し、該導電膜及び該絶縁膜を選択的にエッチングして、絶縁層１４１
ａ、絶縁層１４１ｂ、ソース電極またはドレイン電極１４２ａ及びソース電極またはドレ
イン電極１４２ｂを形成する（図１１（Ａ））。ここで、ソース電極またはドレイン電極
１４２ａは、ゲート電極１１０と直接接続されるように形成する。
ソース電極またはドレイン電極１４２ａ及びソース電極またはドレイン電極１４２ｂを
形成するための導電膜は、他の導電膜と同様に形成することができる。
次に、絶縁層１４１ａ及び絶縁層１４１ｂを選択的にエッチングして、ソース電極また
はドレイン電極１４２ａ上に絶縁層１４３ａを形成し、ソース電極またはドレイン電極１
４２ｂ上に絶縁層１４３ｂを形成する（図１１（Ｂ））。
絶縁層１４３ａ及び絶縁層１４３ｂを設けることにより、後に形成されるゲート電極と
、ソース電極またはドレイン電極１４２ａ又はソース電極またはドレイン電極１４２ｂと
の間の寄生容量を低減することができる。
なお、絶縁層１４３ａ及び絶縁層１４３ｂの形成は上記した工程に限定されない。例え
ば、ソース電極またはドレイン電極１４２ａ及びソース電極またはドレイン電極１４２ｂ
を形成した後にこれらを覆って絶縁膜を形成し、該絶縁膜を選択的にエッチングして絶縁
層１４３ａ及び絶縁層１４３ｂを形成してもよい。
次に、ソース電極またはドレイン電極１４２ａ及びソース電極またはドレイン電極１４
２ｂを覆って酸化物半導体層１４４を形成し、酸化物半導体層１４４上にゲート絶縁層１
４６を形成する（図１１（Ｃ））。
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、
三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ
−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−
Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ
系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、一元系金属酸化物であ
るＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができ
る。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高く
オフ電流を十分に小さくすることが可能であり、電界効果移動度も高いため、半導体材料
として好ましい。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ
）ｍ（ｍ＞０）で表記されるものがある。または、Ｇａに代えてＭを用い、ＩｎＭＯ３（
ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリ
ウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ
）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例え
ば、Ｍとしては、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＦｅ、Ｇａ及びＮｉ、Ｇａ及びＭｎ、Ｇ
ａ及びＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出される
ものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層１４４をスパッタリング法で作製するためのターゲットとしては、Ｉｎ
：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるも
のを用いることが好ましい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ
＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比
］）の組成比を有するターゲットなどを用いることができる。または、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや
、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するタ
ーゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比
を有するターゲットを用いることもできる。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上
、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用い
ることにより、緻密な構造の酸化物半導体層１４４を形成することが可能である。
酸化物半導体層１４４の形成雰囲気は、希ガス（好ましい一例としてアルゴン（Ａｒ）
）雰囲気、酸素雰囲気、または、希ガス（好ましい一例としてアルゴン（Ａｒ））と酸素
の混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物
などの不純物が、濃度１ｐｐｍ以下（好ましくは濃度１０ｐｐｂ以下）まで除去された高
純度ガス雰囲気を用いることが好適である。
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処
理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４
００℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の
被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水
などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４
を形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物
半導体層１４４に含まれる不純物を低減することができる。更には、スパッタによる損傷
を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用
いることが好ましい。例えば、クライオポンプ、イオンポンプまたはチタンサブリメーシ
ョンポンプなどを用いることができる。または、ターボポンプにコールドトラップを加え
たものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や
水などを除去することができるため、酸化物半導体層１４４中の不純物濃度を低減するこ
とができる。
なお、酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間
との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸
素（酸素１００％）雰囲気、またはアルゴン（Ａｒ）（アルゴン（Ａｒ）１００％）雰囲
気、または酸素とアルゴン（Ａｒ）の混合雰囲気、といった条件を適用することができる
。なお、パルス直流電源を用いると、ごみ（成膜時に形成される粉状の物質など）の発生
を抑制することができ、膜厚分布も均一となるため好ましい。酸化物半導体層１４４の厚
さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１
ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層１４４を用いることで、
微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導
体材料や、記憶装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料
や用途などに応じて選択することもできる。
なお、酸化物半導体層１４４をスパッタリング法により形成する前には、アルゴン（Ａ
ｒ）ガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば層間絶縁
層１２８の表面）の付着物を除去することが好ましい。ここで、逆スパッタとは、通常の
スパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表
面にイオンを衝突させることによってその表面を改質する方法をいう。処理表面にイオン
を衝突させる方法としては、アルゴン（Ａｒ）雰囲気中で処理表面側に高周波電圧を印加
して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン（Ａｒ）雰囲
気に代えて窒素、ヘリウム、酸素雰囲気を適用してもよい。
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行うことが好まし
い。この第１の熱処理によって酸化物半導体層１４４に含まれる過剰な水素（水や水酸基
を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低
減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、また
は４００℃以上５００℃以下とする。
なお、熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰
囲気中、４５０℃、１時間の条件で行えばよい。この間、酸化物半導体層１４４は大気に
触れさせず、水や水素が混入しないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻
射によって、被処理物を加熱する装置を用いてもよい。例えば、熱処理装置として、ＧＲ
ＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ
、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウ
ムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物
を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。
ガスとしては、アルゴン（Ａｒ）などの希ガス、または窒素のような、熱処理によって被
処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、加熱された不活性ガス雰囲気中に被処理物を投入し、数
分間加熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行っても
よい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。そして、被処理物の
耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを
、酸素を含むガスに切り替えてもよい。酸素を含む雰囲気において第１の熱処理を行うこ
とで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるため
である。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム（Ｈｅ）、ネオン（
Ｎｅ）、アルゴン（Ａｒ）など）を主成分とする雰囲気であって、水、水素などが含まれ
ない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム（
Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）などの希ガスの純度を、６Ｎ（９９．９９９
９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐ
ｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ
型に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジ
スタを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから
、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理
や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形
成後、などのタイミングにおいて行うことも可能である。なお、このような脱水化処理、
脱水素化処理は、一回に限らず複数回行ってもよい。
ゲート絶縁層１４６は、ＣＶＤ法またはスパッタリング法などを用いて、酸化シリコン
、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニ
ウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート、窒素が添加されたハフ
ニウムシリケート若しくは窒素が添加されたハフニウムアルミネートなどを含む膜を単層
で、または積層して形成するとよい。ここで、絶縁膜の厚さは、１ｎｍ以上１００ｎｍ以
下とすればよく、１０ｎｍ以上５０ｎｍ以下とすることが好ましい。なお、ゲート絶縁層
１４６の形成後には、不活性ガス雰囲気中または酸素雰囲気中で熱処理（第２の熱処理）
を行うのが好ましい。
なお、ゲート絶縁層１４６は、スパッタリング法により形成することが好ましい。ゲー
ト絶縁層１４６をスパッタリング法により形成することで酸化物半導体層１４４に水また
は水素などの不純物が混入することを防ぐことができる。
次に、ゲート絶縁層１４６上において、トランジスタ１６２のチャネル形成領域となる
領域と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４
２ａと重畳する領域に電極１４８ｂを形成する（図１１（Ｄ）参照）。
ゲート電極１４８ａ及び電極１４８ｂは、ゲート絶縁層１４６上に導電膜を形成した後
に、当該導電膜を選択的にエッチングすることによって形成することができる。ゲート電
極１４８ａ及び電極１４８ｂとなる導電膜は、スパッタリング法をはじめとするＰＶＤ法
や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電
極またはドレイン電極１４２ａなどの場合と同様である。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ及び電極１４８ｂ上に、層間絶縁層１
５０及び層間絶縁層１５２を形成する（図１２（Ａ））。
なお、層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表
面が平坦になるように層間絶縁層１５２を形成することで、記憶素子を微細化した場合な
どにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができるた
めである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法
を用いて行うことができる。
次に、層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８、酸化物半導体層１４
４、ゲート絶縁層１４６、層間絶縁層１５０及び層間絶縁層１５２を選択的にエッチング
して、トランジスタ１６０の金属化合物領域１２４に達する開口１５１を形成する（図１
２（Ｂ））。エッチングとしては、ドライエッチング及びウェットエッチングのいずれか
を用いればよいが、微細化の観点からはドライエッチングを用いることが好ましい。
そして、開口１５１に埋め込むように、導電膜を形成し、エッチングを行うことで、ソ
ース電極またはドレイン電極１５４を形成することができ、図６に示す記憶素子が完成す
る。ここで、導電膜を形成する際には、例えば、開口を含む領域にＰＶＤ法によりチタン
膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むよう
にタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成
されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここ
では金属化合物領域１２４）との接触抵抗を低減させる機能を有する。そして、その後に
形成される窒化チタン膜は、導電膜の拡散を抑制するバリア機能を備える。または、チタ
ンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよ
い。
なお、図７及び図９に示す記憶素子についても、図６及び図８に示す記憶素子と同様に
、上記工程により作製することができる。
以上説明したように、トランジスタ１６０、トランジスタ１６２及び容量素子１６４を
有する記憶装置を作製することができる。
なお、上記工程の後に、さらに電極や配線、絶縁層などを形成してもよい。配線の構造
として、層間絶縁層と導電層の積層構造でなる多層配線構造を採用することにより、高密
度に集積化した記憶装置を提供することができる。
なお、本発明の一態様において、トランジスタ１６２の作製方法は、上記した工程に限
定されない。酸化物半導体層１４４を適宜パターニングするなどしてトランジスタ１６２
を作製してもよい。
次に、ベース基板上に単結晶半導体層が設けられたＳＯＩ基板の作製方法について、図
１３を参照して説明し、その後、該ＳＯＩ基板を用いたトランジスタの作製方法について
、図１４を参照して説明する。
まず、ベース基板５００を準備する（図１３（Ａ））。ベース基板５００としては、絶
縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミ
ノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラ
ス基板、石英基板、セラミック基板、サファイア基板が挙げられる。または、窒化シリコ
ンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用い
てもよい。
なお、ベース基板５００として単結晶シリコン基板、単結晶ゲルマニウム基板などの半
導体基板を用いてもよい。ベース基板５００として半導体基板を用いる場合には、ガラス
基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なＳＯＩ基板を
得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓ
ｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いてもよい。または、多結
晶半導体基板を用いてもよい。太陽電池級シリコンや、多結晶半導体基板などを用いる場
合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することが
できる。
ここでは、ベース基板５００としてガラス基板を用いる場合について説明する。ベース
基板５００として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を
図ることができる。
ベース基板５００の表面は、あらかじめ洗浄しておくことが好ましい。具体的には、ベ
ース基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合
溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、Ｆ
ＰＭ（フッ酸、過酸化水素水、純水の混合液）などを用いて超音波洗浄を行えばよい。こ
のような洗浄処理を行うことによって、ベース基板５００の表面の平坦性向上や、ベース
基板５００の表面に残存する研磨粒子の除去が可能である。
次に、ベース基板５００の表面に、窒素含有層５０２（例えば、窒化シリコン膜などの
窒素を含有する絶縁膜を含む層）を形成する（図１３（Ｂ））。窒素含有層５０２は、Ｃ
ＶＤ法またはスパッタリング法などを用いて形成することができる。
ここで形成される窒素含有層５０２は、後に単結晶半導体層を貼り合わせるための層（接
合層）となる。なお、窒素含有層５０２は、ベース基板に含まれるナトリウム（Ｎａ）な
どの不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。
ここでは窒素含有層５０２を接合層として用いるため、その表面が所定の平坦性を有する
ように窒素含有層５０２を形成することが好ましい。具体的には、表面の平均面粗さ（Ｒ
ａ、算術平均粗さともいう）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６０ｎｍ
以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、自乗平均粗さが０．４５ｎｍ以
下となるように窒素含有層５０２を形成する。なお、上述の平均面粗さまたは自乗平均粗
さには、例えば、１０μｍ×１０μｍの領域において測定した値を用いることができる。
膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲と
する。このように、表面の平坦性を高めておくことで、単結晶半導体層の接合不良を防止
することができる。
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用
いる（図１３（Ｃ））。なお、ここでは、ボンド基板として単結晶半導体基板を用いるが
、これに限定されない。
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム
基板、単結晶シリコンゲルマニウム基板などの第１４族元素でなる単結晶半導体基板を用
いることができる。または、ガリウムヒ素やインジウムリンなどの化合物半導体基板を用
いてもよい。なお、単結晶半導体基板５１０は円形のものに限定されず、例えば、矩形な
どに加工されたものであってもよい。なお、単結晶半導体基板５１０は、ＣＺ（チョクラ
ルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図１３（Ｄ））。なお、
汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）
、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、
希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）などを用いて単結
晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に
吐出して洗浄してもよい。
酸化膜５１２は、例えば、酸化シリコン膜または酸化窒化シリコン膜などを単層で、ま
たは積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法
、ＣＶＤ法またはスパッタリング法などが挙げられる。なお、ＣＶＤ法などを用いて酸化
膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン
（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）などの有機シランを用いて酸化シリコ
ン膜を形成することが好ましい。
ここでは、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここ
では、酸化シリコン膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加し
て行うことが好ましい。
例えば、塩素が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行
うことにより、塩素により酸化された酸化膜５１２を形成することができる。この場合、
酸化膜５１２は、塩素原子を含有する膜となる。このような塩素による酸化により、外因
性の不純物である重金属（例えば、鉄（Ｆｅ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モ
リブデン（Ｍｏ）など）を捕集して金属の塩化物を形成し、これを除去して単結晶半導体
基板５１０の汚染を低減させることができる。なお、ベース基板５００と貼り合わせた後
においても、ベース基板に含まれるナトリウム（Ｎａ）などの不純物を固定し、単結晶半
導体基板５１０の汚染を防止することができる。
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限定されない。酸化膜５１
２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０の表面をフッ素により酸
化する方法としては、単結晶半導体基板５１０をＨＦ溶液に浸漬させた後に酸化性雰囲気
中で熱酸化処理を行う方法、またはＮＦ３を酸化性雰囲気中に添加して熱酸化処理を行う
方法などが挙げられる。
次に、イオンを電界で加速して単結晶半導体基板５１０に照射して添加することで、単
結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図
１３（Ｅ））。
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イ
オンの入射角などによって調節することができる。なお、脆化領域５１４は、イオンの平
均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単
結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例
えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上
２００ｎｍ以下となるようにイオンの平均侵入深さを調節すればよい。
イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができ
る。イオンドーピング装置としては、例えば、プロセスガスをプラズマ励起して生成され
た全てのイオン種を被処理体に照射する非質量分離型の装置が挙げられる。この装置では
、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。一方、イオ
ン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質
量分離し、ある特定の質量のイオン種を被処理体に照射する。
次に、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例に
ついて説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンは、Ｈ３
＋の比率を高くするとよい。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋の
割合が５０％以上（より好ましくは８０％以上）となるようにするとよい。Ｈ３ ＋の割合
を高めることで、イオン照射の効率を向上させることができる。
なお、添加するイオンは水素に限定されない。ヘリウム（Ｈｅ）などのイオンを添加し
てもよい。そして、添加するイオンは一種類に限定されず、複数種類のイオンを添加して
もよい。例えば、イオンドーピング装置を用いて水素とヘリウム（Ｈｅ）を同時に照射す
る場合には、別々の工程で照射する場合と比較して工程数を削減することができると共に
、後の単結晶半導体層の表面荒れを抑えることが可能である。
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同
時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの
照射を行うことによって、これら重金属による単結晶半導体基板５１０が汚染されること
を防ぐことができる。
次に、ベース基板５００と単結晶半導体基板５１０を対向させ、窒素含有層５０２の表
面と酸化膜５１２の表面を密着させる。このように窒素含有層５０２の表面と酸化膜５１
２の表面を密着させることで、ベース基板５００と単結晶半導体基板５１０が貼り合わせ
られる（図１３（Ｆ））。
ベース基板５００と単結晶半導体基板５１０を貼り合わせる際には、ベース基板５００
または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２
以下、の圧力を加えることが好ましく、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加
えることがより好ましい。このように圧力を加えて貼り合わせ面を接近させ、密着させる
と、密着させた部分において窒素含有層５０２と酸化膜５１２の接合が生じ、当該部分を
始点としてほぼ全面に自発的な接合が生じる。この接合には、ファンデルワールス力や水
素結合が作用しており、常温で行うことができる。
なお、単結晶半導体基板５１０とベース基板５００を貼り合わせる前には、貼り合わせ
る面に対して、表面処理を行うことが好ましい。表面処理を行うことで、貼り合わせ面で
の接合強度を向上させることができる。
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理を組
み合わせて用いることができる。または、異なる複数のウェット処理を組み合わせてもよ
いし、異なる複数のドライ処理を組み合わせてもよい。
なお、単結晶半導体基板５１０とベース基板５００を貼り合わせた後には、接合をより
強固にするための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における
分離が生じない温度（例えば、室温以上４００℃未満）とする。または、この温度範囲で
加熱しつつ、窒素含有層５０２と酸化膜５１２を接合させてもよい。上記熱処理には、拡
散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）
装置またはマイクロ波加熱装置などを用いることができる。なお、上記した温度条件は一
例であり、これに限定されるものではない。
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して
、ベース基板５００上に、窒素含有層５０２と酸化膜５１２を介して、単結晶半導体層５
１６を形成する（図１３（Ｇ））。
なお、上記した分離時の熱処理温度は、できる限り低いものであることが好ましい。分
離時の熱処理温度が低いほど、単結晶半導体層５１６の表面荒れを抑えることができるた
めである。具体的には、例えば、上記の分離時の熱処理御温度は、３００℃以上６００℃
以下とすればよく、５００℃以下（４００℃以上）とすると、より効果的である。
なお、単結晶半導体基板５１０を分離した後に、単結晶半導体層５１６に対して、５０
０℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減さ
せてもよい。
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦
性を向上させ、且つ欠陥の少ない単結晶半導体層５１８を形成する。なお、レーザー光の
照射処理に代えて、熱処理を行ってもよい。
なお、ここでは、単結晶半導体層５１６の分離時の熱処理の直後にレーザー光の照射処
理を行っているが、本発明はこれに限定されない。単結晶半導体層５１６の分離時の熱処
理の後にエッチング処理を施して、単結晶半導体層５１６の表面の欠陥が多い領域を除去
してから、レーザー光の照射処理を行ってよいし、単結晶半導体層５１６の表面の平坦性
を向上させてからレーザー光の照射処理を行ってもよい。なお、上記のエッチング処理と
しては、ウェットエッチングまたはドライエッチングのどちらを用いてもよい。または、
上述のようにレーザー光を照射した後、単結晶半導体層５１６に薄膜化工程を行ってもよ
い。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの
いずれか一方または双方を用いればよい。
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ること
ができる（図１３（Ｈ））。
次に、上記のＳＯＩ基板を用いたトランジスタ５７０の作製方法について、図１４を参
照して説明する。
図１４（Ａ）は、図１３に示す方法で作製したＳＯＩ基板の一部を示す断面図である。
まず、単結晶半導体層５１８を島状に加工して、半導体層５２０を形成する（図１４（
Ｂ））。なお、この工程の前後において、トランジスタのしきい値電圧を調整するために
、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層
に添加してもよい。半導体がシリコンの場合には、ｎ型の導電性を付与する不純物元素と
して、例えば、リン（Ｐ）や砒素（Ａｓ）などを用いることができる。ｐ型の導電性を付
与する不純物元素としては、例えば、硼素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇ
ａ）などを用いることができる。
次に、半導体層５２０を覆って、絶縁層５２２を形成する（図１４（Ｃ））。絶縁層５
２２は、後にゲート絶縁層となるものである。ここでは、プラズマＣＶＤ法を用いて、酸
化シリコン膜を単層で形成する。絶縁層５２２の材料及び形成方法は、特定のものに限定
されない。
次に、絶縁層５２２上に導電膜を形成した後、該導電膜を選択的にエッチングして、半
導体層５２０上に重畳してゲート電極５２４を形成する（図１４（Ｄ））。ゲート電極５
２４の材料及び形成方法は、特定のものに限定されない。
次に、ゲート電極５２４をマスクとして、一導電型を付与する不純物元素を半導体層５
２０に添加して、不純物領域５２６を形成する（図１４（Ｅ））。なお、ここでは、ｎ型
トランジスタを形成するために、リン（Ｐ）または砒素（Ａｓ）を添加するが、ｐ型トラ
ンジスタを形成する場合には、ボロン（Ｂ）またはアルミニウム（Ａｌ）などの不純物元
素を添加すればよい。
次に、ゲート電極５２４の側面にサイドウォール絶縁層５２８を形成する。サイドウォ
ール絶縁層５２８は、絶縁層５２２及びゲート電極５２４を覆って絶縁層を形成した後、
当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成すること
ができる。なお、このとき、絶縁層５２２を部分的にエッチングしてゲート絶縁層５２２
ａを形成すると共に、不純物領域５２６を露出させるとよい。
次に、ゲート電極５２４とサイドウォール絶縁層５２８をマスクとして、一導電型を付
与する不純物元素を、不純物領域５２６に添加する。なお、不純物領域５２６に添加する
不純物元素は、先の工程で添加した不純物元素（すなわち、不純物領域５２６に既に含ま
れる不純物元素）と同じ導電型の不純物元素である。そして、その濃度は、先の工程より
高くする。当該不純物元素の添加により、半導体層５２０には、一対の高濃度不純物領域
５３０、一対の低濃度不純物領域５３２及びチャネル形成領域５３４が形成される（図１
４（Ｇ））。高濃度不純物領域５３０は、ソース領域またはドレイン領域として機能する
。
なお、半導体層５２０がシリコンを含む材料でなる場合には、ソース領域及びドレイン
領域をさらに低抵抗化するために、半導体層５２０の一部をシリサイド化したシリサイド
領域を形成してもよい。シリサイド化は、半導体層に金属を接触させ、加熱処理（例えば
、ＧＲＴＡ法またはＬＲＴＡ法など）を行うことにより、半導体層中のシリコンと金属と
を反応させて行う。シリサイド領域としては、コバルトシリサイド領域またはニッケルシ
リサイド領域を形成すればよい。半導体層５２０が薄い場合には、半導体層５２０の底ま
でシリサイド反応を進めてもよい。シリサイド化に用いることができる金属材料としては
、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバ
ルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、バナジ
ウム（Ｖ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）な
どが挙げられる。なお、加熱処理としてレーザー光の照射を行ってもシリサイド領域を形
成することができる。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層５３６及び層間絶
縁層５３８を形成する（図１４（Ｈ））。層間絶縁層５３６及び層間絶縁層５３８は、酸
化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸
化アルミニウム、酸化タンタルなどの無機絶縁材料を含む材料を用いて形成することがで
きる。または、ポリイミド、アクリルなどの有機絶縁材料を用いて形成することも可能で
ある。なお、ここでは、層間絶縁層５３６と層間絶縁層５３８の積層構造としているが、
これに限定されない。層間絶縁層５３６と層間絶縁層５３８のいずれか一方が形成されて
いなくてもよいし、更に他の複数の層が積層されていてもよい。なお、層間絶縁層５３８
の形成後、層間絶縁層５３８の表面をＣＭＰまたはエッチング処理などによって平坦化し
ておくことが好ましい。このＣＭＰまたはエッチング処理により、ゲート電極５２４を露
出させる。
または、層間絶縁層５３６及び層間絶縁層５３８の一部をエッチングしてゲート電極５
２４を露出させ、該開口に導電膜を形成してゲート電極５２４に電気的に接続される電極
を形成してもよい。
以上説明したように、ＳＯＩ基板を用いたトランジスタ５７０が形成される（図１４（
Ｈ））。トランジスタ５７０は、高速動作が可能であるため、当該トランジスタを用いて
論理回路（演算回路ともいう）などを構成することができる。すなわち、記憶装置の駆動
回路などに用いることもできる。
なお、上記工程の後に、さらに電極や配線、絶縁層などを形成してもよい。配線の構造
として、層間絶縁層と導電層の積層構造でなる多層配線構造を採用することにより、高密
度に集積化した記憶装置を提供することができる。
トランジスタ５７０が設けられたＳＯＩ基板を用いることで、図６などと同様に、図１
５に示すように記憶素子を作製することができる。
次に、本発明の一態様である電子機器について説明する。本発明の一態様である電子機
器には、上記説明した記憶装置の少なくとも一つを搭載させる。本発明の一態様である電
子機器として、例えば、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）
、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタ
ルビデオカメラ等のカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジ
ョン受信機ともいう）などが挙げられる。
図１６（Ａ）は、ノート型のパーソナルコンピュータであり、筐体９０１、筐体９０２
、表示部９０３、キーボード９０４などによって構成されている。筐体９０１と筐体９０
２内には、上記の記憶装置が設けられている。図１６（Ａ）に示すノート型のパーソナル
コンピュータに上記の記憶装置を搭載することで、消費電力を低減し、記憶装置の占有面
積を小さくすることができる。
図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体９１１には、表示部９１３と、
外部インターフェイス９１５と、操作ボタン９１４などが設けられている。更には、携帯
情報端末を操作するスタイラス９１２などを備えている。本体９１１内には、上記の記憶
装置が設けられている。図１６（Ｂ）に示すＰＤＡに上記の記憶装置を搭載することで、
消費電力を低減し、記憶装置の占有面積を小さくすることができる。
図１６（Ｃ）は、電子ペーパーを実装した電子書籍９２０であり、筐体９２１と筐体９
２３の２つの筐体で構成されている。筐体９２１及び筐体９２３には、それぞれ表示部９
２５及び表示部９２７が設けられている。筐体９２１と筐体９２３は、軸部９３７により
接続されており、該軸部９３７を軸として開閉動作を行うことができる。そして、筐体９
２１は、電源９３１、操作キー９３３、スピーカー９３５などを備えている。筐体９２１
、筐体９２３の少なくとも一には、上記の記憶装置が設けられている。図１６（Ｃ）に示
す電子書籍に上記の記憶装置を搭載することで、消費電力を低減し、記憶装置の占有面積
を小さくすることができる。
図１６（Ｄ）は、携帯電話機であり、筐体９４０と筐体９４１の２つの筐体で構成され
ている。さらに、筐体９４０と筐体９４１は、スライドし、図１６（Ｄ）のように展開し
ている状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
そして、筐体９４１は、表示パネル９４２、スピーカー９４３、マイクロフォン９４４、
操作キー９４５、ポインティングデバイス９４６、カメラ用レンズ９４７、外部接続端子
９４８などを備えている。そして、筐体９４０は、携帯電話機の充電を行う太陽電池セル
９４９、外部メモリスロット９５０などを備えている。なお、アンテナは、筐体９４１に
内蔵されている。筐体９４０と筐体９４１の少なくとも一には、上記の記憶装置が設けら
れている。図１６（Ｄ）に示す携帯電話機に上記の記憶装置を搭載することで、消費電力
を低減し、記憶装置の占有面積を小さくすることができる。
図１６（Ｅ）は、デジタルカメラであり、本体９６１、表示部９６７、接眼部９６３、
操作スイッチ９６４、表示部９６５、バッテリー９６６などによって構成されている。本
体９６１内には、上記の記憶装置が設けられている。図１６（Ｅ）に示すデジタルカメラ
に上記の記憶装置を搭載することで、消費電力を低減し、記憶装置の占有面積を小さくす
ることができる。
図１６（Ｆ）は、テレビジョン装置９７０であり、筐体９７１、表示部９７３、スタン
ド９７５などで構成されている。テレビジョン装置９７０の操作は、筐体９７１が備える
スイッチや、リモコン操作機９８０により行うことができる。筐体９７１及びリモコン操
作機９８０の少なくとも一には、上記の記憶装置が設けられている。図１６（Ｆ）に示す
テレビジョン装置に上記の記憶装置を搭載することで、消費電力を低減し、記憶装置の占
有面積を小さくすることができる。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１１０ ゲート電極
１１２ 絶縁膜
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属膜
１２４ 金属化合物領域
１２５ 層間絶縁層
１２６ 層間絶縁層
１２８ 層間絶縁層
１４１ａ 絶縁層
１４１ｂ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 層間絶縁層
１５１ 開口
１５２ 層間絶縁層
１５４ ソース電極またはドレイン電極
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
５００ ベース基板
５０２ 窒素含有層
５１０ 単結晶半導体基板
５１２ 酸化膜
５１４ 脆化領域
５１６ 単結晶半導体層
５１８ 単結晶半導体層
５２０ 半導体層
５２２ 絶縁層
５２２ａ ゲート絶縁層
５２４ ゲート電極
５２６ 不純物領域
５２８ サイドウォール絶縁層
５３０ 高濃度不純物領域
５３２ 低濃度不純物領域
５３４ チャネル形成領域
５３６ 層間絶縁層
５３８ 層間絶縁層
５７０ トランジスタ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ キーボード
９１１ 本体
９１２ スタイラス
９１３ 表示部
９１４ 操作ボタン
９１５ 外部インターフェイス
９２０ 電子書籍
９２１ 筐体
９２３ 筐体
９２５ 表示部
９２７ 表示部
９３１ 電源
９３３ 操作キー
９３５ スピーカー
９３７ 軸部
９４０ 筐体
９４１ 筐体
９４２ 表示パネル
９４３ スピーカー
９４４ マイクロフォン
９４５ 操作キー
９４６ ポインティングデバイス
９４７ カメラ用レンズ
９４８ 外部接続端子
９４９ 太陽電池セル
９５０ 外部メモリスロット
９６１ 本体
９６３ 接眼部
９６４ 操作スイッチ
９６５ 表示部
９６６ バッテリー
９６７ 表示部
９７０ テレビジョン装置
９７１ 筐体
９７３ 表示部
９７５ スタンド
９８０ リモコン操作機
１１００ 記憶素子
１１１１ 第１の駆動回路
１１１２ 第２の駆動回路
１１１３ 第３の駆動回路
１１１４ 第４の駆動回路

Claims (3)

  1. トランジスタと、容量素子と、を有し、
    前記トランジスタのソース電極又はドレイン電極は、前記容量素子の第１の電極と電気的に接続され、
    前記容量素子の第１の電極と前記容量素子の第２の電極との間には、前記トランジスタのチャネル形成領域有する酸化物半導体層と前記トランジスタのゲート絶縁層とが設けられていることを特徴とする半導体装置。
  2. 第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタは、第１の層に設けられており、
    前記第２のトランジスタは、第２の層に設けられており、
    前記容量素子は、前記第２の層に設けられており、
    前記第２の層は、前記第１の層の上層であり、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記容量素子の第１の電極と電気的に接続され、
    前記容量素子の第１の電極と前記容量素子の第２の電極との間には、前記第２のトランジスタのチャネル形成領域有する酸化物半導体層と前記第２のトランジスタのゲート絶縁層とが設けられていることを特徴とする半導体装置。
  3. 第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタは、第１の層に設けられており、
    前記第２のトランジスタは、第２の層に設けられており、
    前記容量素子は、前記第２の層に設けられており、
    前記第２の層は、前記第１の層の上層であり、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記容量素子の第１の電極と電気的に接続され、
    前記容量素子の第１の電極と前記容量素子の第２の電極との間には、前記第２のトランジスタのチャネル形成領域有する酸化物半導体層と前記第２のトランジスタのゲート絶縁層とが設けられ、
    前記容量素子の第２の電極と前記第２のトランジスタのゲート電極とは、同層であることを特徴とする半導体装置。
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WO (1) WO2011090037A1 (ja)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702631B (zh) 2009-12-28 2019-05-28 株式会社半导体能源研究所 半导体器件
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102742003B (zh) 2010-01-15 2015-01-28 株式会社半导体能源研究所 半导体器件
WO2011096262A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101862823B1 (ko) 2010-02-05 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
KR101822962B1 (ko) 2010-02-05 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR102192753B1 (ko) 2010-03-08 2020-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
KR20190018049A (ko) * 2010-03-08 2019-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
CN102812547B (zh) 2010-03-19 2015-09-09 株式会社半导体能源研究所 半导体装置
US8207025B2 (en) 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
KR101894897B1 (ko) 2010-06-04 2018-09-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8779433B2 (en) 2010-06-04 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5739257B2 (ja) 2010-08-05 2015-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US8902637B2 (en) * 2010-11-08 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device comprising inverting amplifier circuit and driving method thereof
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5898527B2 (ja) * 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
US8941958B2 (en) 2011-04-22 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101919056B1 (ko) 2011-04-28 2018-11-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 회로
US8729545B2 (en) 2011-04-28 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9117916B2 (en) * 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US8796682B2 (en) 2011-11-11 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US8878177B2 (en) 2011-11-11 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9099560B2 (en) 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9349849B2 (en) 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
US9324449B2 (en) 2012-03-28 2016-04-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, signal processing unit having the driver circuit, method for manufacturing the signal processing unit, and display device
US9208826B2 (en) * 2012-03-30 2015-12-08 Sharp Kabushiki Kaisha Semiconductor storage device with two control lines
WO2013153853A1 (ja) * 2012-04-12 2013-10-17 シャープ株式会社 半導体記憶装置
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6224931B2 (ja) * 2012-07-27 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
CN103236402B (zh) * 2013-04-27 2016-02-03 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
WO2015060133A1 (en) 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
KR102166898B1 (ko) * 2014-01-10 2020-10-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2015121771A1 (en) 2014-02-14 2015-08-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
CN105321948A (zh) * 2014-06-18 2016-02-10 亿而得微电子股份有限公司 一种单闸源极共线的非挥发性内存及其操作方法
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US9460788B2 (en) * 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US10109633B2 (en) * 2016-04-27 2018-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and authentication system
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
WO2018047035A1 (en) * 2016-09-12 2018-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device, driving method thereof, semiconductor device, electronic component, and electronic device
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
CN107818991B (zh) * 2017-10-23 2020-06-05 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板

Family Cites Families (149)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4716085Y1 (ja) 1968-05-17 1972-06-07
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
JPH0254572A (ja) * 1988-08-18 1990-02-23 Matsushita Electric Ind Co Ltd 半導体記憶装置
US5366922A (en) 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
JP3483896B2 (ja) * 1991-07-19 2004-01-06 三菱電機株式会社 半導体メモリの記憶用キャパシタ
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH11505377A (ja) * 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09289165A (ja) * 1996-02-23 1997-11-04 Semiconductor Energy Lab Co Ltd 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
KR100234700B1 (ko) 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
US5796650A (en) 1997-05-19 1998-08-18 Lsi Logic Corporation Memory circuit including write control unit wherein subthreshold leakage may be reduced
JPH11126491A (ja) 1997-08-20 1999-05-11 Fujitsu Ltd 半導体記憶装置
JPH11233789A (ja) 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
US6266269B1 (en) 2000-06-07 2001-07-24 Xilinx, Inc. Three terminal non-volatile memory element
US6628551B2 (en) 2000-07-14 2003-09-30 Infineon Technologies Aktiengesellschaft Reducing leakage current in memory cells
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR100390144B1 (ko) * 2000-09-28 2003-07-04 삼성전자주식회사 반도체 소자의 전송회로 및 그 구조체
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP2003101407A (ja) 2001-09-21 2003-04-04 Sharp Corp 半導体集積回路
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6787835B2 (en) * 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6882010B2 (en) 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101019337B1 (ko) * 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US6979622B1 (en) * 2004-08-24 2005-12-27 Freescale Semiconductor, Inc. Semiconductor transistor having structural elements of differing materials and method of formation
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7601984B2 (en) * 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
EP1815530B1 (en) * 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057333B (zh) * 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR100704784B1 (ko) 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7483013B2 (en) 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP1770788A3 (en) * 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
JP5089139B2 (ja) * 2005-11-15 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
KR100714401B1 (ko) 2006-02-08 2007-05-04 삼성전자주식회사 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US8648403B2 (en) * 2006-04-21 2014-02-11 International Business Machines Corporation Dynamic memory cell structures
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) * 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5168824B2 (ja) * 2006-06-23 2013-03-27 ソニー株式会社 負性抵抗素子の製造方法、単電子トンネル素子の製造方法、光センサの製造方法および機能素子の製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US7663165B2 (en) * 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8217435B2 (en) 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7485508B2 (en) * 2007-01-26 2009-02-03 International Business Machines Corporation Two-sided semiconductor-on-insulator structures and methods of manufacturing the same
KR101485926B1 (ko) 2007-02-02 2015-02-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치
JP2008211186A (ja) 2007-02-02 2008-09-11 Semiconductor Energy Lab Co Ltd 記憶素子及び半導体装置
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) * 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN104485336B (zh) 2009-10-21 2018-01-02 株式会社半导体能源研究所 半导体器件
CN105070715B (zh) 2009-10-21 2018-10-19 株式会社半导体能源研究所 半导体装置
MY164205A (en) 2009-10-29 2017-11-30 Semiconductor Energy Lab Semiconductor device
SG10201503877UA (en) 2009-10-29 2015-06-29 Semiconductor Energy Lab Semiconductor device
CN104282691B (zh) 2009-10-30 2018-05-18 株式会社半导体能源研究所 半导体装置
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104681079B (zh) 2009-11-06 2018-02-02 株式会社半导体能源研究所 半导体装置及用于驱动半导体装置的方法
CN104600074A (zh) 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
WO2011062058A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101662359B1 (ko) 2009-11-24 2016-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 셀을 포함하는 반도체 장치
WO2011065258A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101913111B1 (ko) 2009-12-18 2018-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101434948B1 (ko) 2009-12-25 2014-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105702631B (zh) 2009-12-28 2019-05-28 株式会社半导体能源研究所 半导体器件

Also Published As

Publication number Publication date
JP6322749B2 (ja) 2018-05-09
US20110175087A1 (en) 2011-07-21
JP2017157846A (ja) 2017-09-07
TWI573250B (zh) 2017-03-01
US8415731B2 (en) 2013-04-09
WO2011090037A1 (en) 2011-07-28
JP5649461B2 (ja) 2015-01-07
JP5927271B2 (ja) 2016-06-01
KR20120116443A (ko) 2012-10-22
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