JP6029667B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6029667B2
JP6029667B2 JP2014524496A JP2014524496A JP6029667B2 JP 6029667 B2 JP6029667 B2 JP 6029667B2 JP 2014524496 A JP2014524496 A JP 2014524496A JP 2014524496 A JP2014524496 A JP 2014524496A JP 6029667 B2 JP6029667 B2 JP 6029667B2
Authority
JP
Japan
Prior art keywords
resin layer
semiconductor
stress relaxation
dicing
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014524496A
Other languages
English (en)
Other versions
JPWO2014009997A1 (ja
Inventor
寺井 護
護 寺井
井高 志織
志織 井高
義幸 中木
義幸 中木
末廣 善幸
善幸 末廣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2014009997A1 publication Critical patent/JPWO2014009997A1/ja
Application granted granted Critical
Publication of JP6029667B2 publication Critical patent/JP6029667B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49568Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001Core members of the connector
    • H01L2224/37099Material
    • H01L2224/371Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401Disposition
    • H01L2224/40135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73263Layer and strap connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8384Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848Bonding techniques
    • H01L2224/8484Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12032Schottky diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Dicing (AREA)

Description

この発明は、電力制御に用いられるパワー半導体素子を有する半導体装置およびその製造方法に関する。
電力制御用の半導体素子はパワー半導体素子とも呼ばれ、これを用いた電力制御用の半導体装置は、パワーモジュールと呼ばれることもある。電力制御用の半導体装置は、比較的大きな電流の制御を行う機能を有しており、モーター等の制御装置に用いられている。電力制御用の半導体装置は、半導体素子をエポキシ樹脂などの熱硬化性樹脂で封止したモールド封止型のものと、ゲル状樹脂で封止したゲル封止型のものが使用されている。特に、モールド封止型の半導体装置は小型で信頼性に優れており、取り扱いが容易であることから、空調機器の制御などに広く用いられている。また、近年は、モーター駆動を行う自動車の動力制御などにも使用されている。
モールド封止型の半導体装置は、まず半導体素子をフレームに固着させるダイボンドを行い、つぎにリードに直接又はワイヤによってそれぞれ対応するリード部に配線して組立てられる。半導体素子は、薄板状の結晶ウエハを四角形に切断し、個片化したものであることから、半導体チップとも称される。配線後、トランスファモールドやポッティングなどの方法により、エポキシ樹脂等の封止樹脂で成形封止される。上記半導体装置では、半導体チップと封止樹脂(モールド樹脂)との熱膨張係数の差異や封止用樹脂の硬化収縮に起因して、半導体チップに熱応力が生じる。半導体装置の動作においては、半導体素子への断続的な通電が繰り返されることから、半導体素子は通電のたびに温度上昇と温度下降の温度サイクルを繰り返す。そのため、上記熱応力によって封止樹脂と半導体チップの接着界面に欠陥が発生し、樹脂の剥離やマイクロクラックを生じると絶縁耐圧が劣化したり、素子の特性が変動するなどして信頼性が低下するおそれがある。また、剥離に至らない場合でも、半導体チップの配線変形や破損を生じてしまうことがある。上記熱応力は、半導体チップの端部で最大となることから、多くの場合、半導体チップ端部から樹脂の剥離が進行する。
従来の半導体装置においては、ヒートシンク、半導体チップ、電極ブロックなど、配線に関わるアセンブリの表面全体に、ポリアミド樹脂を塗布して封止樹脂との密着性を高めていた(例えば、特許文献1参照)。
同様に、アセンブリ(収納部品)の表面をポリイミド系又はポリアミドイミド系の被覆樹脂で薄く覆い、その上から封止樹脂を充填して硬化させ、耐温度サイクル性や対湿性の改善を図っていた(例えば、特許文献2参照)。
特開2003−124406号公報 特開2006−32617号公報
従来の半導体装置においては、ダイボンドや配線などが完了したアセンブリに対して樹脂層を被覆していたため、複雑な形状のアセンブリ表面において樹脂層の厚みを均一にすることが難しい。たとえば、厚みを10μm以下に薄く塗布しようとすると、部分的に厚い部分ができたり、塗布されない領域が生じたりすることがあった。樹脂層の不均一によって、熱応力の緩和作用が発現せず、温度サイクル履歴が累積することによってモールド樹脂の剥離が生じていた。
この発明は、上述のような課題を解決するためになされたもので、モールド樹脂と半導体素子の接着信頼性の優れた半導体装置およびその製造方法を得ることを目的としている。
この発明に係る半導体装置の製造方法においては、半導体基板に複数の半導体素子を形成する工程と、隣接する半導体素子を区画する帯状のダイシング領域が交差する交差領域において半導体基板上を被覆する樹脂層を形成する工程と、交差領域をダイシングして樹脂層を切断する工程と、樹脂層間のダイシング領域をダイシングする工程と、ダイシングにより個片化された半導体素子に配線を行う工程と、配線された前記半導体素子を熱硬化性樹脂で封止する工程とを備えるものである。
素子の四隅に応力緩和樹脂層が形成されているため、動作時の温度サイクルで生じる熱応力による剥離が抑制され、モールド樹脂と半導体素子の接着信頼性に優れた半導体装置を得ることができる。
この発明の実施の形態1の半導体装置における半導体素子の斜視図である。 この発明の実施の形態1の半導体装置における半導体素子の平面図である。 この発明の実施の形態1の半導体装置の構造例を示す断面図である。 半導体基板の例を示す平面図である。 この発明の実施の形態1の半導体素子における第1の製造方法を示す平面図である。 この発明の実施の形態1の半導体素子における第1の製造方法を示す断面図である。 この発明の実施の形態1の半導体素子における第1の製造方法を示す断面図である。 この発明の実施の形態1の半導体素子における製造方法を示す断面図である。 この発明の実施の形態2の半導体素子における製造方法を示す平面図である。 この発明の実施の形態2の半導体素子を示す平面図である。 この発明の実施の形態3の半導体素子における製造方法を示す平面図である。 この発明の実施の形態3の半導体素子を示す平面図である。
実施の形態1.
図1は、この発明の実施の形態1における電力制御用半導体装置における電力制御用の半導体素子PDの斜視図であり、半導体素子PDの上面側の構造を模式的に示している。半導体素子PDは、ウエハ状の半導体基板に形成された後、半導体基板から四角形にダイシングされて個片化されたものである。図1において、半導体基板S上に形成された主電極1は、半導体素子PDによる電力制御を行う主電流の経路となる。半導体素子PDの裏面側には、主電極1と極性の異なる裏面電極が形成される。裏面電極と主電極1との絶縁耐圧を確保するため、主電極1の外周端部を覆う絶縁樹脂層2が形成されている。絶縁樹脂層2は、ポリイミドまたはポリアミドなどの耐熱性樹脂材料からなる。半導体基板S表面の最外周の一部となる四隅領域には、応力緩和樹脂層7が形成されている。応力緩和樹脂層7は、その一部が絶縁樹脂層2を被覆していても良い。
図2は、実施の形態1の半導体装置における半導体素子の平面図である。絶縁樹脂層2は、ダイシング時にブレードが目詰まりするのを防ぐため、ウエハ状態でのダイシング領域を避けて形成される。したがって、絶縁樹脂層2の外周側は半導体基板Sの端部に届いておらず、半導体基板S上の四辺近傍領域は露出している。一方、応力緩和樹脂層7の形成されている四隅領域においては、半導体基板Sの端部表面が被覆されている。生産性を高めるため、応力緩和樹脂層7のコーティングは、半導体素子PDをウエハから切り分ける前に、ウエハに形成された素子群に一括して形成することが望ましい。
しかしながら、上記のような一括形成を行うと、次のような問題が生じる。一般に、樹脂のような軟質層が形成されているウェハを切断すると、ダイシングブレードに軟質層の形成物が付着、堆積して、ブレードの目詰まりが生じる。ブレードの目詰まりは、切断応力の低下を招き、チッピングと呼ばれる素子の小クラックの原因となることもある。応力緩和樹脂層7を切断する際は、ブレードの目詰まりを防ぐため、1辺上の二つの応力緩和樹脂層7の幅w1、w2の合計値が、素子毎の半導体基板Sの1辺の長さwSの5%以下であることが求められる。この範囲内であれば、応力緩和樹脂層7はダイシングライン上に点在する形となり、且つ一定ダイシング長さに対して十分に小さい割合となることから、ダイシングを行う過程でブレードのセルフクリーニングが可能となり、目詰まりの問題はほぼ解消する。セルフクリーニングの作用は、研削された基板の切屑が砥石間に入って樹脂を排出することによる発現していると考えられる。
また、封止樹脂による熱応力の応力緩和作用を持たせるためには、応力緩和樹脂層7の幅は辺の長さwSの0.73%以上である必要がある。これらの数値例については後述する。
図2を参照して上記の条件を式で表すと、
0.05wS≧w1+w2
w1≧0.00365wS
w2≧0.00365wS (式1)
同様に、
0.05dS≧d2+d3
d1≧0.00365dS
d2≧0.00365dS (式2)
となる。
半導体素子PDはフレーム等の通電部材に接合されるとともに、主電極1にリード部材が接合されてフレームアセンブリが構成される。フレームアセンブリは、エポキシ樹脂などからなる熱硬化性の封止樹脂で封止される。
図3は、この発明の実施の形態1の半導体装置の構造例を示す断面図で、2つのパワー半導体素子PD1およびPD2が並列に接続されているものである。半導体素子PD1、PD2の表面構造は図1、図2と同様であり、主電極は接合材料104を介してリード部材112に接続されている。半導体素子PD1、PD2の裏面側は図示されていない裏面電極が接合材料105を介して、通電部材を兼ねたヒートスプレッダ110に接合されている。これらのアセンブリが、モールド樹脂Rで封止され半導体装置を構成している。なお、ヒートスプレッダ110の裏面に、絶縁性部材からなる絶縁シート111を貼付して、ヒートスプレッダ110の絶縁を図っても良い。ヒートスプレッダ110はリード部材113に接続され、通電される。リード部材112、113の非封止部は外部端子となって、外部回路に接続するためのリードとなる。
SiC(炭化ケイ素)、GaN(窒化ガリウム)など、Si(シリコン)よりもバンドギャップの大きい半導体基板を用いた半導体素子は、Siの半導体素子に比べて動作温度の上限がきわめて高いことが知られている。例えば、SiCの半導体チップを搭載したパワーモジュールでは、動作時の半導体チップ温度が150℃を超える高温でも使用され、例えば200℃の状態で使用されることもある。半導体チップの動作温度を高めると、常温との温度差が大きくなることから、封止樹脂との接着界面の熱応力はさらに大きくなって、接着界面の劣化が顕著になる傾向がある。
Siも含め、通常、半導体ウエハの切断には、ダイヤモンド粒子や立方晶窒化硼素などを砥粒とする電鋳ブレードが使用される。半導体基板がSiCの場合、SiCがきわめて硬いことから、ブレードの砥粒密度は砥粒層に占める体積比率が20%を超えるような高集中度ブレードが望ましい。しかし、砥粒の集中度が高いことにより、樹脂層を切断する際の目詰まりを生じやすく、目詰まりを生じたブレードを用いることによって、チッピングやブレードの破損が多発する問題が生じる。
次に、応力緩和樹脂層の形成方法について説明する。図4は、応力緩和樹脂層7形成前の半導体基板の例を示す平面図である。複数の主電極1が一定間隔でマトリクス状に配置されており、各主電極1の外周端4を被覆するように絶縁樹脂層2が配置されている。絶縁樹脂層2は、四角形の枠状の形状となっており、その四隅を被覆するように応力緩和樹脂層7が形成されている。絶縁樹脂層2は、前面被覆後に、フォトリソグラフィの工程によりパターンが作成される。主電極1の外周を囲むガードリングが形成されている場合は、絶縁樹脂層2はガードリングまで被覆する。絶縁樹脂層2には、絶縁性に優れたポリイミド樹脂などが用いられる。絶縁樹脂層2間は、縦横に帯状に延びるダイシングが可能な領域であり、ここではダイシング領域DAと呼ぶことにする。
図5は、実施の形態1の半導体素子における第1の製造方法を示す平面図であり、ダイシング前の半導体基板Sの表面構成を示す。図5の構成は、前述のダイシング領域DAの交差する領域を、応力緩和樹脂層7で個別に被覆したものであり、応力緩和樹脂層7のそれぞれが隣接する半導体素子の四隅の一角を占めるように配置されている。隣接する応力緩和樹脂層7間は、基板表面3が露出している。そのため、図5の縦方向ないし横方向にダイシングを行うと、ダイシングブレードが一定の速度で進行するにつれて、応力緩和樹脂層7に被覆された交差領域と、応力緩和樹脂層7に被覆されていない領域とを、交互に切断することになる。なお、基板表面3の領域には、ダイシングに影響の無い薄膜等が形成されていてもよい。ダイシング後の切断面6の仮想的な位置を一点鎖線で示す。
図6は、実施の形態1の半導体素子における製造方法を示す断面図であり、図5の線分abにおける切断断面を模式的に示している。絶縁樹脂層2は主電極1の外周端4を被覆して形成されている。絶縁樹脂層2は、主電極1形成後に一旦、半導体基板S表面全体に塗布された後、フォトリソグラフィの手法により枠状に形成されたものである。
絶縁樹脂層の塗布方法は、スピンコートやスプレーコート等を用いることが出来る。形成されるパターンは、主電極1および主電極1を囲むガードリングを覆って形成される。
ギャップGは、隣接する絶縁樹脂層2間の距離であり、実際には50〜200μmである。実質的に、ギャップGがダイシング可能領域の幅となる。図7は、実施の形態1の半導体素子における第1の製造方法を示す断面図であり、図6の断面においてダイシングを行った状態を模式的に示している。ダイシング工程で半導体素子PDごとに半導体基板Sが切断され、ダイシング溝5が形成されて分離される。
ダイシング溝5の幅は、ダイシング方法によって異なる。ダイシングで生じる切断面6は、半導体素子PDの外周端部である。
図8は、実施の形態1の半導体素子における第1の製造方法を示す断面図であり、図5の線分cdにおける切断断面を模式的に示している。応力緩和樹脂層7は、絶縁樹脂層2の端部上から、絶縁樹脂層2間の半導体基板S表面を連続的に被覆している。
応力緩和樹脂層7は、絶縁樹脂層2形成後に、半導体基板S表面全体に塗布された後、フォトリソグラフィの手法により枠状に形成されたものである。応力緩和樹脂層7に感光性を持たせた材料を用いれば、直接に応力緩和樹脂層7をパターニングすることが出来る。応力緩和樹脂層7が非感光性の場合は、別途、レジスト塗布、露光現像、エッチング、レジスト除去の工程を経て所望のパターンに加工する。
応力緩和樹脂層7は絶縁樹脂層と同じ材料であってもよいが、絶縁樹脂層よりも耐電圧の低い樹脂を適用可能であるため、ポリイミド、ポリアミド系樹脂、アクリル樹脂、シリコーン樹脂、シルセスキオキサン系樹脂、シラノール系樹脂、等を用いることができる。
ダイシング工程で、応力緩和樹脂層7を切断することにより、分断された応力緩和樹脂層7が、半導体素子PD表面の四隅を被覆した形態となる。
絶縁樹脂層は所望の絶縁耐性を有していれば特に限定されないが、ポリイミドや高耐圧アクリル樹脂等が用いられる。
応力緩和樹脂層7は絶縁樹脂層と同じ材料であってもよいが、絶縁耐性は絶縁樹脂層よりも低い樹脂が適用可能なため、絶縁樹脂層として適さない材料であっても使用可能である。たとえば、ポリイミド、ポリアミド系樹脂、アクリル樹脂、シリコーン樹脂、シルセスキオキサン系樹脂、シラノール系樹脂、等を応力緩和樹脂層7に用いることができる。また、応力緩和樹脂層に用いる樹脂は複数の樹脂を混合したり、フィラを添加して弾性率を調整したものを用いることもできる。
応力緩和樹脂層7の膜厚は、一定の厚みを超えると本実施の形態の方法を用いてもダイシングブレードの目詰まりが生じてチッピングやクラックが生じる。そのため、応力緩和樹脂層7の膜厚は15ミクロン以下であることが必要であり、望ましくは3ミクロン以下である。
回路基板を構成する各部材の線膨張係数は、SiCを基板とする半導体素子は3〜5ppm/K、端子部材や配線部材が銅ならば17ppm/K、アルミニウムならば23ppm/Kである。絶縁シートは、半導体素子からの発熱した熱を効率的に放熱するため、エポキシなどの樹脂に熱伝導性に優れる無機粉末フィラを70vol%程度の高い充填率でフィラを充填することによって熱伝導性を向上させ、かつ線膨張係数を10〜20ppm程度に抑えている。
封止樹脂や被覆樹脂に充填されるフィラとしては、絶縁性のフィラを用いることが好適である。絶縁性のフィラとしては、溶融シリカ等の線膨張係数の小さい無機粉末や熱伝導性が優れるアルミナなどが用いられるが、その他、結晶シリカ、ガラス、窒化ホウ素、窒化アルミニウム、炭化ケイ素、天然鉱物系材料などが使用できる。着色用、粘度調整用、潤滑用など必要な用途により、粒径範囲、形状を選択することができることから、複数の種類のフィラを組み合わせて使用してもよい。
リード部材は、ワイヤ状ないし板状のものが使用され、材質としては導電性の高いアルミ、銅などの部材が好適である。
上記のような構成を持った半導体装置は、封止樹脂で封止された状態で、半導体素子PDに最大の熱応力が掛かる四隅の界面に応力緩和樹脂層7が介在していることから、動作時や信頼性評価時の熱に起因する封止樹脂と半導体素子の剥離やクラックを抑制する事ができる。それによって、半導体素子PDの絶縁性能が維持されるとともに、半導体素子PD表面が保護されることから、信頼性の優れた半導体装置が得られるものである。
実施の形態2.
図9は、この発明の実施の形態2の半導体素子における製造方法を示す平面図である。図9に示すように、ダイシング領域DAの交差領域に形成された応力緩和樹脂層7が円形となっている点において実施の形態1と異なっている。この構成は、実施の形態1の方法を用いても実現可能であるが、ここでは、フォトリソグラフィとは異なり、応力緩和樹脂層7を、ディスペンス法、静電塗布法、インクジェット法などを用いて実施することを前提としている。これらの形成方法は、四角形のような形状を形成することは困難であるが、略円形のパターンであれば適切な方法である。これらの形成方法を用いることによって、樹脂の使用量を低減することができ、コスト上昇を抑えることができる。
図10は、実施の形態2の半導体素子を示す平面図である。半導体素子PDの四隅に扇状の応力緩和樹脂層7が配置されている。応力緩和樹脂層7が略円形であっても、ダイシング後の半導体素子PDの四隅領域を被覆可能であることから、これらの簡便で比較的安価なプロセスを用いることで、生産性の優れた半導体装置を得ることが出来る。
なお、応力緩和樹脂層7の形成方法は、所望の場所にパターン形成できる方法であれば特に限定されない。
応力緩和樹脂層7によって、封止樹脂と半導体素子の剥離やクラックを抑制し、信頼性の優れた半導体装置が得られる。
実施の形態3.
図11は、実施の形態3における半導体素子の製造方法を示す平面図である。ダイシング前の半導体基板に、絶縁樹脂層と応力緩和樹脂層を兼ねた樹脂を用い、フォトリソグラフィ工程を用いて図11のパターンを形成する。応力緩和樹脂層7をガードリング上の絶縁樹脂層2と兼ねることで、絶縁樹脂層と応力緩和樹脂層を同時に一括して形成することができる。
図12は、実施の形態3の半導体素子を示す平面図である。ダイシングの結果、四隅が絶縁樹脂層と同一材料で連続する応力緩和樹脂層で被覆された半導体素子PDを得ることが出来る。応力緩和樹脂層7によって、封止樹脂と半導体素子の剥離やクラックを抑制し、信頼性の優れた半導体装置が得られる。
応力緩和樹脂層7を単独で形成する工程を省くことにより簡便で安価なプロセスとなり、生産性の優れた半導体装置を得ることが出来る。
なお、ダイシングはダイシングブレードで機械的に切断する方法が一般的であるが、ダイシングブレードと超音波を併用する方法、レーザを用いるレーザダイシング法等を用いることが出来る。レーザダイシングにおいても、レーザビームにて半導体基板S内部を多結晶化する手法において、半導体チップの四隅に限定した応力緩和樹脂層を用いることは有益である。すなわち、応力緩和樹脂層の幅をきわめて限定的にすることで、ダイシング領域のほとんどの領域でレーザビームを照射可能であることから、外力を加えた際に直線的な亀裂進展を実現することが可能であるためである。また、レーザによってスクライブ領域を多結晶化した後、応力緩和樹脂層を形成し、外力または熱応力によって半導体チップを分断してもよい。この場合は、応力緩和樹脂層の幅を限定することによって、チップ分断が円滑に進行することから、ダイシングを効率良く行うことができる。
図3に示された半導体装置PMの構成を用いた半導体装置を作製し、信頼性評価を行った。半導体装置PMにおいては、はんだまたは焼結性銀微粒子材等を接合材料として用い、ヒートスプレッダ110と半導体素子、およびと半導体素子を接合する。ここでは、焼結性銀微粒子を用いて製作を行った。ヒートスプレッダの他方の面には、裏面に金属箔が貼付された絶縁シートを接合した。
半導体素子は、例えば、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal Oxide Semiconductor Field Effect Transistor)といったスイッチング素子や、ショットキーバリアダイオードなどの整流素子が用いられる。MOSFETを用いる場合、リード部材側には、ソース電極やゲート電極およびガードリングが形成されている。ヒートスプレッド側には、ドレイン電極が形成されている。主電流を導通するリード部材は、ソース電極に接合される。リード部材は金属ワイヤや金属リボンであっても良い。ここでは、SiC基板をベースに作製されたMOSFETと、銅薄板のリード部材および銅製のヒートスプレッダを用いた。
樹脂封止は、リード部材の端部(アウターリード部)と、放熱面となる絶縁シートの金属箔部分が露出するように行う。ここでは、トランスファモールド成形により、フィラーを分散したエポキシ樹脂によって封止を行った。
半導体素子は、ガードリング部を覆う絶縁樹脂層と、ガードリングの外側の四隅領域に応力緩和樹脂層を形成した。絶縁樹脂層には、非感光ポリイミド(PIX3400、HDマイクロ製)を用い、応力緩和樹脂層に感光性ポリイミド(HD8930、HDマイクロ製)を用いた。
作製した図3に示すパラメータを用いた半導体素子の仕様を表1および表2に示す。半導体素子は正方形のMOSFETを用いたことから、wS=dSの関係にある。応力緩和樹脂層については、w1+w2=d2+d3となっている。
被覆率Xは次の式で定義される。

X=(w1+w2)/wS (式3)

設計上はw1=w2としたが、ダイシングの位置ずれ誤差等で数μmのサイズずれは許容した。
半導体装置の信頼性評価として、ヒートサイクル試験及びパワーサイクル試験を実施した。ヒートサイクル試験は、半導体装置全体を、温度制御が可能な恒温曹に入れ、恒温曹の温度を−60℃と180℃の間で繰り返し変化させて実施した。パワーサイクル試験は、半導体素子の温度が200℃になるまで通電し、その温度に達したら通電を止め、半導体素子の温度が120℃になるまで冷却し、冷却された後に再び通電して実施した。
表1、表2に、各試験による半導体素子とモールド樹脂の剥離発生サイクル数と、試験後のクラックの有無を示した。
Figure 0006029667
Figure 0006029667
表1の比較例1は、1辺の長さ5.5mmの半導体素子に、応力緩和樹脂層を形成しない仕様の半導体素子であり、パワーサイクル試験の50kサイクル(50,000サイクル)を経てモールド樹脂の剥離が観察されたことを示している。またヒートサイクルでは、初期から300サイクルの間に剥離が観察されている。これに対し、実施例1〜5では、応力緩和樹脂層を形成することにより、剥離に至るサイクル数が増加した。また、被覆率Xが0.73%以上となる実施例2〜4において、実用的な耐久性と考えられるパワーサイクル試験での200kサイクルと、ヒートサイクル試験での1.8kサイクルを超えるものが得られた。
また、ブレードダイシング工程における半導体素子端部の微小クラックの発生は、被覆率Xが5%の実施例4で軽微、7.27%の実施例5で多数発生した。実用的な観点から、被覆率Xは上限が5%と判断された。
表2の比較例1は、1辺の長さ12mmの半導体素子に、応力緩和樹脂層を形成しない仕様の半導体素子であり、パワーサイクル試験の20kサイクル(20,000サイクル)を経てモールド樹脂の剥離が観察されたことを示している。またヒートサイクルでは、初期から50サイクルの間に剥離が観察されている。これに対し、実施例6〜10では、応力緩和樹脂層を形成することにより、剥離に至るサイクル数が増加した。また、被覆率Xが0.71%以上となる実施例8〜9において、実用的な耐久性と考えられるパワーサイクル試験での200kサイクルと、ヒートサイクル試験での1.8kサイクルを超えるものが得られた。
また、ブレードダイシング工程における半導体素子端部の微小クラックの発生は、被覆率Xが5%の実施例9で軽微、8.33%の実施例10で多数発生した。実用的な観点から、被覆率Xは上限が5%と判断された。
以上の結果から、被覆率Xは0.76%を下限とし、5%を上限とすべきことが判明した。
1 主電極1
2 絶縁樹脂層2
3 基板表面3
7 応力緩和樹脂層7
S 半導体基板S
PD 半導体素子
104 接合材料
110 ヒートスプレッダ
111 絶縁シート
112、113 リード部材

Claims (5)

  1. 半導体基板に電力制御用の複数の半導体チップを形成する工程と、
    隣接する前記半導体チップを区画する帯状のダイシング領域が交差する交差領域において前記半導体基板上を被覆する応力緩和樹脂層を形成する工程と、
    前記交差領域でダイシングを行って前記応力緩和樹脂層を切断する工程と、
    前記応力緩和樹脂層間の前記ダイシング領域でダイシングを行う工程と、
    ダイシングにより個片化された前記半導体チップに配線を行う工程と、
    配線された前記半導体チップを熱硬化性樹脂で封止する工程と、を備え、
    前記半導体チップ表面の主電極の外周部を被覆する絶縁樹脂層は前記応力緩和樹脂層と同一材料で連続した樹脂層である、半導体装置の製造方法。
  2. ダイシング前の複数の前記半導体チップにそれぞれ前記主電極を形成する工程と、
    前記電極の前記外周部および前記交差領域に前記樹脂層を形成する工程と、
    を備え、
    前記外周部および前記交差領域を被覆する前記樹脂層のパターンを同時に一括して形成することを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記半導体基板は炭化ケイ素のウエハである請求項1または2に記載の半導体装置の製造方法。
  4. 平板状の炭化珪素半導体基板から四角形にダイシングされた半導体チップと、
    前記半導体チップの表面に形成された主電極と、
    前記主電極の外周部を被覆する絶縁樹脂層と、
    前記半導体チップ表面の四隅に偏在して前記四隅の外周端を被覆する応力緩和樹脂層と、
    前記半導体チップおよび前記応力緩和樹脂層を封止する熱硬化性樹脂と、を有し、
    前記応力緩和樹脂層は前記絶縁樹脂層と同一材料で連続した樹脂層である、半導体装置。
  5. ブレードを用いてダイシングされた前記半導体チップにおける各辺上に占める前記応力緩和樹脂層の長さは、各辺の長さの0.73%以上、5%以下である請求項4に記載の半導体装置。
JP2014524496A 2012-07-11 2012-07-11 半導体装置およびその製造方法 Expired - Fee Related JP6029667B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/004472 WO2014009997A1 (ja) 2012-07-11 2012-07-11 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2014009997A1 JPWO2014009997A1 (ja) 2016-06-20
JP6029667B2 true JP6029667B2 (ja) 2016-11-24

Family

ID=49915502

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014524496A Expired - Fee Related JP6029667B2 (ja) 2012-07-11 2012-07-11 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US9385007B2 (ja)
JP (1) JP6029667B2 (ja)
CN (1) CN104428889B (ja)
DE (1) DE112012006692B4 (ja)
WO (1) WO2014009997A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9502365B2 (en) * 2013-12-31 2016-11-22 Texas Instruments Incorporated Opening in a multilayer polymeric dielectric layer without delamination
JP2015177116A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体装置
US9755105B2 (en) * 2015-01-30 2017-09-05 Nichia Corporation Method for producing light emitting device
JP6524809B2 (ja) * 2015-06-10 2019-06-05 富士電機株式会社 半導体装置
WO2017115435A1 (ja) * 2015-12-28 2017-07-06 オリンパス株式会社 半導体ウエハ、半導体チップ、および半導体チップの製造方法
TWI611577B (zh) * 2016-03-04 2018-01-11 矽品精密工業股份有限公司 電子封裝件及半導體基板
US20180015569A1 (en) * 2016-07-18 2018-01-18 Nanya Technology Corporation Chip and method of manufacturing chips
JP6988219B2 (ja) * 2017-07-14 2022-01-05 富士電機株式会社 半導体装置、半導体モジュール及び半導体装置の試験方法
US10497690B2 (en) 2017-09-28 2019-12-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package, method for forming semiconductor package, and method for forming semiconductor assembly
JP6980124B2 (ja) * 2018-09-20 2021-12-15 三菱電機株式会社 パワー半導体モジュール、および、複合モジュール
JP6851557B1 (ja) 2020-05-25 2021-03-31 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
KR20220087179A (ko) 2020-12-17 2022-06-24 삼성전자주식회사 반도체 장치 및 반도체 패키지

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3807354B2 (ja) 2001-08-06 2006-08-09 株式会社デンソー 半導体装置
JP2004253678A (ja) * 2003-02-21 2004-09-09 Renesas Technology Corp 半導体装置の製造方法
JP4319591B2 (ja) * 2004-07-15 2009-08-26 株式会社日立製作所 半導体パワーモジュール
JP2006156863A (ja) 2004-12-01 2006-06-15 Hitachi Ltd 半導体装置及びその製造方法
JP2006179542A (ja) * 2004-12-21 2006-07-06 Renesas Technology Corp 半導体装置
JP4675146B2 (ja) * 2005-05-10 2011-04-20 パナソニック株式会社 半導体装置
JP2011040611A (ja) 2009-08-12 2011-02-24 Fujikura Ltd 半導体装置および半導体装置の製造方法
JP2011228336A (ja) * 2010-04-15 2011-11-10 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US8399962B2 (en) 2010-05-18 2013-03-19 Panasonic Corporation Semiconductor chip and process for production thereof
CN103250242B (zh) * 2010-11-25 2016-03-30 三菱电机株式会社 半导体装置以及半导体装置的制造方法

Also Published As

Publication number Publication date
US9385007B2 (en) 2016-07-05
WO2014009997A1 (ja) 2014-01-16
CN104428889A (zh) 2015-03-18
US20150162219A1 (en) 2015-06-11
DE112012006692T5 (de) 2015-04-16
CN104428889B (zh) 2017-05-10
DE112012006692B4 (de) 2023-04-20
JPWO2014009997A1 (ja) 2016-06-20

Similar Documents

Publication Publication Date Title
JP6029667B2 (ja) 半導体装置およびその製造方法
JP5804203B2 (ja) 半導体装置およびその製造方法
CN106024710B (zh) 制造半导体器件的方法
US7374965B2 (en) Manufacturing method of semiconductor device
EP3198640B1 (en) Method of forming a semiconductor package
CN107039362A (zh) 半导体器件
US10886430B2 (en) Light-emitting device and method of manufacturing the same
TWI543320B (zh) 半導體封裝件及其製法
TW201419649A (zh) 具改良的共模暫態抗擾性之數位隔離器
JP2019046873A (ja) マルチブレード、加工方法
JP2018152600A (ja) 化合物半導体装置およびその製造方法ならびに樹脂封止型半導体装置
JP2014116333A (ja) 半導体装置
JP2004349461A (ja) 半導体装置の製造方法
US8816500B2 (en) Semiconductor device having peripheral polymer structures
JP7175095B2 (ja) 半導体装置
US8993412B1 (en) Method for reducing backside die damage during die separation process
JP2006100750A (ja) 回路装置およびその製造方法
JP7135352B2 (ja) 半導体装置の製造方法
JP2015162645A (ja) 半導体装置およびその製造方法
TW201628150A (zh) 半導體裝置
WO2023080090A1 (ja) 半導体パッケージ
WO2022009705A1 (ja) 半導体装置および半導体モジュール
JP2014236028A (ja) 半導体装置及び半導体装置の製造方法
JP2014212146A (ja) 半導体素子、その製造方法および半導体装置
KR100681264B1 (ko) 전자소자 패키지 및 그의 제조 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160513

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160920

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161018

R150 Certificate of patent or registration of utility model

Ref document number: 6029667

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees