TW201419649A - 具改良的共模暫態抗擾性之數位隔離器 - Google Patents

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Yashodhan Vijay Moghe
Russell Glen Hayter
Annette Teng
Sarah Jane Sharp
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Abstract

一種數位隔離器，其包括：多個積體電路部分，其在單一電絕緣的一晶粒上是互相隔開的；一隔離障壁，其配置在該積體電路部分之間以於其間提供電流隔離；至少一耦合結構，其組構成提供在電流隔離的該積體電路部分之間的訊號耦合；以及互相隔開的多個電極，其上安裝了該晶粒，該電極乃安排在個別的該積體電路部分之下以改良該隔離器的共模暫態抗擾性。

Description

具改良的共模暫態抗擾性之數位隔離器
本發明關於數位隔離器和製造數位隔離器的方法。
數位隔離器是允許跨越電路之間的電流隔離障壁而交換數位訊號的裝置，其允許那些電路做通訊，然而它們的個別接地可以是在極不同的電位。跨越電隔離障壁的訊號傳輸對於許多應用來說很重要，該應用包括：(i)主機連接的醫療設備-用於病人安全；(ii)在主機連接的設備之間經由纜線的通訊鏈路(譬如USB、火線(Firewire)、乙太網路)-用以避免接地迴路；(iii)隔離長途通訊設備與電話線-用於雷擊保護；(iv)主機資料網路-用於主機功率隔離；(v)精密音訊、感測和資料獲取-用以抑制雜訊拾取；(vi)工業感測和控制-用於隔離多樣的功率域；以及(vii)汽車電路-用於保護免於高壓電擊穿。
習用而言，已知採用光耦合器的光學隔離以用於這些目的。然而，光耦合器僅可以支持相對為低的資料速率(每秒約10百萬位元)。此外，光耦合器消耗顯著量的功率。鑒於此種缺點，電子設備製造商正逐漸 引進基於各式各樣科技之其他形式的數位隔離器，該科技例如感應(變壓器)耦合、電容耦合、巨磁阻(giant magnetoresistance，GMR)耦合。然而，這些科技目前限制於每秒約150百萬位元的資料速率，並且無法有效隔離已浮現之新的高速發訊標準，譬如USB 2.0(每秒480百萬位元)、USB 3.0(每秒5十億位元)、火線(每秒800百萬位元)、十億位元乙太網路。
附帶而言，隔離器的關鍵效能度量是它避免在隔離器一側之接地平面中的暫態去敗壞在隔離器另一側所接收之訊號的能力，這度量在此技藝中稱為共模暫態抗擾性(common-mode transient immunity)或CMTI。從隔離器的效能來看，一般想要具有盡可能高的CMTI值。
想要提供數位隔離器和製造數位隔離器的方法，其緩和先前技藝的一或更多個困難，或者至少提供有用的替代選擇。
依據本發明的某些具體態樣，提供的是數位隔離器，其包括：積體電路部分，其在單一電絕緣晶粒上是互相隔開的；隔離障壁，其配置在積體電路部分之間以於其間提供電流隔離；至少一耦合結構，其組構成提供在電流隔離的積體電路部分之間的訊號耦合；以及互相隔開的電極，其上安裝了該晶粒，該電極乃安排在個別的積體電路部分之下以改良隔離器的共模暫態抗擾性。
於某些具體態樣，每個互相隔開的電極乃配置在對應的積體電路部分之下，並且不在任何其他的積體電路部分之下延伸。
於某些具體態樣，每個互相隔開的電極乃配置在對應的積體電路部分之下，並且不延伸超過對應的積體電路部分之側向邊界。
於某些具體態樣，互相隔開的電極當中至少一者是電浮動的。於其他具體態樣，該互相隔開的電極是電浮動的。
於某些具體態樣，互相隔開的電極當中至少一者乃電連接到隔離器之對應的訊號針腳。於某些具體態樣，該互相隔開的電極乃連接到隔離器之個別的訊號針腳。於某些具體態樣，互相隔開的電極當中至少一者是由不是隔離器之訊號針腳的對應導電構件所支持。
於某些具體態樣，互相隔開的電極是預先形成之金屬框的部件。
於某些具體態樣，至少一耦合結構提供在電流隔離的積體電路部分之間的電容耦合，該積體電路部分是由單一晶粒上的多層所形成，該層包括金屬和介電層以及至少一半導體層；以及其中介電層當中至少一者從積體電路部分延伸跨越耦合區域，並且至少對應的金屬層和/或至少一半導體層從每個積體電路部分延伸而部分跨越耦合區域以於當中形成電容器，藉此提供在積體電路部分之間的電容耦合。
於某些具體態樣，積體電路部分包括至少三個積體電路部分，其在單一電絕緣晶粒上是互相隔開的，而積體電路部分乃互相電流隔離；以及至少一耦合結構包括在晶粒上的多個耦合結構，以允許積體電路部分之間的訊號通訊，同時於其間維持電流隔離。
於某些具體態樣，單一電絕緣晶粒藉由導電黏著劑而安裝到互相隔開的電極，該導電黏著劑不延伸跨越積體電路部分之間的隔離障壁。
於某些具體態樣，單一電絕緣晶粒藉由電絕緣黏著劑而安裝 到互相隔開的電極，該電絕緣黏著劑延伸跨越積體電路部分之間的隔離障壁。
依據本發明的某些具體態樣，提供的是製造數位隔離器的方法，該方法包括：接收數位隔離器晶粒，其具有在單一電絕緣基板上互相隔開的積體電路部分、配置在積體電路部分之間以於其間提供電流隔離的隔離障壁、在電流隔離的積體電路部分之間提供訊號耦合的至少一耦合結構；以及將數位隔離器晶粒安裝在互相隔開的電極上，使得電極配置在個別的積體電路部分之下以改良數位隔離器晶粒的共模暫態抗擾性。
於某些具體態樣，安裝的步驟包括使用黏著劑以將互相隔開的電極附接到硬挺帶並且將數位隔離器晶粒附接到互相隔開的電極。
於某些具體態樣，黏著劑是電絕緣黏著劑而在互相隔開的電極之間流動。
於某些具體態樣，安裝的步驟包括將黏著劑分配到每個互相隔開的電極上，並且使用分配的黏著劑將數位隔離器晶粒附接到互相隔開的電極，藉此黏著劑不在互相隔開的電極之間流動。
於某些具體態樣，安裝的步驟包括在晶粒單離化之前，將黏著劑塗覆到包括多個數位隔離器晶粒的實物之晶圓的背面上，並且使用黏著劑以將單離的數位隔離器晶粒附接到互相隔開的電極，藉此黏著劑延伸於互相隔開的電極之間的間隙上。
於某些具體態樣，安裝的步驟包括在晶粒單離化之前，將黏 著劑塗覆到包括多個數位隔離器晶粒的實物之晶圓的背面上，並且使用黏著劑以將單離的數位隔離器晶粒附接到互相隔開的電極，藉此在晶粒單離化之前，黏著劑僅塗覆晶圓背面的選擇區域，如此則黏著劑不在互相隔開的電極之間延伸。
於某些具體態樣，安裝的步驟包括：將晶粒附接雙面膠膜 (double-sided adhesive die attachment film，DAF)附接到處理之晶圓或基板的背面、分割晶圓或基板以提供附接了DAF膜之單離的隔離器晶粒、加熱互相隔開的電極、將附接到隔離器晶粒的DAF膜加壓靠著互相隔開的電極，以將隔離器晶粒附接到互相隔開的電極。
100‧‧‧單晶片隔離器
110‧‧‧晶片或晶粒
115‧‧‧電路域或電路區塊
115-1‧‧‧第一電路域
115-2‧‧‧第二電路域
115-3‧‧‧第三電路域
115-4‧‧‧第四電路域
120‧‧‧耦合元件
125‧‧‧隔離障壁
130‧‧‧屏蔽電極
130-1‧‧‧第一屏蔽電極
130-2‧‧‧第二屏蔽電極
130-3‧‧‧第三屏蔽電極
130-4‧‧‧第四屏蔽電極
200‧‧‧單晶片隔離器
210‧‧‧裝置封裝
215‧‧‧導線框
220、230、240‧‧‧輸入/輸出(I/O)針腳
320‧‧‧第一對支持構件
330‧‧‧第二對支持構件
400‧‧‧單晶片隔離器
410‧‧‧晶片
500‧‧‧隔離器
600‧‧‧方法
610~625‧‧‧方法步驟
702‧‧‧硬挺帶
704、706‧‧‧黏著劑
708‧‧‧間隙
710‧‧‧晶粒附接雙面膠膜(DAF)
712‧‧‧黏著劑
僅以舉例方式並參考所附圖式，本發明的某些具體態樣乃於下文來描述，其中：圖1是示意平面方塊圖，其依據本發明所述的具體態樣來示範封裝之單晶片隔離器的一般組態，其允許在具有個別屏蔽電極之二個電流隔離的電路域之間的通訊；圖2A和2B分別是基於圖1組態的封裝之單晶片隔離器一範例的示意平面圖和截面末端圖；圖3A和3B分別是基於圖1組態的封裝之單晶片隔離器另一範例的示意平面圖和截面末端圖；圖4是示意平面方塊圖，其示範具有四個互相隔離的電路域之單晶片隔離器的一般組態；圖5A和5B分別是基於圖4組態之單晶片隔離器一範例的平面圖和截 面末端圖；圖6是製造單晶片隔離器之方法的範例流程圖；以及圖7A到7E是示意截面側視圖，其示範將隔離器晶粒附接到互相隔開的屏蔽電極之不同的方法。
於以下敘述，參考了美國專利申請案第61/415,281號和對應 的國際專利申請案第PCT/AU2011/001497號，其標題皆為「具電容隔離的單晶片積體電路」，以及參考了美國專利臨時申請案第61/635,251號(2012年4月18日申請)，其標題為「單晶片多域電流隔離裝置和方法」，這三件專利申請案在下文合起來稱為「單晶片隔離器專利申請案」，並且這些申請案乃整個明確併於此以為參考。
單晶片隔離器專利申請案乃針對數位隔離器結構，其在單一 晶粒或晶片之二或更多個互相隔離的積體電路部分之間提供電流隔離，同時允許訊號(譬如用於數位通訊和/或能量轉移)在那些互相隔離的積體電路部分之間通訊。在單一晶粒上而非在多晶粒組件上形成隔離器則導致製造成本較低、發訊速度增加、操作功率消耗減少。
以傳統的單一晶粒半導體裝置來說，描述於單晶片隔離器專 利申請案中的單一晶粒隔離器已經使用黏著膏而都附接到導線框的單一導電片或「晶粒焊盤」(die paddle)，而成為裝置封裝過程的一部分。以傳統的裝置來說，晶粒焊盤主要於後續封裝步驟期間提供機械支持給晶粒。晶粒焊盤的側向尺度則實質大於晶粒本身的側向尺度，並且當晶粒往下加壓到焊盤上時，黏著膏從晶粒之下流動出來而到包圍晶粒之焊盤的暴露表面區域 上。接下來，打線接合乃用於形成從導線框之針腳到晶粒之個別接觸墊的電連接。
雖然傳統封裝的單一晶粒隔離器表現得不錯，但是發明人現 在已經判定儘管單一晶粒隔離器具有在單一電絕緣晶粒上的積體電路部分，如果電絕緣晶粒安裝在對應於個別互相隔開之積體電路部分的分開之互相隔開的電極或晶粒焊盤，而非如先前所為的將晶粒安裝在單一焊盤上，則單一晶粒隔離器的共模暫態抗擾性仍有所改良。於所述的具體態樣，雖然電極/焊盤是裝置導線框的部件，但是於其他具體態樣不須要是這情況。
如單晶片隔離器專利申請案所述，數位隔離器一般包括二或 更多個互相隔開的積體電路部分，其形成於單一晶粒或晶片之電絕緣基板上的個別半導體區域中。配置在積體電路部分之間的隔離障壁(並且於某些具體態樣，它是單純藉由從該區域移除半導體而形成)則於其間提供電流隔離，如此則每個積體電路部分具有其自己的接地電位或接地平面，其可以實質異於和獨立於同一晶粒上之其他積體電路部分的接地電位/平面。據此，積體電路部分構成了個別的電路域。
電流隔離的電路域是由一或更多個訊號耦合元件所通訊耦 合。這些耦合元件可以使用各式各樣的訊號耦合科技而將電路域加以通訊耦合，該科技舉例而言包括光學耦合、感應耦合、電容耦合、巨磁阻(GMR)耦合、聲音耦合、機械耦合或其任何組合。
一般而言，如單晶片隔離器專利申請案所述，跨越隔離障壁125的通訊類型可以包括以下一或更多種：(i)單向或雙向的交流電或直流電 (直流電乃經由交流訊號的整流所產生)、(ii)單向或雙向的類比通訊、(iii)單向或雙向的數位通訊。
於在此揭示的單晶片隔離器，每個電路域乃安裝在其自己對 應的導電元件或電極頂部上。於一範例，單一晶粒隔離器具有二個電路域，其中第一電路域安裝在第一電極頂部上，並且第二電路域安裝在第二電極頂部上，該二電極乃彼此實體分開和電隔離。電極可以連接到個別電路域的個別接地平面或個別訊號針腳，或者一或二個電極可以是浮動的。於任一情形，這些安排改良了二個電路域之間的共模暫態抗擾性，因此電極在此也稱為[屏蔽」(shield or shielding)電極而合起來稱為「分開屏蔽」(split shield)。
屏蔽電極的好處有二層：第一，當使用單一晶粒焊盤時，它 可以將一電路域的接地平面暫態傳導到晶粒的其他(多個)電路域下之絕緣晶粒的底側，而把暫態電容耦合到那些其他(多個)電路域裡，藉此使隔離器的CMTI劣化。藉由限制每個電極的側向(亦即於平面圖上)的程度是在對應電路域的側向邊界裡，或者至少不與晶粒上之其他(多個)電路域的側向邊界重疊，而避免或至少減少這有害的效應。第二，屏蔽效應可以藉由將電路域的屏蔽電極連接到該域的接地或其他局部電位而增進，藉此使該電路域「屏蔽」而免於晶粒之其他電路域的暫態和電磁雜訊。
在此揭示的單晶片隔離器展現出勝過先前技藝之隔離裝置 的優點，包括速度高出甚多的數位通訊、增加CMTI和較低的成本。傳統的多晶片電流隔離裝置提供的資料速度為每個通道高達每秒約150百萬位元，然而於某些具體態樣，在此揭示的單晶片隔離器提供的資料速度超過 每秒1十億位元。此外，在單一晶片隔離器安裝在單一電極或焊盤的情形，此種隔離器的CMTI乃受限於導電焊盤在所有電路域之下延伸的事實。在此揭示之具有多個屏蔽電極的單一晶片隔離器則抑制了單一晶片或晶粒的多個電路域之間的共模暫態耦合。
下面敘述隔離二個電路域之單晶片分開屏蔽隔離裝置的一 具體態樣，以及描述隔離四個電路域之單晶片分開屏蔽隔離裝置的另一具體態樣。然而，這些具體態樣僅為範例性的，並且熟於此技藝者將體認在此揭示的單晶片隔離器結構可以替代性組構成在同一晶片或晶粒上通訊耦合任何實際數量之互相隔離的電路域。
圖1是示意方塊圖，其示範單晶片隔離器100的基本組態， 該單晶片隔離器包括單一晶片或晶粒110，其提供第一和第二互相隔開的電路域或電路區塊115-1、115-2，該電路域或電路區塊藉由至少一耦合元件120而彼此通訊耦合。
耦合元件120允許跨越配置在第一和第二電路域115-1、 115-2之間的隔離障壁125之訊號通訊。耦合元件120維持著在電路域115-1、115-2之間的電流隔離，同時又允許訊號在其間通訊。如上所述，耦合元件120可以是基於任何適合的耦合科技，舉例而言包括光學耦合、感應耦合(譬如變壓器)、電容耦合、GMR耦合、聲音耦合、機械耦合和其任何組合。
如單晶片隔離器專利申請案所述，隔離器晶粒110的實施可 以使用絕緣體上矽(silicon-on-insulator，SOI)的晶圓或基板、藍寶石上矽(silicon-on-sapphire，SOS)晶圓或基板、或任何其他包括電絕緣層而能夠提供 在其上配置的半導體區域之間的電流隔離的晶圓或基板。用於形成多域晶片110的基板可以是單石基板或層狀基板，其舉例而言是由磊晶成長或接合方法所形成。層狀基板的範例是SOI基板，其可以是層狀的矽-絕緣體-矽基板。
於某些具體態樣，隔離器晶粒110的耦合元件120是電容耦 合元件，例如美國專利申請案第61/415,281號和對應的國際專利申請案第PCT/AU2011/001497號(兩者標題為「具電容隔離的單晶片積體電路」)所述者。這些專利申請案描述的積體電路在單一電絕緣晶粒或晶片上包括至少二個彼此互相隔離的積體電路部分和至少一耦合區域，該耦合區域提供在互相隔離的積體電路部分之間的電容耦合。電容耦合元件是由多層而形成在單一晶片上，該層包括金屬和介電層以及至少一半導體層。
隔離器晶粒110當實施如上面參考的專利申請案所述時，可
以提供一些優於傳統隔離裝置的獨特優點，包括速度高出甚多的數位通訊。目前最先進的隔離器提供的資料速度為每個通道高達每秒約150百萬位元，但在SOS基板上而具有電容耦合元件的數位隔離器已經測量出提供每秒大於1十億位元的資料速度。
晶片110的每個電路域115安裝在其自己的屏蔽電極130頂 部上。舉例而言，第一電路域115-1安裝在第一屏蔽電極130-1頂部上，並且第二電路域115-2安裝在第二屏蔽電極130-2頂部上。屏蔽電極130-1、130-2是導電的但彼此實體分開和電隔離。第一屏蔽電極130-1可以是電浮動的，或者可以連接到和機械錨固於第一電路域115-1的接地針腳或訊號針腳；同時第二屏蔽電極130-2可以是電浮動的，或者可以連接到和機械錨固 於第二電路域115-2的接地針腳或訊號針腳。至少因為屏蔽電極130-1、130-2是彼此電隔離的，所以抑制了任一電路域115之接地平面中的共模暫態能力而免於不利的影響其他電路域的電路。
圖2A是單晶片隔離器200之一範例的平面圖，而圖2B是 同一裝置200沿著圖2A之線A-A的截面圖。單晶片隔離器200包括裝置封裝210，其舉例而言可以是塑膠封裝。導線框215包括一組輸入/輸出(input/output，I/O)針腳220、第一屏蔽電極130-1、第二屏蔽電極130-2，乃配置在裝置封裝210裡。安裝在導線框215之屏蔽電極130-1、130-2頂部上的是隔離器晶粒110，如所示。於圖2A和圖2B，僅顯示部分的裝置封裝210以便暴露出導線框215和晶粒110。然而，熟於此技藝者將承認在完成的裝置中，導線框215和晶粒110將被完全包封於例如塑膠中以形成完成的裝置封裝210。
導線框215是由金屬(例如銅)所形成。導線框215的I/O針 腳220和屏蔽電極130-1、130-2使用熟於此技藝者所知的標準技術而於初始產生做為連接片。I/O針腳220包括讓晶粒110之I/O接墊(未顯示)藉由例如打線接合所連接的訊號和電力針腳。導線框215的厚度(亦即I/O針腳220和屏蔽電極130-1、130-2的厚度)匹配於離散的積體電路(integrated circuit，IC)裝置之典型I/O針腳的厚度。典型而言，導線框215的厚度範圍是從約5密爾(mil)到約15密爾(8和10密爾是用於SOIC封裝的常見工業標準)。
圖2A和圖2B顯示晶粒110的第一電路域115-1部分安裝在 第一屏蔽電極130-1頂部上，並且晶粒110的第二電路域115-2部分安裝在 第二屏蔽電極130-2頂部上。典型而言，如本具體態樣所示，第一和第二屏蔽130-1、130-2一般塑形和設定尺寸成分別至少差不多對應於電路域115-1、115-2的實體佔地面積。屏蔽電極130-1、130-2之間的側向間隔乃選擇成同時滿足二個電路域115-1、115-2之間所需的CMTI和其間的介電強度。就此方面而言，應該了解雖然屏蔽電極之間的間隙和電路域之間的間隙於本說明書乃示意示範成具有相當於晶粒它們本身的巨觀側向實體尺度，但是這純粹是為了示範，實際上這些間隙的側向尺度一般遠小於晶粒的側向尺度。舉例而言，使用典型、傳統的塑膠包封而為了達到2.5千伏特的電流隔離和每微秒大於1千伏特的CMTI，則屏蔽130-1、130-2之間的間隔是約50微米或更大。
於圖2A和圖2B所示的隔離器200，第一屏蔽電極130-1乃 電連接到和機械錨固於第一電路域之I/O針腳220的第一者230，並且第二屏蔽電極130-2乃電連接到和機械錨固於第二電路域之I/O針腳220的第二者240。如果發現單一連接點的機械強度於某些具體態樣是不適當的，則對於個別的I/O針腳220可以使用二或更多個連接點以支持每個屏蔽電極130-1、130-2。
於替代性的具體態樣，如圖3A和圖3B所示，雖然屏蔽電 極130-1、130-2沒有連接到任何I/O針腳220(亦即維持成電浮動在未界定的電位)，但是由與I/O針腳220分開之其他部分導線框形成的個別支持構件所機械錨固。
於此範例，導線框215包括連接到第一屏蔽電極130-1的第一對支持構件320以及連接到第二屏蔽電極130-2的第二對支持構件330， 而每個支持構件320、330在對應一對的I/O針腳220之間延伸，如所示。 支持構件320、330乃提供成在包封於裝置封裝210期間將屏蔽電極130-1、130-2相對於晶粒110而錨固於定位。如圖2A和圖3A所示之支持構件和I/O針腳的組合也是有可能的，舉例而言具有連接到I/O針腳220的一支持物。熟於此技藝者鑒於本揭示將顯然知道用於支持屏蔽電極的其他修改和組態。
圖4是示意平面圖，其示範具有四個互相隔離的電路域 115-1到115-4之單晶片隔離器400的一般組態。這隔離器400類似於圖1的隔離器100，例外之處在於單一晶片110中有二個電路域115-1、115-2和二個分開的屏蔽電極130-1、130-2，隔離器400反而是於單一晶片410中包括四個電路域115-1到115-4和四個分開對應的屏蔽電極130-1到130-4。四個互相隔離的電路域115-1到115-4藉由至少一耦合元件120而通訊耦合，如大致描述於美國專利臨時申請案第61/635,251號(2012年4月18日申請)和對應的國際(PCT)專利申請案第PCT/AU2013/000403號(2013年4月17日申請)，其標題皆為「單晶片多域電流隔離裝置和方法」並且在此合起來稱為「單一晶片多域專利申請案」。於本說明書的上下文，「多域」(multi-domain)一詞是指多於二個互相隔離的域。
圖4顯示隔離器400具有耦合元件120的一實物，其連接在 所有四個電路域115之間，藉此任二個電路域115之間有可能通訊。然而，一般來說，耦合元件120可以實施成有助於任二或更多個互相隔離的電路域115之間的通訊。舉例而言，耦合元件120的分開實物可以提供在任二或更多個電路域115之間而呈任何組合。舉例而言，耦合元件120的第一實物 可以提供在電路域115-1和電路域115-2之間，並且耦合元件120的的第二實物可以提供在電路域115-3和電路域115-4之間。於此範例，電路域115-1僅可以與電路域115-2通訊，並且反之亦然。類似而言，電路域115-3僅可以與電路域115-4通訊，並且反之亦然。
就像圖1的晶片110，圖4的多域晶片410的實施可以使用 SOS基板、SOI基板、或任何其他包含能夠電流隔離之絕緣層的基板。用於形成多域晶片410的基板可以是單石基板或層狀基板，其舉例而言是以磊晶成長或接合方法所形成。於一範例，多域晶片410是基於單晶片多域專利申請案所揭示的多域晶片。這些專利申請案描述的積體電路包括至少三個積體電路部分，其在單一電絕緣晶粒或晶片上是互相隔開的。積體電路部分是互相電流隔離的。附帶而言，積體電路晶片包括耦合結構以允許積體電路部分之間的訊號和/或電力通訊，同時於其間維持電流隔離。
多域晶片410的每個電路域115安裝在其自己的對應屏蔽電 極130頂部上。舉例而言，電路域115-1安裝在屏蔽電極130-1頂部上，電路域115-2安裝在屏蔽電極130-2頂部上，電路域115-3安裝在屏蔽電極130-3頂部上，電路域115-4安裝在屏蔽電極130-4頂部上。屏蔽電極130-1、130-2、130-3、130-4是彼此實體分開和電隔離的導電元件。四個屏蔽電極130的每一者都可以電連接到和機械錨固於導線框之對應的接地或訊號針腳。因為屏蔽電極130-1、130-2、130-3、130-4彼此電隔離並且僅配置在它們個別的電路域之下，所以在個別電路域115-1、115-2、115-3、115-4之一或更多個接地平面上的共模暫態被抑制成不會耦合到晶片之其他(多個)電路域的敏感電路而敗壞當中的訊號。當然，雖然共模暫態跨越耦合元件120而出現， 但是這可能會或不會造成訊號完整性的問題，此視用於隔離器的隔離元件類型而定。舉例而言，於感應耦合的情況，共模電壓暫態一般不被轉換成輸出訊號。對於對共模暫態是敏感的訊號耦合元件來說，例如電容耦合，耦合元件120一般做差異化平衡以阻擋此種暫態，如熟於此技藝者將輕易體會。
於一具體態樣，如圖5A的平面圖所示，隔離器500使用圖 4的四域組態。圖5B是隔離器500沿著圖5A之線A-A的截面圖。於此具體態樣，封裝的隔離器500包括裝置封裝210和導線框215，如上面參考圖2A和圖2B所述，例外之處在於導線框215包括沿著I/O針腳220的四個屏蔽電極130-1、130-2、130-3、130-4，其安排在裝置封裝210裡。
圖5A和圖5B顯示多域晶片410的第一電路域115-1部分安 裝在第一屏蔽電極130-1頂部上，多域晶片410的第一電路域115-2部分安裝在第一屏蔽電極130-2頂部上，多域晶片410的第一電路域115-3部分安裝在屏蔽電極130-3頂部上，多域晶片410的第一電路域115-4部分安裝在第一屏蔽電極130-4頂部上。屏蔽電極130-1、130-2、130-3、130-4乃塑形和訂出尺寸以分別至少大致對應於電路域115-1、115-2、115-3、115-4的實體佔地面積。如上面所注意，在此的圖式並未按照比例，並且屏蔽電極130-1、130-2、130-3、130-4當中任二者之間的間隙或間隔實際上可以很小而取決於裝置所需的CMTI(典型而言每微秒大於1千伏特)和裝置封裝210之塑膠包封的介電強度。於一範例，屏蔽電極130-1、130-2、130-3、130-4之間的間隔為約50微米。相鄰屏蔽電極之間的間隙對於將隔離器晶粒加以封裝造成挑戰。舉例而言，傳統的黏著膏分配設備和方法常常並不適合， 因為黏著膏將流動到相鄰屏蔽電極之間的間隙裡並且可以掉落經過間隙而到封裝設備上，這導致不想要的污染和弄髒。
圖6是依據本發明的具體態樣來製造二區域之單一晶粒隔 離器200的方法600流程圖。熟於此技藝者將體認本方法600或可輕易採用來製作四區域的隔離器400或者事實上具有實際數量之互相隔離電路域115的任何此種隔離器。方法600包括以下步驟。
在步驟610，導線框215包括二個屏蔽電極130-1、130-2和 I/O針腳220，乃提供成適合安裝晶片或晶粒的形式。舉例而言，於塑膠封裝的情形，導線框是在連續金屬片上之幾百個當中的一個。於陶瓷封裝的情形，導線框是預先形成在開放的裝置封裝210裡。可以使用之其他形式的導線框將是熟於此技藝者所知的。
在步驟615，隔離器晶粒110安裝在導線框215的二個屏蔽 電極130-1、130-2上，使得晶粒110跨越(亦即跨坐)二個屏蔽電極130-1、130-2之間的間隙。更特定而言，晶粒110的第一電路域115-1部分安裝在第一屏蔽電極130-1頂部上，並且晶粒110的第二電路域115-2部分安裝在第二屏蔽電極130-2頂部上。標準的晶粒附接設備允許以微米等級的正確度來使晶粒相對於屏蔽電極而對齊。
在步驟615，晶粒110可以藉由任何多種方法或其組合而附接到屏蔽電極130-1、130-2，包括：
(a)將一或更多個區段的硬挺(譬如黏性聚醯亞胺)帶702附接在屏蔽電極130底下並且橋接其間的間隙，然後使用非導電的黏著劑704而將晶粒110安裝到帶/屏蔽電極組件上。這方法最類似於將晶粒安裝到單一晶粒焊 盤的標準製造技術。黏著劑704和硬挺帶702乃選擇成具有提供所需電流隔離的介電強度。使用此技術的範例性裝置處理乃顯示於圖7A的截面末端圖；
(b)施加測量量的黏著劑706在每個屏蔽電極130對應於晶粒110將要安裝之位置的部分上，然後安裝晶粒110，如此則黏著劑706不流動到屏蔽電極130之間的間隙708。這方法須要小心分配適當量的黏著劑706，以便避免過多黏著劑706流動到任二個屏蔽電極130之間的間隙708裡。黏著劑706於此情形可以是導電或非導電的，因為它不跨越屏蔽電極130之間的間隙708。使用此技術的範例性裝置處理乃顯示於圖7B；
(c)將晶粒附接雙面膠膜(DAF)710(例如頒給Yamamoto的美國專利第6,621,170號所述者)施加到晶圓背面。然後從晶圓正面來鋸以完全切穿DAF 710。然後加熱屏蔽電極130，再將每個單離的晶粒110加壓到加熱的電極130上以形成穩固的接合，如圖7E所示。
(d)在晶圓切割成分離的晶粒110之前，以膏狀黏著劑712(譬如B階段環氧樹脂)來塗覆處理過但未切割之晶圓或基板的背面。黏著劑可以是連續的或圖案化的以保持黏著劑712遠離個別對的屏蔽電極130之間的間隙。如果黏著劑712是連續的，則它必須是非導電的以便維持電流隔離。如果黏著劑712是圖案化的，則圖案化可以包括在晶粒之間形成無黏著劑的鋸道，使得於晶粒單離化期間容易對齊和減少碎屑。晶粒單離化可以由鑽石鋸、雷射刻劃或熟於此技藝者所知的其他方法來為之。使用連續黏著層的範例乃顯示於圖7C，而使用圖案化黏著劑的範例乃顯示於圖7D。
黏著劑的施加和圖案化可以使用網版印刷/鏤版印刷或熟 於此技藝者所熟知的其他過程來進行。
在步驟620，進行使用傳統打線接合技術的打線接合過程，以將晶粒110的I/O接墊(未顯示)電連接到導線框的I/O針腳220。附帶而言，如果一或更多個屏蔽電極130不是要留在電浮動的，如於圖3A的範例，則它們在此步驟可以如所想要的使用打線接合而電連接到針腳或晶粒I/O接墊。
在步驟625，導線框215和晶粒110被完全包封以形成完成封裝的隔離器200。這包封可以採取熟於此技藝者所知的多樣形式。舉例而言，對於塑膠封裝來說，射出成形可以用於完全包封組件。對於陶瓷封裝來說，開放的腔穴可以使用硬焊或其他技術來附接蓋子而密封。
雖然屏蔽電極已經在上面描述成導線框的部件，但是熟於此技藝者顯然將知道屏蔽電極於其他具體態樣或可替代性的由其他方法所形成。舉例而言，熟於此技藝者所知的其他封裝科技存在著導線框的等同者。舉例而言，在開放腔穴之陶瓷封裝的情形，陶瓷或有機基板可以在上面形成了金屬框。於再進一步的具體態樣，屏蔽電極可以藉由印刷或其他方式來形成一或更多層金屬或其他(多種)導電材料在隔離器晶粒背面上而提供。不管屏蔽電極是否是由導線框或其他形式的金屬框所形成，金屬框仍是用於提供電連接性和/或機械支持給晶粒或晶片。
熟於此技藝者顯然將知道許多修改而不偏離本發明的範圍。
100‧‧‧單晶片隔離器
110‧‧‧晶片或晶粒
115‧‧‧電路域或電路區塊
115-1‧‧‧第一電路域
115-2‧‧‧第二電路域
120‧‧‧耦合元件
125‧‧‧隔離障壁
130‧‧‧屏蔽電極
130-1‧‧‧第一屏蔽電極
130-2‧‧‧第二屏蔽電極

Claims (19)

  1. 一種數位隔離器，其包括：多個積體電路部分，其在單一電絕緣的一晶粒上是互相隔開的；一隔離障壁，其配置在該積體電路部分之間以於其間提供電流隔離；至少一耦合結構，其組構成提供在電流隔離的該積體電路部分之間的訊號耦合；以及互相隔開的多個電極，其上安裝了該晶粒，該電極乃安排在個別的該積體電路部分之下以改良該隔離器的共模暫態抗擾性。
  2. 如申請專利範圍第1項的數位隔離器，其中互相隔開的該電極之每一者乃配置在該積體電路部分的對應者之下，並且不在該積體電路部分的任何其他者之下延伸。
  3. 如申請專利範圍第1項的數位隔離器，其中互相隔開的該電極之每一者乃配置在該積體電路部分的對應者之下，並且不延伸超過該積體電路部分之對應者的側向邊界。
  4. 如申請專利範圍第1項的數位隔離器，其中互相隔開的該電極當中至少一者是電浮動的。
  5. 如申請專利範圍第1項的數位隔離器，其中互相隔開的該電極是電浮動的。
  6. 如申請專利範圍第1項的數位隔離器，其中互相隔開的該電極當中至少一者乃連接到該隔離器之一對應的訊號針腳。
  7. 如申請專利範圍第1項的數位隔離器，其中互相隔開的該電極乃連接到該隔離器的個別訊號針腳。
  8. 如申請專利範圍第1項的數位隔離器，其中互相隔開的該電極當中至少一者是由不是該隔離器之一訊號針腳的一對應導電構件所支持。
  9. 如申請專利範圍第1項的數位隔離器，其中互相隔開的該電極是一預先形成之金屬框的部件。
  10. 如申請專利範圍第1項的數位隔離器，其中該至少一耦合結構提供在電流隔離的該積體電路部分之間的電容耦合，而該積體電路部分是由單一的該晶粒上的複數個層所形成，該層包括金屬和介電層以及至少一半導體層；以及其中該介電層當中至少一者從該積體電路部分延伸跨越耦合區域，並且該金屬層和/或至少一半導體層的至少一對應者從該積體電路部分的每一者延伸而部分跨越該耦合區域以於當中形成電容器，藉此提供在該積體電路部分之間的該電容耦合。
  11. 如申請專利範圍第1項的數位隔離器，其中該積體電路部分包括至少三個積體電路部分而在單一電絕緣的該晶粒上互相隔開，該積體電路部分乃互相電流隔離；以及該至少一耦合結構包括在該晶粒上的複數個耦合結構，以允許該積體電路部分之間的訊號通訊，同時於其間維持該電流隔離。
  12. 一種製造數位隔離器的方法，該方法包括：接收一數位隔離器晶粒，其具有在單一電絕緣的一基板上互相隔開的多個積體電路部分、配置在該積體電路部分之間以於其間提供電流隔離的一隔離障壁、在電流隔離的該積體電路部分之間提供訊號耦合的至少一耦合結構；以及 將該數位隔離器晶粒安裝在互相隔開的多個電極上，使得該電極安排在個別的該積體電路部分之下以改良該數位隔離器的共模暫態抗擾性。
  13. 如申請專利範圍第12項的方法，其中該安裝的步驟包括：使用一黏著劑以將互相隔開的該電極附接到一硬挺帶並且將該數位隔離器晶粒附接到互相隔開的該電極。
  14. 如申請專利範圍第13項的方法，其中該黏著劑是電絕緣的一黏著劑而在互相隔開的該電極之間流動。
  15. 如申請專利範圍第12項的方法，其中該安裝的步驟包括：將一黏著劑分配到互相隔開的該電極之每一者上，並且使用經分配的該黏著劑以將該數位隔離器晶粒附接到互相隔開的該電極，藉此該黏著劑不在互相隔開的該電極之間流動。
  16. 如申請專利範圍第12項的方法，其中該安裝的步驟包括：在晶粒單離化之前，將一黏著劑塗覆到包括該數位隔離器晶粒的複數個實物之一晶圓的背面上，並且使用該黏著劑以將已單離化的該數位隔離器晶粒附接到互相隔開的該電極，藉此該黏著劑延伸於互相隔開的該電極之間的間隙上。
  17. 如申請專利範圍第12項的方法，其中該安裝的步驟包括：在晶粒單離化之前，將一黏著劑塗覆到包括該數位隔離器晶粒的複數個實物之一晶圓的背面上，並且使用該黏著劑以將已單離化的該數位隔離器晶粒附接到互相隔開的該電極，藉此該黏著劑僅塗覆該晶圓背面的選擇區域於晶粒單離化之前，使得該黏著劑不在互相隔開的該電極之間延伸。
  18. 如申請專利範圍第12項的方法，其中該安裝的步驟包括：將一晶粒附接雙面膠膜(DAF)附接到被處理之一晶圓或一基板的背面、分割該晶圓或 基板以提供附接了該晶粒附接雙面膠膜(DAF)之已單離化的隔離器晶粒、加熱互相隔開的該電極、將附接到該隔離器晶粒的該晶粒附接雙面膠膜(DAF)加壓靠著互相隔開的該電極，以將該隔離器晶粒附接到互相隔開的該電極。
  19. 一種數位隔離器，其是以如申請專利範圍第12項的方法所製造。
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