JP5728034B2 - 表示装置 - Google Patents

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Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジス
タ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（
ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トラン
ジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その
他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満である
インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いた
トランジスタが開示されている（特許文献１参照。）。
特開２００６−１６５５２８号公報
しかし、酸化物半導体は薄膜形成工程において、酸素の過不足などによる化学量論的組成
からのずれや、電子供与体を形成する水素や水分の混入などが生じると、その電気伝導度
が変化してしまう。このような現象は、酸化物半導体を用いたトランジスタにとって電気
的特性の変動要因となる。
このような問題に鑑み、酸化物半導体を用いた半導体装置に安定した電気的特性を付与し
、高信頼性化することを目的の一とする。
また、酸化物半導体膜のバックチャネル側の寄生チャネルの発生を防止することを目的の
一とする。
酸化物半導体膜を用いるトランジスタの電気的特性変動を抑止するため、変動要因となる
水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体膜
より意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体
を構成する主成分材料である酸素を供給することによって、酸化物半導体膜を高純度化及
び電気的にｉ型（真性）化する。
ｉ型（真性）の酸化物半導体とは、ｎ型不純物である水素を酸化物半導体から除去し、酸
化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりｉ型（
真性）の酸化物半導体、又はｉ型（真性）に限りなく近い酸化物半導体としたものである
。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去した
ことにより、高純度化されたｉ型（真性半導体）又はそれに近づけることを特徴としてい
る。そうすることにより、フェルミ準位（Ｅｆ）を真性フェルミ準位（Ｅｉ）と同じレベ
ルにまですることができる。
酸化物半導体膜を含むトランジスタにおいて、酸化物半導体膜上に接して帯電防止機能を
有する金属酸化膜を形成し、金属酸化膜上に絶縁層を形成し、加熱処理を行う。
この加熱工程によって、水素、水分、水酸基又は水素化物（水素化合物ともいう）などの
不純物を酸化物半導体膜より意図的に排除し、酸化物半導体膜を高純度化する。当該加熱
処理により、不純物である水素、または水酸基を、水として、脱離させやすくすることが
できる。
また、酸素を含む金属酸化膜と酸化物半導体膜とを接した状態で加熱処理を行うため、不
純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料の一つ
である酸素を、酸素を含む金属酸化膜より酸化物半導体膜へ供給することができる。よっ
て、酸化物半導体膜はより高純度化し、電気的にｉ型（真性）化する。
酸化物半導体膜を含むトランジスタにおいて、酸化物半導体膜上に接して帯電防止機能を
有する酸化物層を形成し、加熱処理を行う。
帯電防止機能を有する酸化物層は、酸化物半導体膜、好ましくは高純度化された酸化物半
導体膜のバックチャネル側（ゲート絶縁膜と反対側）に設けられ、酸化物半導体よりも誘
電率が小さいことが好ましい。例えば、誘電率が８以上２０以下の酸化物層を用いる。
該酸化物層は、酸化物半導体膜の膜厚よりも厚いものとする。例えば、酸化物半導体膜の
膜厚３ｎｍ以上３０ｎｍ以下として、該酸化物層は、１０ｎｍを超える膜厚、且つ、酸化
物半導体膜の膜厚以上とすることが好ましい。
上記酸化物層として、金属酸化物を用いることができる。金属酸化物として、例えば、酸
化ガリウム、またはこれにインジウムや、亜鉛を０．０１原子％乃至５原子％添加した酸
化ガリウムを用いることができる。
また、加熱処理後において、水分や水素などの不純物が酸化物半導体膜に再混入しないよ
うに、これらが外部から侵入することをブロックする保護絶縁層を絶縁層上にさらに形成
してもよい。
高純度化された酸化物半導体膜を有するトランジスタは、しきい値電圧やオン電流などの
電気的特性に温度依存性がほとんど見られない。また、光劣化によるトランジスタ特性の
変動も少ない。
このように、高純度化し、電気的にｉ型（真性）化した酸化物半導体膜を有するトランジ
スタは、電気的特性変動が抑制されており、電気的に安定である。よって安定した電気的
特性を有する酸化物半導体を用いた信頼性の高い半導体装置を提供することができる。
加熱処理の温度は、２５０℃以上６５０℃以下、または４５０℃以上６００℃以下、また
は基板の歪み点未満とする。加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐ
ｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）、または希
ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよい。
本明細書で開示する発明の構成の一形態は、ゲート電極と、ゲート電極を覆うゲート絶縁
膜と、ゲート絶縁膜上のゲート電極と重畳する領域の酸化物半導体膜と、酸化物半導体膜
と接するソース電極およびドレイン電極と、酸化物半導体膜と接し、ソース電極およびド
レイン電極を覆う金属酸化膜と、金属酸化膜を覆う絶縁膜と、を有する半導体装置である
。
上記において、金属酸化膜は、ガリウム酸化物を含んで構成される場合がある。また、金
属酸化膜は、インジウムまたは亜鉛を０．０１原子％乃至５原子％含んで構成される場合
がある。
また、上記において、酸化物半導体膜は、インジウム及びガリウムを含んで構成されるこ
とが好ましい。
また、上記において、ソース電極およびドレイン電極は、仕事関数が３．９ｅＶ以上の導
電材料を含んで構成される場合がある。なお、仕事関数が３．９ｅＶ以上の導電材料は、
例えば、窒化タングステンまたは窒化チタンとすることができる。
本明細書で開示する発明の構成の別の一形態は、基板上に、ゲート電極を形成し、ゲート
電極を覆うゲート絶縁膜を形成し、ゲート絶縁膜を介してゲート電極と重畳する領域に酸
化物半導体膜を形成し、酸化物半導体膜上に、ソース電極及びドレイン電極を形成し、酸
化物半導体膜、ソース電極及びドレイン電極を覆う金属酸化膜を形成し、金属酸化膜を覆
う絶縁膜を形成し、加熱処理を行う半導体装置の作製方法である。
上記において、金属酸化膜として、ガリウム酸化物を含む膜を形成する場合がある。また
、金属酸化膜として、インジウムまたは亜鉛を０．０１原子％乃至５原子％含む膜を形成
する場合がある。また、加熱処理の温度を４５０℃乃至６００℃とすることができる。
上記構成において、金属酸化膜として酸化ガリウム膜を用いることが好ましい。酸化ガリ
ウム膜はスパッタリング法、ＣＶＤ法、蒸着法などによって得ることができる。酸化ガリ
ウム膜は、酸素とガリウムの組成比にもよるが、およそ４．９ｅＶのエネルギーギャップ
を有し、可視光域において透光性を有している。
本明細書では、酸化ガリウムをＧａＯｘ（ｘ＞０）と表記する場合がある。例えば、Ｇａ
Ｏｘが結晶構造を有する場合、ｘ＝１．５であるＧａ２Ｏ３が知られている。
上記構成において、酸化物半導体膜上に金属酸化膜を形成する前に、酸化物半導体膜に加
熱処理を行ってもよい。
酸化物半導体膜上に接して金属酸化膜を形成し、加熱処理を行う。この加熱工程によって
、水素、水分、水酸基又は水素化物などの不純物を酸化物半導体膜より意図的に排除し、
酸化物半導体膜を高純度化することができる。高純度化し、電気的にｉ型（真性）化した
酸化物半導体膜を有するトランジスタは、電気的特性変動が抑制されており、電気的に安
定である。
よって、本発明の一形態は、安定した電気特性を有するトランジスタを作製することがで
きる。
また、本発明の一形態は、電気特性が良好で信頼性の高いトランジスタを有する半導体装
置を作製することができる。
半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 電子機器を示す図。 電子機器を示す図。 （Ａ）誘電体の積層構造を示すモデル図、（Ｂ）等価回路図。 計算に用いたトランジスタのモデルを示す図。 酸化ガリウム膜の厚さと、トランジスタのしきい値電圧との関係を示す図。 ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１を用いて説明
する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトランジスタ
を示す。
図１（Ｄ）に示すように、トランジスタ４１０は、絶縁表面を有する基板４００上に、ゲ
ート電極４０１、ゲート絶縁膜４０２、酸化物半導体膜４０３、ソース電極４０５ａ、ド
レイン電極４０５ｂを含む。酸化物半導体膜４０３上には、酸化物半導体膜４０３のバッ
クチャネル側への帯電防止機能を有する金属酸化膜４０７、及び絶縁膜４０９が順に積層
されている。
図１（Ａ）乃至図１（Ｄ）にトランジスタ４１０の作製方法の一例を示す。
まず、絶縁表面を有する基板４００上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極４０１を形成する。なお、レジストマスクをインクジェット法で形
成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しな
いため、製造コストを低減できる。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガ
ラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる
。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多
結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用
することも可能であり、これらの基板上に半導体素子が設けられていてもよい。
また、基板４００として、可撓性基板を用いてもよい。可撓性基板を用いる場合、可撓性
基板上に酸化物半導体膜４０３を含むトランジスタ４１０を直接作製してもよいし、他の
作製基板に酸化物半導体膜４０３を含むトランジスタ４１０を作製し、その後可撓性基板
に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製
基板と酸化物半導体膜を含むトランジスタとの間に剥離層を設けるとよい。
下地膜となる絶縁膜を基板４００とゲート電極４０１との間に設けてもよい。下地膜は、
基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコ
ン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による
積層構造により形成することができる。
また、ゲート電極４０１は、モリブデン、チタン、タンタル、タングステン、アルミニウ
ム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用い
て、単層で又は積層して形成することができる。
次いで、ゲート電極４０１上にゲート絶縁膜４０２を形成する。ゲート絶縁膜４０２は、
プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、
酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、
酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又は
積層して形成することができる。
また、本実施の形態の酸化物半導体膜４０３には、不純物を除去し、酸化物半導体の主成
分以外のキャリア供与体となる不純物が極力含まれないように高純度化することにより真
性（ｉ型）化又は実質的に真性（ｉ型）化された酸化物半導体を用いる。具体的には、例
えば、酸化物半導体膜４０３の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望まし
くは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃ
ｍ３以下とする。なお、上述の酸化物半導体膜４０３中の水素濃度は、二次イオン質量分
析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）
で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分
な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸
化物半導体膜４０３では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×
１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば
、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１
００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以
下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用
いることで、極めて優れたオフ電流特性のトランジスタ４１０を得ることができる。
このような高純度化された酸化物半導体は界面準位または界面電荷に対して極めて敏感で
あるため、酸化物半導体膜とゲート絶縁膜との界面は重要である。そのため高純度化され
た酸化物半導体に接するゲート絶縁膜には、高い品質が要求される。
例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で
絶縁耐圧の高い高品質な絶縁層を形成できるのでゲート絶縁膜の作製方法として好ましい
。高純度化された酸化物半導体膜と高品質ゲート絶縁膜とが密接することにより、界面準
位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであれば、スパッタリング
法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理
によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜であっても
良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、酸化
物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
また、ゲート絶縁膜４０２、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれな
いようにするために、酸化物半導体膜の成膜の前処理として、スパッタリング装置の予備
加熱室でゲート電極４０１が形成された基板４００、又はゲート絶縁膜４０２までが形成
された基板４００を予備加熱し、基板４００に吸着した水素、水分などの不純物を脱離し
排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好まし
い。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、後の工程
で、ソース電極４０５ａ及びドレイン電極４０５ｂまで形成した基板４００（金属酸化膜
４０７の成膜前）にも同様に行ってもよい。
次いで、ゲート絶縁膜４０２上に、膜厚３ｎｍ以上３０ｎｍ以下の酸化物半導体膜をスパ
ッタリング法で形成する。酸化物半導体膜の膜厚を大きくしすぎると（例えば、膜厚を５
０ｎｍ以上）、トランジスタがノーマリーオンとなってしまうおそれがあるため、上述の
膜厚とするのが好ましい。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、ゲート絶縁膜４０２の表面に付着している粉状
物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、ター
ゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加
して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に
代えて窒素、ヘリウム、酸素などを用いてもよい。
酸化物半導体膜に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇ
ａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物
半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、
Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａ
ｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体
、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸
化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇ
ａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ
系酸化物半導体などを用いることができる。また、上記酸化物半導体にＳｉＯ２を含んで
もよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ
）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比
はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を
用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または
複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧ
ａ及びＣｏなどがある。
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットとし
ては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数
比］の酸化物ターゲットを用いることができる。また、このターゲットの材料及び組成に
限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸
化物ターゲットを用いてもよい。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％
以下である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻
密な膜とすることができる。
本実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用
いてスパッタリング法により成膜する。また、酸化物半導体膜は、希ガス（代表的にはア
ルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリ
ング法により形成することができる。
酸化物半導体膜を、成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基
又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体膜の成膜は、減圧状態に保持された成膜室内に基板４００を保持し、基板温
度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下として行う。基板４
００を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度
を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜
室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、上
記ターゲットを用いて基板４００上に酸化物半導体膜を成膜する。成膜室内の残留水分を
除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタ
ンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポン
プにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成
膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭
素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含
まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ご
みともいう）が軽減でき、膜厚分布も均一となるために好ましい。
次いで、酸化物半導体膜を第２のフォトリソグラフィ工程により島状の酸化物半導体膜４
４１に加工する（図１（Ａ）参照。）。また、島状の酸化物半導体膜４４１を形成するた
めのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェ
ット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチン
グでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用い
るエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。ま
た、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
次いで、ゲート絶縁膜４０２及び酸化物半導体膜４４１上に、ソース電極及びドレイン電
極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成する。ソース
電極及びドレイン電極に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ
、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物
膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。
また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの
高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タン
グステン膜）を積層させた構成としても良い。また、ソース電極及びドレイン電極に用い
る導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化イ
ンジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム
酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合
金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたもの
を用いることができる。
なお、ソース電極及びドレイン電極の材料は、用いる酸化物半導体の電子親和力と金属酸
化膜の電子親和力を考慮して決定することが好ましい。すなわち、ソース電極及びドレイ
ン電極の材料の仕事関数をＷ［ｅＶ］、酸化物半導体の電子親和力をφ１［ｅＶ］、金属
酸化膜の電子親和力をφ２［ｅＶ］としたとき、（φ２＋０．４）＜Ｗ＜（φ１＋０．５
）、好ましくは、（φ２＋０．９）＜Ｗ＜（φ１＋０．４）、という関係を満たすことが
好ましい。例えば、酸化物半導体と金属酸化膜として、電子親和力が、それぞれ、４．５
ｅＶ、３．５ｅＶの材料を用いるのであれば、ソース電極及びドレイン電極の材料は、そ
の仕事関数が３．９ｅＶ以上５．０ｅＶ以下、好ましくは、４．４ｅＶより大きく４．９
ｅＶ未満である金属あるいは金属化合物を用いることが好ましい。かくするとトランジス
タ４１０においてソース電極４０５ａ及びドレイン電極４０５ｂから金属酸化膜４０７へ
の電子の注入を防止し、リーク電流を抑制することができ、また、酸化物半導体膜とソー
ス電極及びドレイン電極との接合において良好な電気特性を得ることができる。このよう
な仕事関数を有する材料としては、例えば、窒化モリブデンや窒化タングステン等が挙げ
られる。なお、これらの材料は、耐熱性の面でも優れているため好ましい。なお、上記の
関係式から、φ２＜（φ１＋０．１）、好ましくはφ２＜（φ１−０．５）という関係式
が導かれるが、より好ましくは、φ２＜（φ１−０．９）という関係を満たすとよい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極４０５ａ、ドレイン電極４０５ｂを形成した後、レジストマス
クを除去する（図１（Ｂ）参照。）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体膜４４１上で隣り合うソース電極
の下端部とドレイン電極の下端部との間隔幅によって後に形成されるトランジスタのチャ
ネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎ
ｍ以上数１０ｎｍ以下と極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏ
ｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う
とよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成され
るトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり
、回路の動作速度を高速化できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
なお、導電膜のエッチングの際に、酸化物半導体膜４４１がエッチングされ、分断するこ
とのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみを
エッチングし、酸化物半導体膜４４１を全くエッチングしないという条件を得ることは難
しく、導電膜のエッチングの際に酸化物半導体膜４４１は一部のみがエッチングされ、溝
部（凹部）を有する酸化物半導体膜となることもある。
本実施の形態では、導電膜としてＴｉ膜を用い、酸化物半導体膜４４１にはＩｎ−Ｇａ−
Ｚｎ−Ｏ系酸化物半導体を用いたので、エッチャントとしてアンモニア過水（アンモニア
、水、過酸化水素水の混合液）を用いる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出してい
る酸化物半導体膜の表面に付着した吸着水などを除去してもよい。プラズマ処理を行った
場合、当該プラズマ処理に続けて大気に触れることなく、酸化物半導体膜４４１の一部に
接する金属酸化膜４０７を形成することが望ましい。
次いで、ソース電極４０５ａ、及びドレイン電極４０５ｂを覆い、且つ酸化物半導体膜４
４１の一部と接する金属酸化膜４０７を形成する。なお、金属酸化膜４０７の膜厚は、酸
化物半導体膜４４１よりも厚くする。金属酸化膜４０７は、酸化物半導体膜４４１のバッ
クチャネル側、即ち、ソース電極４０５ａとドレイン電極４０５ｂの間の酸化物半導体膜
４４１と接し、その界面に蓄積する電荷を除去する膜である。
ソース電極４０５ａまたはドレイン電極４０５ｂにたまった電荷により、ソース電極４０
５ａまたはドレイン電極４０５ｂから酸化物半導体膜にプラスの電荷が移動し、酸化物半
導体膜のバックチャネル側の界面に帯電する恐れがある。特に、酸化物半導体膜の電気伝
導度と、酸化物半導体膜のバックチャネル側と接する材料層の電気伝導度とが異なると、
電荷が酸化物半導体膜に流れ、電荷が界面に捕獲され、酸化物半導体膜中の水素と結合し
て界面のドナーセンターになる。これにより、トランジスタの特性が変動するという問題
が生じてしまう。従って、酸化物半導体膜中の水素の低減と帯電防止の両方が重要である
。
また、酸化物半導体膜のバンドギャップと金属酸化膜のバンドギャップとの差は、３ｅＶ
未満が好ましい。例えば、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を
用い、金属酸化膜として、酸化シリコンや酸化アルミニウムを用いた場合、Ｉｎ−Ｇａ−
Ｚｎ−Ｏ系酸化物半導体のバンドギャップは３．１５ｅＶ、酸化シリコン及び酸化アルミ
ニウムのバンドギャップは８ｅＶとなるため、上述の問題が生じるおそれがある。また、
窒化物を含む膜（例えば、窒化シリコン膜）を金属酸化膜の代わりに用いると、窒化物を
含む膜と酸化物半導体膜とが接することにより、酸化物半導体膜の電気伝導度が変動する
おそれがある。
金属酸化膜４０７は、バックチャネル側にプラスの電荷が帯電したとしても速やかに除去
する性質を有する膜である。ただし、金属酸化膜４０７に用いる材料は、水素の含有量が
酸化物半導体膜よりも一桁以上多くない材料であって、そのエネルギーギャップが、酸化
物半導体膜の材料と等しいか、またはそれ以上を有する材料であることが好ましい。
このように、帯電防止機能を有する金属酸化膜４０７を用いることにより、酸化物半導体
膜４０３のバックチャネル側に電荷が蓄積することを抑制できる。また、金属酸化膜４０
７を酸化物半導体膜４０３の上面に設けることにより、酸化物半導体膜４０３のバックチ
ャネル側にプラスの電荷が帯電したとしても速やかに除去することができる。また、金属
酸化膜４０７を用いることにより、酸化物半導体膜４０３のバックチャネル側の寄生チャ
ネルの発生を防止することができる。これにより、酸化物半導体膜４０３の電気伝導度な
ど電気的特性の変動を抑制することができるため、トランジスタ４１０の信頼性を向上さ
せることができる。
本実施の形態は、金属酸化膜４０７として、パルス直流（ＤＣ）電源を用いるスパッタリ
ング法により得られる酸化ガリウム膜を用いる。なお、スパッタリング法に用いるターゲ
ットとしては、酸化ガリウムターゲットを用いることが好ましい。また、用いる酸化物半
導体膜の電気伝導度に合わせて金属酸化膜４０７に適宜、ＩｎやＺｎを添加して電気伝導
度を調整してもよい。例えば、酸化ガリウムにインジウム、又は亜鉛を添加したターゲッ
トを用いて、スパッタリング法によりインジウム、又は亜鉛を０．０１原子％乃至５原子
％含む膜を形成する。インジウム又は亜鉛を添加することによって、金属酸化膜４０７の
電気伝導度を向上させ、酸化物半導体膜４０３の電気伝導度と近づけることで、電荷の蓄
積をより低減することができる。
酸化ガリウムのバンドギャップは３．０ｅＶ以上５．２ｅＶ以下程度（例えば、４．９ｅ
Ｖ）、誘電率は８以上２０以下程度、電子親和力は３．５ｅＶであり、Ｉｎ−Ｇａ−Ｚｎ
−Ｏ系酸化物半導体の、バンドギャップは３．１５ｅＶ、誘電率は１５、電子親和力は４
．３ｅＶであり、それぞれの差が小さくなるため、好ましい。また、酸化ガリウムは、お
よそ４．９ｅＶのワイドバンドギャップを有するため、可視光領域で透光性を有している
。また、酸化ガリウムを金属酸化膜として用いることにより、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の
酸化物半導体膜と酸化ガリウムの膜との接触抵抗を低減することができるため、好ましい
。金属酸化膜として酸化ガリウムを用いる場合、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の
他、酸化物半導体材料としてＩｎ−Ｇａ−Ｏ系酸化物半導体、Ｇａ−Ｚｎ−Ｏ系酸化物半
導体を用いるとよい。
特に、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体
や、Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる場合には、金属酸化膜４０７として用いるＧ
ａＯｘに共通のガリウム元素を含んでいるため、材料の相性がよい。
金属酸化膜４０７は、水、水素等の不純物を混入させない方法を用いて成膜することが好
ましい。金属酸化膜４０７に水素が含まれると、その水素の酸化物半導体膜への侵入、又
は水素による酸化物半導体膜中の酸素の引き抜き、が生じ酸化物半導体膜のバックチャネ
ルが低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、
金属酸化膜４０７はできるだけ水素を含まない膜になるように、成膜方法に水素を用いな
いことが重要である。
本実施の形態では、金属酸化膜４０７として１０ｎｍを超える膜厚、且つ、酸化物半導体
膜４４１の膜厚以上の酸化ガリウム膜を、スパッタリング法を用いて成膜する。このよう
に金属酸化膜４０７の膜厚を厚くすることで、金属酸化膜４０７は効率よく電荷の放出を
行うことができるためである。成膜時の基板温度は、室温以上３００℃以下とすればよい
。酸化ガリウム膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲
気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。
酸化物半導体膜の成膜時と同様に、金属酸化膜４０７の成膜室内の残留水分を除去するた
めには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオ
ポンプを用いて排気した成膜室で成膜した金属酸化膜４０７に含まれる不純物の濃度を低
減できる。また、金属酸化膜４０７の成膜室内の残留水分を除去するための排気手段とし
ては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
金属酸化膜４０７を、成膜する際に用いるスパッタリングガスとしては、水素、水、水酸
基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
また、金属酸化膜４０７は少なくとも酸化物半導体膜のチャネル形成領域、ソース電極４
０５ａ、及びドレイン電極４０５ｂを覆えばよく、必要があれば、金属酸化膜４０７を選
択的に除去してもよい。なお、本実施の形態で用いる酸化ガリウム膜のエッチングには、
公知のウェットエッチングまたは公知のドライエッチングを用いることができる。例えば
、フッ酸溶液または硝酸を用いてウェットエッチングを行う。
次に、金属酸化膜４０７上に絶縁膜４０９を形成する（図１（Ｃ）参照。）。絶縁膜４０
９としては、無機絶縁膜を用い、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウ
ム膜、酸化窒化アルミニウム膜などの酸化絶縁膜、又は窒化シリコン膜、窒化酸化シリコ
ン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの窒化絶縁膜の単層、或いは積
層を用いればよい。例えば、スパッタリング法を用いて、金属酸化膜４０７側から順に酸
化シリコン膜及び窒化シリコン膜の積層を形成する。
次に酸化物半導体膜４４１に、金属酸化膜４０７と一部（チャネル形成領域）が接した状
態で加熱処理を行う。
加熱処理の温度は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、
または基板の歪み点未満とする。例えば、加熱処理装置の一つである電気炉に基板を導入
し、酸化物半導体膜に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる場合には、その
熱処理時間が短いため、６５０℃以上７００℃以下の高温に加熱した不活性ガス中で基板
を加熱してもよい。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐ
ｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）
の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水
、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、ま
たは希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９
９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすること
が好ましい。
このように、酸化物半導体膜と酸素を含む金属酸化膜４０７とを接した状態で加熱処理を
行うことにより、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成す
る主成分材料の一つである酸素を、酸素を含む金属酸化膜４０７より酸化物半導体膜へ供
給することができる。これによって、酸化物半導体膜中の電荷捕獲中心を低減することが
できる。以上の工程で高純度化し、電気的にｉ型（真性）化された酸化物半導体膜４０３
を得る。また、この加熱処理によって、金属酸化膜４０７も同時に不純物が除去され、高
純度化されうる。
高純度化された酸化物半導体膜４０３中ではドナーに由来するキャリアが極めて少なく（
ゼロに近い）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃ
ｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。
以上の工程でトランジスタ４１０が形成される（図１（Ｄ）参照。）。トランジスタ４１
０は、水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半
導体膜より意図的に排除し、高純度化された酸化物半導体膜４０３を含むトランジスタで
ある。よって、トランジスタ４１０は、電気的特性変動が抑制されており、電気的に安定
である。
なお、加熱処理は、絶縁膜４０９の形成前に行ってもよい。この場合、加熱処理後に、金
属酸化膜４０７上に絶縁膜４０９を形成することになる。
また、上記加熱処理に加えて、他の加熱処理を行っても良い。例えば、酸化物半導体膜４
４１を形成した後に、加熱処理（第１の加熱処理）を行い、金属酸化膜４０７を形成した
後に、さらに加熱処理（第２の加熱処理）を行っても良い。この場合、第１の加熱処理は
、例えば、不活性ガス雰囲気下で加熱を行い、酸素雰囲気下（少なくとも酸素を含む雰囲
気下）で冷却を行う処理とすることができる。このような第１の加熱処理を適用すること
で、酸化物半導体膜の脱水化と加酸化を好適に行うことができる。
また、図１（Ｄ）の工程の後に、さらに加熱処理を行ってもよい。例えば、大気中、１０
０℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱
処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以
下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよ
い。
酸化物半導体膜４０３を用いたトランジスタ４１０は、比較的高い電界効果移動度が得ら
れるため、高速駆動が可能である。よって、画素部に上記トランジスタを用いることで、
高画質な画像を提供することができる。また、高純度化された酸化物半導体膜を含むトラ
ンジスタを有する駆動回路部と画素部を同一基板上に形成できるため、半導体装置の部品
点数を削減することができる。
また、金属酸化膜４０７を有するトランジスタ４１０では、酸化物半導体膜４０３のバッ
クチャネル側の寄生チャネルの発生を防止することができる。さらに、トランジスタ４１
０において酸化物半導体膜４０３のバックチャネル側の寄生チャネルの発生を防止するこ
とで、しきい値電圧の変動を抑制することができるため、信頼性の向上したトランジスタ
とすることができる。
ところで、図１（Ｄ）に示すトランジスタ４１０においては、酸化物半導体膜４０３と、
金属酸化膜４０７との２層の誘電体が接して設けられている。異なる２層の誘電体が積層
された場合、１層目（トランジスタ４１０においては酸化物半導体膜４０３）の誘電率を
ε１、伝導率をσ１、厚さをｄ１とし、２層目（トランジスタ４１０においては金属酸化
膜４０７）の誘電率をε２、伝導率をσ２、厚さをｄ２としたとき、２層の積層は図９（
Ａ）のモデル図で表すことができる。なお、図９（Ａ）において、Ｓは面積を表す。また
、図９（Ａ）のモデル図は、図９（Ｂ）の等価回路に置き換えることができる。図中のＣ
１は１層目の容量値を、Ｇ１は１層目の抵抗値を、Ｃ２は２層目の容量値を、Ｇ２は２層
目の抵抗値をそれぞれ表す。ここで、２層に電圧Ｖを印加した場合、ｔ秒後に２層の界面
には以下の式（１）で表される電荷Ｑが蓄積するとされる。
Figure 0005728034
図１（Ｄ）に示すトランジスタ４１０において、上述の電荷Ｑが蓄積される界面は、酸化
物半導体膜４０３のバックチャネル側に相当し、金属酸化膜４０７の誘電率または電気伝
導度、あるいは金属酸化膜４０７の膜厚を適宜設定することで、バックチャネル側の界面
に蓄積する電荷Ｑを小さくすることができる。
ここで、式（１）を変形すると、下記式（２）及び式（３）で表される。
Figure 0005728034
式（２）及び式（３）より、電荷Ｑを小さくするためには、以下（Ａ）乃至（Ｄ）の４条
件を想定することができる。
条件（Ａ）τｉを非常に大きくする。
条件（Ｂ）Ｖ２をゼロに近づける、すなわち、Ｇ２をＧ１より非常に大きくする。
条件（Ｃ）Ｃ２をゼロに近づける。
条件（Ｄ）τ１をτ２に近づける。
条件（Ａ）で、τｉを非常に大きくするためには、τｉ＝（Ｃ１＋Ｃ２）／（Ｇ１＋Ｇ２
）であるから（Ｃ１＋Ｃ２）を（Ｇ１＋Ｇ２）より非常に大きくすればよい。ここで、Ｃ
１、Ｇ１は酸化物半導体膜４０３のパラメータであるため、金属酸化膜４０７によって電
荷Ｑを小さくするためには、Ｃ２を大きくする必要がある。しかしながら、Ｃ２＝ε２Ｓ
／ｄ２よりε２にてＣ２を大きくすると、式（２）よりＱが大きくなり、矛盾を生じる。
つまりτｉにて電荷Ｑを調整することは出来ない。
条件（Ｂ）で、Ｖ２をゼロに近づけるためには、式（３）より、Ｇ２＞＞Ｇ１を満たせば
よい。Ｇ１は酸化物半導体膜４０３のパラメータであるため、金属酸化膜４０７によって
電荷Ｑを小さくするためには、Ｇ２を大きくする必要がある。具体的には、Ｇ２＝σ２Ｓ
／ｄ２であるため、ｄ２を小さくするか、σ２を大きい材料を選択することとなる。しか
し、ｄ２の縮小は、Ｃ２＝ε２Ｓ／ｄ２よりＣ２が大きくなり、条件（Ａ）と同様にＱが
大きくなるため採用することができない。また、σ２が大きいとは、金属酸化膜４０７が
酸化物半導体膜４０３より電気伝導度が高いことを意味しており、リーク電流の発生やシ
ョートの危険性が高いため採用することができない。
条件（Ｃ）で、Ｃ２を非常に小さくするためには、Ｃ２＝ε２Ｓ／ｄ２より、ｄ２を大き
くするか、ε２の小さい材料を選択することとなる。
また、条件（Ｄ）で、τ１をτ２に近づけるためには、τ１＝ε１／σ１、τ２＝ε２／
σ２であるから、ε１／σ１≒ε２／σ２となる膜を選べばよい。これはＣ１／Ｇ１≒Ｃ
２／Ｇ２と等価である。したがって、電荷Ｑの蓄積を効果的に防止するためには、金属酸
化膜４０７の膜厚（ｄ２）を大きくする、または金属酸化膜４０７の材料として誘電率（
ε２）の小さい材料、好ましくは酸化物半導体膜４０３より小さい材料（例えば、誘電率
εが８以上２０以下である材料）を選択するのが好ましい。あるいはε１／σ１≒ε２／
σ２（ε１は酸化物半導体の誘電率、σ１は酸化物半導体の伝導率）となるよう、酸化物
半導体膜との物性値が近い材料を金属酸化膜として選択するのが好ましい。
このように、帯電防止機能を有する金属酸化膜４０７を有するトランジスタ４１０では、
酸化物半導体膜のバックチャネル側に電荷が蓄積することを抑制できる。また、金属酸化
膜を酸化物半導体膜の上面に設けることにより、酸化物半導体膜のバックチャネル側にプ
ラスの電荷が帯電したとしても速やかに除去することができる。また、金属酸化膜４０７
を有するトランジスタ４１０では、酸化物半導体膜４０３のバックチャネル側の寄生チャ
ネルの発生を防止することができる。さらに、トランジスタにおいて酸化物半導体膜のバ
ックチャネル側の寄生チャネルの発生を防止することで、しきい値電圧の変動を抑制する
ことができる。これにより、酸化物半導体膜の電気伝導度などの変動を抑制することがで
きるため、トランジスタの信頼性を向上させることができる。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供する
ことができる。よって、信頼性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置の作製方法の他の一形態を説明する。上記実施の形態と同
一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことがで
き、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
本実施の形態では、実施の形態１で示したトランジスタ４１０の作製方法において、酸化
物半導体膜と接する金属酸化膜４０７を形成する前に酸化物半導体膜に加熱処理を行う例
を示す。
この加熱処理は、酸化物半導体膜が形成された後、金属酸化膜４０７が形成される前であ
れば、島状の酸化物半導体膜に加工前の酸化物半導体膜に適用してもよく、ソース電極４
０５ａ及びドレイン電極４０５ｂの形成前または形成後のいずれに適用してもよい。
加熱処理の温度は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下と
する。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に対し
て窒素雰囲気下４５０℃において１時間の加熱処理を行う。加熱処理後は、大気に触れる
ことなく金属酸化膜を形成し、酸化物半導体膜への水や水素の再混入を防ぐことが好まし
い。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ装置、ＬＲＴ
Ａ装置等のＲＴＡ装置を用いることができる。なお、加熱処理装置としてＧＲＴＡ装置を
用いる場合には、その熱処理時間が短いため、６５０℃以上７００℃以下の高温に加熱し
た不活性ガス中で基板を加熱してもよい。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐ
ｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）
の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水
、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、ま
たは希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９
％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが
好ましい。
この加熱処理により、酸化物半導体膜中の水分または水素などの不純物を低減させること
ができる。
さらに、酸化物半導体膜と、酸素を含む金属酸化膜とが接した状態で加熱処理を行うこと
により、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分
材料の一つである酸素を、酸素を含む金属酸化膜より酸化物半導体膜へ供給することがで
きる。
従って、酸化物半導体膜に対して、金属酸化膜の形成前の加熱処理、及び金属酸化膜を形
成した後の加熱処理を行えば、さらに水分、水素などの不純物が脱離した、ｉ型（真性半
導体）又はｉ型に限りなく近い酸化物半導体膜を得ることができる。
従って、高純度化された酸化物半導体膜を含むトランジスタは、電気的特性変動が抑制さ
れており、電気的に安定である。
また、金属酸化膜を有するトランジスタは、酸化物半導体膜のバックチャネル側の寄生チ
ャネルの発生を防止することができる。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供する
ことができる。よって、信頼性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
実施の形態１または２のいずれかで一例を示したトランジスタを用いて表示機能を有する
半導体装置（表示装置ともいう）を作製することができる。また、トランジスタを含む駆
動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形
成することができる。
図２（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにし
て、シール材４００５が設けられ、第２の基板４００６によって封止されている。図２（
Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域と
は異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成され
た走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また別途形成さ
れた信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えら
れる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ
）４０１８ａ、４０１８ｂから供給されている。
図２（Ｂ）及び図２（Ｃ）において、第１の基板４００１上に設けられた画素部４００２
と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。
また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられて
いる。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシ
ール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図２
（Ｂ）及び図２（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲
まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半
導体膜で形成された信号線駆動回路４００３が実装されている。図２（Ｂ）及び図２（Ｃ
）においては、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４また
は画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている
。
また図２（Ｂ）及び図２（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１
の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動
回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一
部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈ
ｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図２（Ａ）は、Ｃ
ＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、
図２（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２（Ｃ
）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置を含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープも
しくはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板
が設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実
装されたモジュールも全て表示装置に含むものとする。
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有して
おり、実施の形態１または２のいずれかで一例を示したトランジスタを適用することがで
きる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（
発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって
輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ
Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作
用によりコントラストが変化する表示媒体も適用することができる。
半導体装置の一形態について、図３乃至図５を用いて説明する。図３乃至図５は、図２（
Ｂ）のＭ−Ｎにおける断面図に相当する。
図３乃至図５で示すように、半導体装置は接続端子電極４０１５及び端子電極４０１６を
有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有する端子
と異方性導電膜４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層４０３０と同じ導電膜から形成され、端子電極４
０１６は、トランジスタ４０１０及びトランジスタ４０１１のソース電極及びドレイン電
極と同じ導電膜で形成されている。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
トランジスタを複数有しており、図３乃至図５では、画素部４００２に含まれるトランジ
スタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示して
いる。図３では、トランジスタ４０１０及びトランジスタ４０１１上には帯電防止機能を
有する金属酸化膜４０２０、絶縁膜４０２４が設けられ、図４及び図５ではさらに、絶縁
層４０２１が設けられている。なお、絶縁膜４０２３は下地膜として機能する絶縁膜であ
る。
本実施の形態では、トランジスタ４０１０及びトランジスタ４０１１として、実施の形態
１または２のいずれかで示したトランジスタを適用することができる。
トランジスタ４０１０及びトランジスタ４０１１において、酸化物半導体膜は、積層され
る金属酸化膜４０２０および金属酸化膜４０２０上の絶縁膜４０２４を形成した後、加熱
処理を行うことによって、水素、水分、水酸基又は水素化物（水素化合物ともいう）など
の不純物が酸化物半導体膜より意図的に排除され、高純度化された酸化物半導体膜である
。
また、酸化物半導体膜と、酸素を含む金属酸化膜４０２０とが接した状態で加熱処理を行
うため、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分
材料の一つである酸素を、酸素を含む金属酸化膜４０２０より酸化物半導体膜へ供給する
ことができる。よって、酸化物半導体膜はより高純度化し、電気的にｉ型（真性）化する
。
従って、高純度化された酸化物半導体膜を含むトランジスタ４０１０及びトランジスタ４
０１１は、電気的特性変動が抑制されており、電気的に安定である。よって、図３乃至図
５で示す本実施の形態の半導体装置として信頼性の高い半導体装置を提供することができ
る。
また、帯電防止機能を有する金属酸化膜を有するトランジスタは、酸化物半導体膜のバッ
クチャネル側の寄生チャネルの発生を防止することができる。さらに、トランジスタにお
いて酸化物半導体膜のバックチャネル側の寄生チャネルの発生を防止することで、しきい
値電圧の変動を抑制することができる。
また、本実施の形態では、絶縁膜４０２４上において駆動回路用のトランジスタ４０１１
の酸化物半導体膜のチャネル形成領域と重なる位置には導電層が設けられている。導電層
を酸化物半導体膜のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後
におけるトランジスタ４０１１のしきい値電圧の変化量をさらに低減することができる。
また、導電層は、電位がトランジスタ４０１１のゲート電極と同じでもよいし、異なって
いても良く、第２のゲート電極として機能させることもできる。また、導電層の電位がＧ
ＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、該導電層は外部の電場を遮蔽する、すなわち外部の電場が内部（薄膜トランジスタ
を含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有す
る。導電層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気
的な特性が変動することを防止することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パ
ネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子
を用いることができる。
図３に表示素子として液晶素子を用いた液晶表示装置の例を示す。図３において、表示素
子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、及び液晶
層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁膜
４０３２、４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に
設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層４００８を介して積
層する構成となっている。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のス
ペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイ
ラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために数重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。
ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短
く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜
を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こ
される静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減す
ることができる。よって液晶表示装置の生産性を向上させることが可能となる。酸化物半
導体膜を用いるトランジスタは、静電気の影響によりトランジスタの電気的な特性が著し
く変動して設計範囲を逸脱する恐れがある。よって酸化物半導体膜を用いるトランジスタ
を有する液晶表示装置にブルー相の液晶材料を用いることはより効果的である。
また、液晶材料の固有抵抗率は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１
１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明
細書における固有抵抗率の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリー
ク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。高純度の酸化
物半導体膜を有するトランジスタを用いることにより、各画素における液晶容量に対して
１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分であ
る。
本実施の形態で用いる高純度化された酸化物半導体膜を用いたトランジスタは、オフ状態
における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号
の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よ
って、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果
を奏する。
また、本実施の形態で用いる高純度化された酸化物半導体膜を用いたトランジスタは、比
較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、液晶表示装置
の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。ま
た、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製するこ
とができるため、液晶表示装置の部品点数を削減することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐ
ｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔ
ｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した
透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液
晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対
して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられ
るが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅ
ｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
モード、ＡＳＶモードなどを用いることができる。また、画素（ピクセル）をいくつかの
領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチ
ドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基
板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用
いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式
（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシ
ャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うこ
とができる。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いる
ことができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは
赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）
、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、
色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本実施の形態
はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用する
こともできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料
が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機Ｅ
Ｌ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そし
て、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す
上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面
から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用する
ことができる。
図４に表示素子として発光素子を用いた発光装置の例を示す。表示素子である発光素子４
５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。
なお発光素子４５１３の構成は、第１の電極層４０３０、電界発光層４５１１、第２の電
極層４０３１の積層構造であるが、示した構成に限定されない。発光素子４５１３から取
り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂
材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側壁が連続した曲
率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４０３１及び隔壁４５１０上に保護膜を形成してもよい。保護膜としては、窒化シリコン
膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。また、第１の基板４００
１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５
１４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガ
スの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材
でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂また
は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイ
ミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エ
チレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよ
い。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能であ
る。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙
と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能と
いう利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と
、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数
分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプ
セル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するも
のである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移
動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む
）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわ
ゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することが
できる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用
いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の
電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法であ
る。
図５に、半導体装置の一形態としてアクティブマトリクス型の電子ペーパーを示す。図５
の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。
トランジスタ４０１０と接続する第１の電極層４０３０と、第２の基板４００６に設けら
れた第２の電極層４０３１との間には黒色領域４６１５ａ及び白色領域４６１５ｂを有し
、周りに液体で満たされているキャビティ４６１２を含む球形粒子４６１３が設けられて
おり、球形粒子４６１３の周囲は樹脂等の充填材４６１４で充填されている。第２の電極
層４０３１が共通電極（対向電極）に相当する。第２の電極層４０３１は、共通電位線と
電気的に接続される。
なお、図３乃至図５において、第１の基板４００１、第２の基板４００６としては、ガラ
ス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチッ
ク基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓ
ｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシート
を用いることもできる。
絶縁膜４０２４は、トランジスタの保護膜として機能する。
また、金属酸化膜４０２０は、酸化物半導体膜のバックチャネル側の寄生チャネルの発生
を防止するのみでなく、水素、水分、水酸基又は水素化物などの不純物の排除工程によっ
て同時に酸化物半導体膜から減少してしまう酸素を、酸化物半導体膜へ供給する機能も有
する。
金属酸化膜４０２０としては、スパッタリング法により形成された酸化ガリウム膜を用い
ればよい。また酸化ガリウムにインジウム、又は亜鉛を添加した膜でもよく、例えば、イ
ンジウム又は亜鉛を０．０１原子％乃至５原子％含む酸化ガリウム膜を用いることができ
る。インジウム又は亜鉛を添加することによって、金属酸化膜４０２０の電気伝導度を向
上させ、電荷の蓄積をより低減することができる。
なお、絶縁膜４０２４は、スパッタリング法を用いて、窒化シリコン膜、窒化酸化シリコ
ン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸
化アルミニウム膜の単層、又は積層で形成すればよい。
また、絶縁層４０２１は、無機絶縁材料又は有機絶縁材料を用いて形成することができる
。なお、アクリル樹脂、ポリイミド、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹
脂等の、耐熱性を有する有機絶縁材料を用いると、平坦化絶縁膜として好適である。また
上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ
（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これら
の材料で形成される絶縁膜を複数積層させることで、絶縁層を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ス
ピンコート法、ディッピング法、スプレー塗布、液滴吐出法（インクジェット法、スクリ
ーン印刷、オフセット印刷等）、ロールコーティング、カーテンコーティング、ナイフコ
ーティング等を用いることができる。
表示装置は光源又は表示素子からの光を透過させて表示を行う。よって光が透過する画素
部に設けられる基板、絶縁膜、導電膜などの薄膜はすべて可視光の波長領域の光に対して
透光性とする。
表示素子に電圧を印加する第１の電極層４０３０及び第２の電極層４０３１（画素電極層
、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設け
られる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。
）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有
する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン
（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎ
ｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタ
ン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、
又はその合金、若しくはその窒化物から一つ、又は複数種を用いて形成することができる
。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリ
マーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子として
は、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンま
たはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若
しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘
導体等が挙げられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路
を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように実施の形態１または２で示したトランジスタを適用することで、様々な機能
を有する半導体装置を提供することができる。
（実施の形態４）
実施の形態１または２のいずれかで一例を示したトランジスタを用いて、対象物の情報を
読み取るイメージセンサ機能を有する半導体装置を作製することができる。
図６（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図６（Ａ）はフォ
トセンサの等価回路であり、図６（Ｂ）はフォトセンサの一部を示す断面図である。
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他
方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０
は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレイン
の他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。ト
ランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフォ
トセンサ出力信号線６７１に電気的に接続されている。
なお、本明細書における回路図において、酸化物半導体膜を用いるトランジスタと明確に
判明できるように、酸化物半導体膜を用いるトランジスタの記号には「ＯＳ」と記載して
いる。図６（Ａ）において、トランジスタ６４０、トランジスタ６５６は酸化物半導体膜
を用いるトランジスタである。
図６（Ｂ）は、フォトセンサにおけるフォトダイオード６０２及びトランジスタ６４０を
示す断面図であり、絶縁表面を有する基板６０１（ＴＦＴ基板）上に、センサとして機能
するフォトダイオード６０２及びトランジスタ６４０が設けられている。フォトダイオー
ド６０２、トランジスタ６４０の上には接着層６０８を用いて基板６１３が設けられてい
る。
トランジスタ６４０上には帯電防止機能を有する金属酸化膜６３１、絶縁膜６３２、層間
絶縁層６３３、層間絶縁層６３４が設けられている。フォトダイオード６０２は、層間絶
縁層６３３上に設けられ、層間絶縁層６３３上に形成した電極層６４１と、層間絶縁層６
３４上に設けられた電極層６４２との間に、層間絶縁層６３３側から順に第１半導体層６
０６ａ、第２半導体層６０６ｂ、及び第３半導体層６０６ｃを積層した構造を有している
。
トランジスタ６４０において、酸化物半導体膜は、金属酸化膜６３１上に絶縁膜６３２を
形成した後、加熱処理を行うことによって、水素、水分、水酸基又は水素化物（水素化合
物ともいう）などの不純物が酸化物半導体膜より意図的に排除され、高純度化された酸化
物半導体膜である。
また、酸化物半導体膜と、酸素を含む金属酸化膜６３１とを接した状態で加熱処理を行う
ため、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材
料の一つである酸素を、酸素を含む金属酸化膜６３１より酸化物半導体膜へ供給すること
ができる。よって、酸化物半導体膜はより高純度化し、電気的にｉ型（真性）化する。
従って、高純度化された酸化物半導体膜を含むトランジスタ６４０は、電気的特性変動が
抑制されており、電気的に安定である。よって、本実施の形態の半導体装置として信頼性
の高い半導体装置を提供することができる。
電極層６４１は、層間絶縁層６３４に形成された導電層６４３と電気的に接続し、電極層
６４２は電極層６４４を介してゲート電極６４５と電気的に接続している。ゲート電極６
４５は、トランジスタ６４０のゲート電極と電気的に接続しており、フォトダイオード６
０２はトランジスタ６４０と電気的に接続している。
ここでは、第１半導体層６０６ａとしてｐ型の導電型を有する半導体層と、第２半導体層
６０６ｂとして高抵抗な半導体層（ｉ型半導体層）、第３半導体層６０６ｃとしてｎ型の
導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体層６０６ａはｐ型半導体層であり、ｐ型を付与する不純物元素を含むアモルフ
ァスシリコン膜により形成することができる。第１半導体層６０６ａの形成には１３族の
不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法に
より形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓ
ｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。ま
た、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入
法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等に
より不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。こ
の場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、
又はスパッタリング法等を用いればよい。第１半導体層６０６ａの膜厚は１０ｎｍ以上５
０ｎｍ以下となるよう形成することが好ましい。
第２半導体層６０６ｂは、ｉ型半導体層（真性半導体層）であり、アモルファスシリコン
膜により形成する。第２半導体層６０６ｂの形成には、半導体材料ガスを用いて、アモル
ファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン
（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、Ｓ
ｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体層６０６ｂの形成は、ＬＰＣＶＤ法、
気相成長法、スパッタリング法等により行っても良い。第２半導体層６０６ｂの膜厚は２
００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３半導体層６０６ｃは、ｎ型半導体層であり、ｎ型を付与する不純物元素を含むアモル
ファスシリコン膜により形成する。第３半導体層６０６ｃの形成には、１５族の不純物元
素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成す
る。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、
ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物
元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて
該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物
元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にア
モルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッ
タリング法等を用いればよい。第３半導体層６０６ｃの膜厚は２０ｎｍ以上２００ｎｍ以
下となるよう形成することが好ましい。
また、第１半導体層６０６ａ、第２半導体層６０６ｂ、及び第３半導体層６０６ｃは、ア
モルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモ
ルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ））半
導体を用いて形成してもよい。
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定
状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導
体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対し
て法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマン
スペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。
即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−
１の間に微結晶シリコンのラマンスペクトルのピークがある。また、ダングリングボンド
を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。
さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪み
をさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。
この微結晶半導体膜は、周波数が数十ＭＨｚから数百ＭＨｚの高周波プラズマＣＶＤ法、
または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができ
る。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、
ＳｉＦ４などの珪素含有気体を水素で希釈して形成することができる。また、水素に加え
、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素
で珪素含有気体希釈して微結晶半導体膜を形成することができる。これらのときの珪素含
有気体に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以
下、更に好ましくは１００倍とする。さらには、珪素含有気体中に、ＣＨ４、Ｃ２Ｈ６等
の炭化水素気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム含有気体、Ｆ２等を混入させても
よい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型の
フォトダイオードはｐ型の半導体層側を受光面とする方がよい特性を示す。ここでは、ｐ
ｉｎ型のフォトダイオードが形成されている基板６０１の面からフォトダイオード６０２
が受ける光６２２を電気信号に変換する例を示す。また、受光面とした半導体層側とは逆
の導電型を有する半導体層側からの光は外乱光となるため、受光面とした半導体層側とは
逆の導電型を有する半導体層側の電極層は遮光性を有する導電膜を用いるとよい。また、
ｎ型の半導体層側を受光面として用いることもできる。
金属酸化膜６３１としては、スパッタリング法により形成された酸化ガリウム膜を用いれ
ばよい。また酸化ガリウムにインジウム、又は亜鉛を添加した膜でもよく、例えば、イン
ジウム又は亜鉛を０．０１原子％乃至５原子％含む酸化ガリウム膜を用いることができる
。インジウム又は亜鉛を添加することによって、金属酸化膜６３１の電気伝導度を向上さ
せ、電荷の蓄積をより低減することができる。
絶縁膜６３２としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又
は酸化窒化アルミニウム層などの酸化物絶縁層、窒化シリコン層、窒化酸化シリコン層、
窒化アルミニウム層、又は窒化酸化アルミニウム層などの窒化物絶縁層の単層、又は積層
を用いることができる。
層間絶縁層６３３、６３４としては、表面凹凸を低減するため平坦化絶縁膜として機能す
る絶縁層が好ましい。層間絶縁層６３３、６３４としては、例えばポリイミド、アクリル
樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の有機絶縁材料を用いるこ
とができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサ
ン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、又は積層を
用いることができる。
絶縁膜６３２、層間絶縁層６３３、層間絶縁層６３４としては、絶縁性材料を用いて、そ
の材料に応じて、スパッタリング法、スピンコート法、ディッピング法、スプレー塗布、
液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ロールコーティ
ング、カーテンコーティング、ナイフコーティング等を用いて形成することができる。
フォトダイオード６０２に入射する光６２２を検出することによって、被検出物の情報を
読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を
用いることができる。
トランジスタ６４０として、実施の形態１または２で一例を示したトランジスタを用いる
ことができる。水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を
酸化物半導体膜より意図的に排除し、高純度化された酸化物半導体膜を含むトランジスタ
は、トランジスタの電気的特性変動が抑制されており、電気的に安定である。また、帯電
防止機能を有する金属酸化膜を有するトランジスタは、酸化物半導体膜のバックチャネル
側の寄生チャネルの発生を防止することができる。さらに、トランジスタにおいて酸化物
半導体膜のバックチャネル側の寄生チャネルの発生を防止することで、しきい値電圧の変
動を抑制することができる。よって、信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
本明細書に開示する液晶表示装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともい
う）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機な
どが挙げられる。上記実施の形態で説明した液晶表示装置を具備する電子機器の例につい
て説明する。
図７（Ａ）は電子書籍（Ｅ−ｂｏｏｋともいう）であり、筐体９６３０、表示部９６３１
、操作キー９６３２、太陽電池９６３３、充放電制御回路９６３４を有することができる
。図７（Ａ）に示した電子書籍は、様々な情報（静止画、動画、テキスト画像など）を表
示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した
情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御す
る機能等を有することができる。なお、図７（Ａ）では充放電制御回路９６３４の一例と
してバッテリー９６３５、ＤＣＤＣコンバータ（以下、コンバータと略記）９６３６を有
する構成について示している。実施の形態１乃至４のいずれかで示した半導体装置を表示
部９６３１に適用することにより、信頼性の高い電子書籍とすることができる。
図７（Ａ）に示す構成とすることにより、表示部９６３１として半透過型、又は反射型の
液晶表示装置を用いる場合、比較的明るい状況下での使用も予想され、太陽電池９６３３
による発電、及びバッテリー９６３５での充電を効率よく行うことができ、好適である。
なお太陽電池９６３３は、筐体９６３０の空きスペース（表面や裏面）に適宜設けること
ができるため、効率的なバッテリー９６３５の充電を行う構成とすることができるため好
適である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を
図れる等の利点がある。
また図７（Ａ）に示す充放電制御回路９６３４の構成、及び動作について図７（Ｂ）にブ
ロック図を示し説明する。図７（Ｂ）には、太陽電池９６３３、バッテリー９６３５、コ
ンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至スイッチＳＷ３、表示部９
６３１について示しており、バッテリー９６３５、コンバータ９６３６、コンバータ９６
３７、スイッチＳＷ１乃至スイッチＳＷ３が充放電制御回路９６３４に対応する箇所とな
る。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池９６３３で発電した電力は、バッテリー９６３５を充電するための電圧となるよ
うコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太
陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９
６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部
９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー
９６３５の充電を行う構成とすればよい。
次いで外光により太陽電池９６３３により発電がされない場合の動作の例について説明す
る。バッテリー９６３５に蓄電された電力は、スイッチＳＷ３をオンにすることでコンバ
ータ９６３７により昇圧または降圧がなされる。そして、表示部９６３１の動作にバッテ
リー９６３５からの電力が用いられることとなる。
なお太陽電池９６３３については、充電手段の一例として示したが、他の手段によるバッ
テリー９６３５の充電を行う構成であってもよい。また他の充電手段を組み合わせて行う
構成としてもよい。
図８（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２
、表示部３００３、キーボード３００４などによって構成されている。実施の形態１乃至
４のいずれかで示した半導体装置を表示部３００３に適用することにより、信頼性の高い
ノート型のパーソナルコンピュータとすることができる。
図８（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外
部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の
付属品としてスタイラス３０２２がある。実施の形態１乃至４のいずれかで示した半導体
装置を表示部３０２３に適用することにより、より信頼性の高い携帯情報端末（ＰＤＡ）
とすることができる。
図８（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０
１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３
は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うこ
とができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図８（Ｃ）では表示部２７０５）に文章を表示し、左側の表
示部（図８（Ｃ）では表示部２７０７）に画像を表示することができる。実施の形態１乃
至４のいずれかで示した半導体装置を表示部２７０５、表示部２７０７に適用することに
より、信頼性の高い電子書籍とすることができる。
また、図８（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐
体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備え
ている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面
にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏
面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを
備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせ
た構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
図８（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成され
ている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン
２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２
８０８などを備えている。また、筐体２８００には、携帯電話の充電を行う太陽電池セル
２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０
１内部に内蔵されている。実施の形態１乃至４のいずれかで示した半導体装置を表示パネ
ル２８０２に適用することにより、信頼性の高い携帯電話とすることができる。
また、表示パネル２８０２はタッチパネルを備えており、図８（Ｄ）には映像表示されて
いる複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力さ
れる電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル
２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能であ
る。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、
録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図
８（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適し
た小型化が可能である。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部
メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応でき
る。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図８（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接
眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６など
によって構成されている。実施の形態１乃至４のいずれかで示した半導体装置を表示部（
Ａ）３０５７、表示部（Ｂ）３０５５に適用することにより、信頼性の高いデジタルビデ
オカメラとすることができる。
図８（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐
体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示す
ることが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した
構成を示している。実施の形態１乃至４のいずれかで示した半導体装置を表示部９６０３
に適用することにより、信頼性の高いテレビジョン装置とすることができる。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から
出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
金属酸化膜として酸化ガリウムを含有する膜を用いる場合の効果について、計算機シミュ
レーションを用いて検証した。本実施例では、当該検証結果について、図面を参照して説
明する。なお、本実施例では、シルバコ社製デバイスシミュレータ「Ａｔｌａｓ」を用い
て各種計算を行った。
図１０（Ａ）に、計算に用いたトランジスタのモデルを示す。図１０（Ａ）に示すように
、計算モデルとして、ボトムゲート型トランジスタを採用した。また、トランジスタの活
性層１０００として１０ｎｍの厚さのＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜を採用し
、酸化物半導体膜に接する金属酸化膜１００２として酸化ガリウム膜を採用し、金属酸化
膜１００２を覆う絶縁膜１００４として酸化シリコン膜を採用し、ゲート電極１００６と
して仕事関数が４．９ｅＶのタングステン膜を採用し、ゲート絶縁膜１００８として１０
ｎｍの厚さの酸化シリコン膜を採用した。金属酸化膜である酸化ガリウム膜の厚さは、１
０ｎｍから５０ｎｍまで変化させて計算を行った。トランジスタのチャネル長Ｌは１００
ｎｍとした。
また、図１０（Ｂ）に、比較例として計算に用いたトランジスタのモデルを示す。図１０
（Ｂ）に示すトランジスタと図１０（Ａ）に示すトランジスタとの相違は、図１０（Ｂ）
に示すトランジスタは、金属酸化膜１００２を有さない点である。図１０（Ｂ）において
は、図１０（Ａ）と同様に、トランジスタの活性層１０００として１０ｎｍの厚さのＩｎ
−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜を採用し、酸化物半導体膜に接する絶縁膜１００４
として酸化シリコン膜を採用し、ゲート電極１００６として仕事関数が４．９ｅＶのタン
グステン膜を採用し、ゲート絶縁膜１００８として１０ｎｍの厚さの酸化シリコン膜を採
用した。トランジスタのチャネル長Ｌは１００ｎｍとした。
計算においては、寄生チャネルに起因する影響を確認するために、絶縁膜１００４（パッ
シベーション膜）である酸化シリコン膜の界面（図中、下側の界面）に正の固定電荷１０
１０を仮定した。固定電荷の密度は、Ｑ＝０ｃｍ−２、１．０×１０１２ｃｍ−２、２．
０×１０１２ｃｍ−２のいずれかとした。
計算に用いた酸化物半導体膜（ＩＧＺＯ）と、酸化ガリウム（ＧａＯｘ）膜の各種物性値
は、以下の通りである。なお、Ｅｇはバンドギャップ、εｒは比誘電率、χは電子親和力
、μｎは電子移動度を表す。
Figure 0005728034
計算結果を図１１および図１２に示す。なお、図１１及び図１２は、温度が３００Ｋ（２
７℃）における計算結果である。
図１１（Ａ）は、金属酸化膜である酸化ガリウム膜の厚さとトランジスタのしきい値電圧
との関係を示している。ここでは、ソース電極１０１２およびドレイン電極１０１４の材
料として、仕事関数が３．９ｅＶ（窒化チタン）の導電材料を想定した。なお、図１１（
Ａ）において、横軸は、酸化物半導体膜と酸化ガリウム膜の厚さの和（ｎｍ）である。た
だし、酸化物半導体膜の膜厚は一定（１０ｎｍ）とした。図１１（Ａ）から、酸化ガリウ
ム膜が１０ｎｍ程度（酸化物半導体膜と酸化ガリウム膜の厚さの和が２０ｎｍ）の場合に
は、トランジスタのしきい値電圧の変化が大きくなるのに対して、酸化ガリウム膜の厚さ
を１０ｎｍより大きくすることによって、この変化が抑制されているのが分かる。これは
、酸化ガリウム膜の厚さを大きくすることによって、酸化ガリウム膜と酸化シリコン膜と
の界面に存在する固定電荷の影響を緩和することができるためと考えられる。当該結果よ
り、酸化ガリウム膜の厚さは１０ｎｍより大きいことが望ましいといえる。
また、図１１（Ｂ）は、比較例である金属酸化膜を有さないトランジスタにおける酸化物
半導体膜の厚さとトランジスタのしきい値電圧との関係を示している。ここでは、ソース
電極１０１２およびドレイン電極１０１４の材料として、仕事関数が３．９ｅＶ（窒化チ
タン）の導電材料を想定した。なお、図１１（Ｂ）において、横軸は、酸化物半導体膜の
厚さ（ｎｍ）である。図１１（Ａ）及び図１１（Ｂ）から、金属酸化膜を有さないトラン
ジスタにおいては、酸化物半導体膜がいずれの膜厚にあっても、金属酸化膜を有するトラ
ンジスタと比較してしきい値電圧の変化が大きいことがわかる。したがって、酸化ガリウ
ム膜を設けることによって、酸化ガリウム膜と酸化シリコン膜との界面に存在する固定電
荷の影響を効果的に緩和することができると示唆される。
図１２は、ソース電極１０１２およびドレイン電極１０１４の材料を変更した場合のゲー
ト電圧（ＶＧ）−ドレイン電流（ＩＤ）特性を示している。ソース電極１０１２およびド
レイン電極１０１４の材料としては、仕事関数が３．６ｅＶ（亜鉛）、３．９ｅＶ（窒化
チタン）、４．３ｅＶ（窒化モリブデン）の三種類の導電材料を想定した。また、酸化ガ
リウム膜の厚さは、１０ｎｍ、３０ｎｍ、５０ｎｍのいずれかとした。図１２より、酸化
ガリウム膜を厚くすると、オフ状態におけるトランジスタのリーク電流が増大することが
確認された。一方で、酸化ガリウム膜を厚くしても、仕事関数が大きい導電材料をソース
電極１０１２およびドレイン電極１０１４に用いる場合には、オフ状態におけるトランジ
スタのリーク電流の増大を抑制できることが確認された。当該結果より、ソース電極１０
１２およびドレイン電極１０１４としては、仕事関数が３．９ｅＶ以上の導電材料を用い
ることが望ましいといえる。
また、図１０（Ａ）の構造では、酸化ガリウム膜を経由したソース電極とドレイン電極間
のリーク電流が懸念される。しかし、ソース電極およびドレイン電極の材料を適切に選ぶ
ことで、ソース電極及びドレイン電極と酸化ガリウム膜との間に障壁を設けることができ
るため、電子がソース電極及びドレイン電極から酸化ガリウム膜に移動することを防止す
ることができる。したがって、ソース電極及びドレイン電極間のリーク電流を防止するこ
とができると考えられる。
以上の計算より、酸化ガリウム膜を金属酸化膜として用いることによって、酸化ガリウム
膜と酸化シリコン膜との界面における固定電荷の影響を緩和し、トランジスタ特性の変動
を抑制することができる事が理解される。なお、開示する発明の効果を十分に得るために
は、酸化ガリウム膜の厚さは１０ｎｍより大きいことが望ましく、ソース電極およびドレ
イン電極の材料としては、３．９ｅＶ以上の導電材料を用いることが望ましい。
４００ 基板
４０１ ゲート電極
４０２ ゲート絶縁膜
４０３ 酸化物半導体膜
４０７ 金属酸化膜
４０９ 絶縁膜
４１０ トランジスタ
４３１ 金属酸化膜
４４１ 酸化物半導体膜
４６０ トランジスタ
６０１ 基板
６０２ フォトダイオード
６０６ａ 半導体層
６０６ｂ 半導体層
６０６ｃ 半導体層
６０８ 接着層
６１３ 基板
６３１ 金属酸化膜
６３２ 絶縁膜
６３３ 層間絶縁層
６３４ 層間絶縁層
６４０ トランジスタ
６４１ 電極層
６４２ 電極層
６４３ 導電層
６４５ ゲート電極
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
１０００ 活性層
１００２ 金属酸化膜
１００４ 絶縁膜
１００６ ゲート電極
１００８ ゲート絶縁膜
１０１０ 固定電荷
１０１２ ソース電極
１０１４ ドレイン電極
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５５ 表示部（Ｂ）
３０５６ バッテリー
３０５７ 表示部（Ａ）
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１８ａ ＦＰＣ
４０１８ｂ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 金属酸化膜
４０２１ 絶縁層
４０２３ 絶縁膜
４０２４ 絶縁膜
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁膜
４０３３ 絶縁膜
４０５ａ ソース電極
４０５ｂ ドレイン電極
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
４６１２ キャビティ
４６１３ 球形粒子
４６１４ 充填材
４６１５ａ 黒色領域
４６１５ｂ 白色領域
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６３０ 筐体
９６３１ 表示部
９６３２ 操作キー
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ コンバータ
９６３７ コンバータ

Claims (4)

  1. トランジスタと、
    液晶素子と、
    保持容量とを有し、
    前記液晶素子は、
    前記トランジスタと電気的に接続された第１の電極と、
    第２の電極と、
    前記第１の電極と、前記第２の電極との間の液晶層と、を有し、
    前記トランジスタは、酸化物半導体層と、金属酸化膜とを有し、
    前記金属酸化膜上の、酸化珪素膜を有し、
    前記酸化物半導体層は、インジウムと、ガリウムと、亜鉛とを有し、
    前記金属酸化膜は、インジウムと、ガリウムと、亜鉛とを有し、
    前記金属酸化膜は、バックチャネル側の前記酸化物半導体層と接する領域を有し、
    前記金属酸化膜は、１０ｎｍ以上の膜厚を有し、
    前記保持容量は、前記液晶素子の容量値に対して、１／３以下の値を有することを特徴とする表示装置。
  2. 第１のトランジスタと、
    第２のトランジスタと、
    液晶素子と、
    保持容量とを有し、
    前記液晶素子は、
    前記第２のトランジスタと電気的に接続された第１の電極と、
    第２の電極と、
    前記第１の電極と、前記第２の電極との間の液晶層と、を有し、
    前記第１のトランジスタは、第１の酸化物半導体層と、金属酸化膜と、を有し、
    前記第２のトランジスタは、第２の酸化物半導体層と、前記金属酸化膜と、を有し、
    前記金属酸化膜上の、酸化珪素膜を有し、
    前記第１の酸化物半導体層は、インジウムと、ガリウムと、亜鉛とを有し、
    前記第２の酸化物半導体層は、インジウムと、ガリウムと、亜鉛とを有し、
    前記金属酸化膜は、インジウムと、ガリウムと、亜鉛とを有し、
    前記金属酸化膜は、バックチャネル側の前記第２の酸化物半導体層と接する領域を有し、
    前記金属酸化膜は、１０ｎｍ以上の膜厚を有し、
    前記保持容量は、前記液晶素子の容量値に対して、１／３以下の値を有することを特徴とする表示装置。
  3. 第１のトランジスタと、
    第２のトランジスタと、
    液晶素子と、
    保持容量とを有し、
    前記第１のトランジスタは、第１のゲート電極と、前記第１のゲート電極と重なる領域を有する第２のゲート電極とを有し、
    前記液晶素子は、
    前記第２のトランジスタと電気的に接続された第１の電極と、
    第２の電極と、
    前記第１の電極と、前記第２の電極との間の液晶層と、を有し、
    前記第１のトランジスタは、第１の酸化物半導体層と、金属酸化膜と、を有し、
    前記第２のトランジスタは、第２の酸化物半導体層と、前記金属酸化膜と、を有し、
    前記金属酸化膜上の、酸化珪素膜を有し、
    前記第１の酸化物半導体層は、インジウムと、ガリウムと、亜鉛とを有し、
    前記第２の酸化物半導体層は、インジウムと、ガリウムと、亜鉛とを有し、
    前記金属酸化膜は、インジウムと、ガリウムと、亜鉛とを有し、
    前記金属酸化膜は、バックチャネル側の前記第２の酸化物半導体層と接する領域を有し、
    前記金属酸化膜は、１０ｎｍ以上の膜厚を有し、
    前記保持容量は、前記液晶素子の容量値に対して、１／３以下の値を有することを特徴とする表示装置。
  4. 請求項３において、
    前記第２のゲート電極は、フローティングであることを特徴とする表示装置。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011118741A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8884282B2 (en) 2010-04-02 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20180054919A (ko) 2010-04-23 2018-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101324760B1 (ko) 2010-04-23 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20130055607A (ko) 2010-04-23 2013-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
DE112011101395B4 (de) 2010-04-23 2014-10-16 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
JP5899220B2 (ja) * 2010-09-29 2016-04-06 ポスコ ロール状の母基板を利用したフレキシブル電子素子の製造方法、フレキシブル電子素子及びフレキシブル基板
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102629591B (zh) * 2012-02-28 2015-10-21 京东方科技集团股份有限公司 一种阵列基板的制造方法及阵列基板、显示器
JP6285150B2 (ja) * 2012-11-16 2018-02-28 株式会社半導体エネルギー研究所 半導体装置
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6250883B2 (ja) 2013-03-01 2017-12-20 株式会社半導体エネルギー研究所 半導体装置
JP6180908B2 (ja) * 2013-12-06 2017-08-16 富士フイルム株式会社 金属酸化物半導体膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
JP6722980B2 (ja) 2014-05-09 2020-07-15 株式会社半導体エネルギー研究所 表示装置および発光装置、並びに電子機器
JPWO2017056635A1 (ja) * 2015-09-30 2018-07-19 コニカミノルタ株式会社 有機エレクトロルミネッセンス素子
US11257722B2 (en) 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc
JP7048285B2 (ja) 2017-12-05 2022-04-05 株式会社シマノ 釣竿
US10607893B2 (en) * 2018-02-17 2020-03-31 Globalfoundries Inc. Middle of line structures
JP2022097012A (ja) * 2020-12-18 2022-06-30 日新電機株式会社 薄膜トランジスタの製造方法
CN113249076A (zh) * 2021-05-20 2021-08-13 山东沃赛新材料科技有限公司 一种装配式建筑用低模量改性硅酮密封胶及其制备方法
WO2023176551A1 (ja) * 2022-03-15 2023-09-21 ソニーセミコンダクタソリューションズ株式会社 光電変換素子および光検出装置

Family Cites Families (182)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
US5620906A (en) 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
JPH08106078A (ja) * 1994-10-06 1996-04-23 Fujitsu Ltd 液晶表示装置
KR100207135B1 (ko) * 1994-10-18 1999-07-15 니시무로 타이죠 반사형 액정표시소자 및 그 제조방법
JP3286152B2 (ja) 1995-06-29 2002-05-27 シャープ株式会社 薄膜トランジスタ回路および画像表示装置
WO1997006554A2 (en) * 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3702096B2 (ja) * 1998-06-08 2005-10-05 三洋電機株式会社 薄膜トランジスタ及び表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6566685B2 (en) 2000-04-12 2003-05-20 Casio Computer Co., Ltd. Double gate photo sensor array
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP4532460B2 (ja) * 2001-03-22 2010-08-25 シチズンホールディングス株式会社 液晶表示装置
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6828584B2 (en) 2001-05-18 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2003086803A (ja) 2001-09-07 2003-03-20 Casio Comput Co Ltd 薄膜半導体素子の製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003202545A (ja) * 2002-01-08 2003-07-18 Canon Inc 液晶素子の駆動方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004071623A (ja) 2002-08-01 2004-03-04 Casio Comput Co Ltd フォトセンサ
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004296654A (ja) 2003-03-26 2004-10-21 Canon Inc 放射線撮像装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7323358B1 (en) * 2003-08-13 2008-01-29 Hewlett-Packard Development Company, L.P. Method and system for sizing a load plate
JP2005079283A (ja) 2003-08-29 2005-03-24 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4529571B2 (ja) * 2004-07-26 2010-08-25 三菱化学株式会社 電界効果トランジスタ
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
WO2006051994A2 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
CN102938420B (zh) * 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP2006250985A (ja) 2005-03-08 2006-09-21 Sanyo Epson Imaging Devices Corp 電気光学装置及び電子機器
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) * 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
US20090090914A1 (en) * 2005-11-18 2009-04-09 Koki Yano Semiconductor thin film, method for producing the same, and thin film transistor
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7326986B2 (en) 2006-01-06 2008-02-05 International Business Machines Corporation Trench memory
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
JP5177954B2 (ja) * 2006-01-30 2013-04-10 キヤノン株式会社 電界効果型トランジスタ
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US20070190675A1 (en) * 2006-02-10 2007-08-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of display device
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8222116B2 (en) * 2006-03-03 2012-07-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
TW200736786A (en) 2006-03-31 2007-10-01 Prime View Int Co Ltd Thin film transistor array substrate and electronic ink display device
KR20070101033A (ko) * 2006-04-10 2007-10-16 삼성전자주식회사 신호 구동 소자 및 이를 포함하는 표시 장치
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5271504B2 (ja) * 2006-04-28 2013-08-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP4878005B2 (ja) * 2006-05-30 2012-02-15 株式会社半導体エネルギー研究所 半導体装置及びそれを用いた電子機器
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
TWI427682B (zh) * 2006-07-04 2014-02-21 Semiconductor Energy Lab 顯示裝置的製造方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4179393B2 (ja) 2006-09-14 2008-11-12 エプソンイメージングデバイス株式会社 表示装置及びその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008124215A (ja) 2006-11-10 2008-05-29 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP2008171871A (ja) * 2007-01-09 2008-07-24 Hitachi Displays Ltd 高感度光センサ素子及びそれを用いた光センサ装置
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
TWI487118B (zh) * 2007-03-23 2015-06-01 Idemitsu Kosan Co Semiconductor device
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) * 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JPWO2008136505A1 (ja) * 2007-05-08 2010-07-29 出光興産株式会社 半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
TWI453915B (zh) 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
JP2009099777A (ja) 2007-10-17 2009-05-07 Sony Corp 表示装置と電子機器
US20100320457A1 (en) * 2007-11-22 2010-12-23 Masahito Matsubara Etching solution composition
JP2009130209A (ja) 2007-11-26 2009-06-11 Fujifilm Corp 放射線撮像素子
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US8148245B2 (en) * 2007-12-27 2012-04-03 Jx Nippon Mining & Metals Corporation Method for producing a-IGZO oxide thin film
US20100295042A1 (en) * 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
US8586979B2 (en) * 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
JP5305696B2 (ja) * 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5305730B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の製造方法ならびにその製造装置
JP5430248B2 (ja) 2008-06-24 2014-02-26 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010034343A (ja) 2008-07-30 2010-02-12 Sumitomo Chemical Co Ltd 半導体装置の製造方法および半導体装置
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
TWI627757B (zh) 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP5480554B2 (ja) * 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP5602390B2 (ja) * 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
KR101539354B1 (ko) * 2008-09-02 2015-07-29 삼성디스플레이 주식회사 액정 표시 장치
JP5339825B2 (ja) 2008-09-09 2013-11-13 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR101545460B1 (ko) * 2008-09-12 2015-08-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 생산 방법
KR101509117B1 (ko) * 2008-09-16 2015-04-08 삼성디스플레이 주식회사 액정 표시 장치
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5300126B2 (ja) 2008-09-22 2013-09-25 花王株式会社 画像形成方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2010118556A (ja) 2008-11-13 2010-05-27 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法
TWI616707B (zh) 2008-11-28 2018-03-01 半導體能源研究所股份有限公司 液晶顯示裝置
US8753548B2 (en) * 2008-12-12 2014-06-17 Idemitsu Kosan Co., Ltd. Composite oxide sintered body and sputtering target comprising same
CN103456794B (zh) 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
US8450144B2 (en) 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI529942B (zh) 2009-03-27 2016-04-11 半導體能源研究所股份有限公司 半導體裝置
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
JP4415062B1 (ja) * 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR101810699B1 (ko) 2009-06-30 2018-01-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR101915421B1 (ko) 2009-06-30 2018-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101291395B1 (ko) 2009-06-30 2013-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR102501183B1 (ko) 2009-06-30 2023-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
US8460452B2 (en) 2009-09-24 2013-06-11 Fuji Xerox Co., Ltd. Oxide material, electrophotographic photoreceptor, process cartridge, and image forming device
KR101847656B1 (ko) * 2009-10-21 2018-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2011108381A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5731244B2 (ja) * 2010-03-26 2015-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2011118741A1 (en) * 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101435970B1 (ko) * 2010-03-26 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하는 방법

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