JP5697396B2 - 半導体装置 - Google Patents

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Description

開示する発明の技術分野は、半導体装置およびその作製方法に関するものである。
金属酸化物は多様に存在し、さまざまな用途に用いられている。例えば、酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば、特許文献１乃至特許文献４、非特許文献１等参照）。
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、ＧａおよびＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特許文献４等参照）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トランジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献５、非特許文献５および非特許文献６等参照）。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
しかしながら、上述のような酸化物半導体を用いる場合には、半導体装置として十分な特性が得られていないというのが実情であった。
上述に鑑み、開示する発明の一態様では、新たな半導体材料を用いた新たな構造の半導体装置を提供することを目的の一とする。または、新たな半導体材料を用いた新たな構造の大電力向け半導体装置を提供することを目的の一とする。
開示する発明の一態様は、表層部に結晶領域を有する酸化物半導体層を用い、二つの導電層を用いて電流を制御する、新たな構造の半導体装置である。
または、表層部に結晶領域を有する酸化物半導体層を用いて耐圧（例えばドレイン耐圧）を向上させた新たな構造の半導体装置である。
また、開示する発明の一態様は、上述の半導体装置の作製方法である。
例えば、発明の一態様は、基板上の、第１の導電層と、第１の導電層を覆う、第１の絶縁層と、第１の絶縁層上の、第１の導電層の一部と重畳し表層部に結晶領域を有する酸化物半導体層と、酸化物半導体層に接する第２の導電層および第３の導電層と、酸化物半導体層、第２の導電層、および第３の導電層を覆う絶縁層と、絶縁層上の、酸化物半導体層の一部と重畳する第４の導電層と、を有する半導体装置である。
上記において、酸化物半導体層の結晶領域以外の領域は非晶質とすることが好適である。また、酸化物半導体層の結晶領域は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を含んでいることが望ましい。また、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を含んでいることが望ましい。
また、上記において、第２の導電層はソース電極またはドレイン電極の一方として、第３の導電層はソース電極またはドレイン電極の他方として、第４の導電層はゲート電極として、それぞれ機能させることが可能である。また、第１の導電層は、酸化物半導体層中の電界を制御する機能を有するのが好適である。また、第２の導電層または第３の導電層と、酸化物半導体層とは、酸化物半導体層の上面または下面において電気的に接続するのが好適である。
また、発明の一態様は、基板上に、第１の導電層を形成し、第１の導電層を覆うように、第１の絶縁層を形成し、第１の絶縁層上に、第１の導電層の一部と重畳する酸化物半導体層を形成し、酸化物半導体層を熱処理することによって、酸化物半導体層の上方の表層部に結晶領域を形成し、酸化物半導体層に接する第２の導電層および第３の導電層を形成し、酸化物半導体層、第２の導電層、および第３の導電層を覆う絶縁層を形成し、絶縁層上に、酸化物半導体層の一部と重畳する第４の導電層を形成する、半導体装置の作製方法である。
上記において、結晶領域の形成は、酸化物半導体層の温度が５００℃以上となるように熱処理することにより行うことが望ましい。また、酸化物半導体層の形成は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のターゲットを用いたスパッタリング法により行うことが望ましい。
なお、本明細書等において、「上」の表現は、直上であることを限定するものではない。例えば、「基板上」と表現する場合には、基板表面から見て上部にあることを意味する。つまり、「上」の表現は、他の構成要素を間に有する構造を含む趣旨で用いる。
開示する発明の一態様に係る半導体装置では、いわゆるゲート電極として機能する導電層とは別に、酸化物半導体層の下部に導電層を有する構成を採用している。
このような構成を採用することで、外部の電界を遮蔽し、半導体装置における外部電界の影響を緩和することができる。これにより、酸化物半導体層の基板側に電荷が蓄積されることに起因する寄生チャネルの発生や、しきい値電圧の変動を防ぐことができる。
また、表層部に結晶領域を有する酸化物半導体層を用いることで、半導体装置の動作特性を高めることができる。
このように、開示する発明の一態様によれば、酸化物半導体層の表層部の結晶領域によって半導体装置の動作特性を高めつつ、導電層の作用により安定した回路動作が実現される。また、酸化物半導体層は生産性が高いため、特性の良い半導体装置を低コストに提供することができる。
また、開示する発明の一態様により、上述の半導体装置の好適な作製方法が提供される。
半導体装置の構成を説明する断面図および平面図である。 半導体装置の作製方法について説明する断面図である。 半導体装置の構成を説明する断面図および平面図である。 半導体装置の作製方法について説明する断面図である。 半導体装置の構成を説明する断面図および平面図である。 半導体装置の作製方法について説明する断面図である。 半導体装置の作製方法について説明する断面図である。 半導体装置の作製方法について説明する断面図である。 ＤＣ−ＤＣコンバータの構成の一例を示す図である。 ＤＣ−ＤＣコンバータを構成する回路の出力波形の一例を示す図である。 インバータを備えた太陽光発電システムの一例を示す図である。 半導体装置の作製方法について説明する断面図である。 半導体装置の作製方法について説明する断面図である。 半導体装置の作製方法について説明する断面図である。 半導体装置の作製方法について説明する断面図である。 半導体装置の作製方法について説明する断面図である。 半導体装置の作製方法について説明する断面図である。 半導体装置の作製方法について説明する断面図である。 半導体装置の作製方法について説明する断面図である。
以下、実施の形態について、図面を用いて詳細に説明する。ただし、発明は以下に示す実施の形態の記載内容に限定されず、本明細書等において開示する発明の趣旨から逸脱することなく形態および詳細を様々に変更し得ることは当業者にとって自明である。また、異なる実施の形態に係る構成は、適宜組み合わせて実施することが可能である。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、半導体装置およびその作製方法の一例について、図１および図２を参照して説明する。なお、以下では、半導体装置としてパワーＭＯＳ（ＭＩＳ）ＦＥＴを例に挙げて説明する。
＜半導体装置の概略＞
図１には、半導体装置の構成の一例を示す。図１（Ａ）は断面図、図１（Ｂ）は平面図に相当する。また、図１（Ａ）は、図１（Ｂ）のＡ−Ｂ線における断面に対応している。なお、平面図においては、理解の容易のために一部の構成要素を省略している。
図１に示す半導体装置は、基板１００、ソース電極またはドレイン電極の一方として機能する導電層１０２、酸化物半導体層１０４、酸化物半導体層１０４中の結晶領域１０６、ソース電極またはドレイン電極の他方として機能する導電層１０８、ゲート絶縁層として機能する絶縁層１１０、導電層１０８と電気的に接続される導電層１１２、導電層１０２と電気的に接続される導電層１１４、ゲート電極として機能する導電層１１６、などを含む。
ここで、酸化物半導体層１０４は、半導体としては比較的エネルギーギャップの大きい酸化物半導体材料を含む半導体層である。半導体装置にエネルギーギャップの大きい酸化物半導体材料を用いることで、半導体装置の耐圧（例えば、ドレイン耐圧）が向上する。
結晶領域１０６は、酸化物半導体層１０４の表層部（上層）に相当し、酸化物半導体層１０４の一部が結晶化した領域である。当該結晶領域１０６を有することで、半導体装置の耐圧（例えば、ドレイン耐圧）をさらに向上させることができる。なお、酸化物半導体層１０４の結晶領域１０６以外の領域は、非晶質の領域であることが望ましいが、非晶質中に結晶粒を含む領域であっても良いし、微結晶の領域であっても良い。
平面図において、ソース電極またはドレイン電極の他方として機能する導電層１０８や導電層１０８と電気的に接続される導電層１１２の周囲に、ゲート電極として機能する導電層１１６が配置され、さらにその周囲には、ソース電極またはドレイン電極の一方として機能する導電層１０２や、導電層１０２と電気的に接続される導電層１１４が配置される（図１（Ｂ）参照）。
つまり、ソース電極またはドレイン電極の一方として機能する導電層１０２と、ソース電極またはドレイン電極の他方として機能する導電層１０８とは、重畳しない。ここで、「重畳しない」とは、平面図において互いに重なる領域を有しないことを言う。本明細書の他の記載においても同様とする。
また、ゲート電極として機能する導電層１１６は、導電層１０２および導電層１０８と重畳しない領域を含む領域に設けられる。つまり、導電層１１６の少なくとも一部は、導電層１０２および導電層１０８とは重畳しない。一方、導電層１１６の他の一部は、導電層１０２および導電層１０８と重畳していても良い。
なお、図１では、導電層１０８および導電層１１２を中央に配置し、その周囲に導電層１１６、導電層１０２、および、導電層１１４を配置する構成としているが、半導体装置のレイアウトはこれに限定されない。各構成要素の配置は、半導体装置の機能を害さない範囲において適宜変更することができる。
導電層１０８と電気的に接続される導電層１１２は、外部配線等との電気的接続を実現するための端子として機能するが、導電層１０８と外部配線等とを直接接続することが可能であれば、導電層１１２は形成しなくとも良い。導電層１１４についても同様である。なお、図１においては、導電層１１２と電気的に接続される外部配線等は示していない。
以下、図１（Ａ）および図１（Ｂ）を参照して、本実施の形態に係る半導体装置の構成の詳細について説明する。
＜基板＞
基板１００としては、絶縁基板、半導体基板、金属基板などが採用される。また、これらの表面を絶縁材料などで被覆した基板を採用することもできる。なお、基板１００は酸化物半導体層の加熱に耐えうる程度の耐熱性を有することが望ましい。
絶縁基板には、ガラス基板や石英基板などがある。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシなどの有機材料を含む絶縁基板を採用することもできる。有機材料を含む絶縁基板を採用する場合にはプロセス中の最高温度に耐えうる絶縁基板を選択することが求められる。
半導体基板の代表例は、シリコン基板（シリコンウェハ）である。シリコン基板のグレードには複数あるが、表面がある程度平坦なものであれば、廉価なものを用いても良い。例えば、純度６Ｎ（９９．９９９９％）〜７Ｎ（９９．９９９９９％）程度のシリコン基板を適用することもできる。
金属基板は、アルミニウム基板や銅基板が代表的である。これらの金属基板を用いる場合には、絶縁性を確保するために、表面に絶縁層を形成しても良い。金属基板は熱伝導性が高いため、発熱量の大きいパワーＭＯＳＦＥＴなどの大電力用半導体装置の基板として好適である。
＜酸化物半導体層＞
酸化物半導体層１０４を構成する半導体材料の一例としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。ここで、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、ＭとしてＧａが選択される場合には、Ｇａのみの場合の他に、ＧａとＮｉや、ＧａとＦｅなど、Ｇａ以外の上記金属元素が選択される場合も含む。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、または該遷移金属の酸化物が含まれているものがある。本明細書等においては、上記酸化物半導体のうち、Ｍとして少なくともガリウムを含むものをＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体と呼ぶこととする。
上記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高く、オフ電流を十分に小さくすることができ、また、エネルギーギャップが大きい（ワイドギャップである）ため、パワーＭＯＳＦＥＴなどの大電力用半導体装置には好適である。
なお、酸化物半導体層１０４を構成する半導体材料の別の例としては、例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体材料などがある。
酸化物半導体層１０４（結晶領域１０６を除く）は、非晶質構造であることが望ましいが、非晶質構造中に結晶粒を含む構造や、微結晶構造などであっても良い。また、その厚さは、目的とする耐圧などの特性に応じて適宜設定することができる。具体的には、例えば、１００ｎｍ乃至１０μｍ程度とすることができる。
結晶領域１０６は、大きさが２０ｎｍ以下の微結晶（単に結晶粒と呼んでも良い）が配列した構造を有するのが好適である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を用いて酸化物半導体層１０４を形成する場合には、結晶領域１０６は、Ｉｎ２Ｇａ２ＺｎＯ７の微結晶が所定の方向に配列した領域とする。中でも、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が基板平面（または、酸化物半導体層表面）に対して垂直な方向となるように微結晶を配列させる場合には、半導体装置の耐圧を大きく向上させることができるため好適である。これは、Ｉｎ２Ｇａ２ＺｎＯ７の誘電率の異方性に起因するものと考察される。ｃ軸方向と比較して、ｂ軸方向（またはａ軸方向）では、耐圧を高めることができるのである。なお、微結晶の大きさは一例に過ぎず、発明が上記数値範囲に限定して解釈されるものではない。
なお、上記半導体装置において、結晶領域１０６は必須の構成要素ではない。酸化物半導体材料を用いることで十分な耐圧を確保できる場合には、結晶領域１０６を設けなくとも良い。
＜絶縁層＞
ゲート絶縁層として機能する絶縁層１１０を構成する絶縁材料は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルなどから選択することが可能である。また、これらの材料の複合材料を採用しても良い。絶縁層１１０は、これらの絶縁材料を用いた層の単層構造としても良いし、積層構造としても良い。なお、一般にＭＯＳＦＥＴとは、金属−酸化物−半導体による電界効果型トランジスタを言うが、開示する発明の半導体装置に用いる絶縁層を、酸化物に限定する必要はない。
なお、本明細書等において、酸化窒化物とは、その組成において、窒素よりも酸素の含有量（原子数）が多いものを示し、例えば、酸化窒化シリコンとは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化物とは、その組成において、酸素よりも窒素の含有量（原子数）が多いものを示し、例えば、窒化酸化シリコンとは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の含有比率の合計は１００原子％を超えない。
＜導電層＞
導電層１０２は、例えば、ドレイン電極として機能し、導電層１０８は、ソース電極として機能し、導電層１１６は、ゲート電極として機能する。導電層１１２および導電層１１４は、外部配線等との電気的接続を実現するための端子として機能するが、これらは必須の構成要素ではない。
上記の導電層を構成する導電材料は、アルミニウム、銅、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウムなどの金属材料、またはこれらの金属材料を主成分とする合金材料、またはこれらの金属材料を成分とする窒化物などから選択することができる。他にも、酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどの透光性を有する酸化物導電材料などを採用することが可能である。導電層は、これらの導電材料を用いた層の単層構造としても良いし、積層構造としても良い。
ソース電極として機能する導電層１０８は、酸化物半導体層１０４と、その上面で接しており、ドレイン電極として機能する導電層１０２は、酸化物半導体層１０４と、その下面で接している。また、ゲート電極として機能する導電層１１６は、絶縁層１１０上に設けられており、酸化物半導体層１０４中に電界を生じさせる。
なお、ソースおよびドレインの区別は便宜的なものに過ぎず、半導体装置を構成する各構成要素の機能が上記称呼に限定して解釈されるものではない。ソースおよびドレインの機能は、半導体装置の動作に従って入れ替わることがあるためである。
以下、本実施の形態に係る半導体装置の動作について簡単に説明する。
＜半導体装置の動作＞
電子をキャリアとするｎ型半導体装置の場合、通常動作時には、ソース電極として機能する導電層１０８が負のバイアスに印加され、ドレイン電極として機能する導電層１０２が正のバイアスに印加される。
ソース電極として機能する導電層１０８と、ドレイン電極として機能する導電層１０２との間には、十分な厚さの酸化物半導体層１０４が介在している。また、酸化物半導体層１０４は、ワイドギャップかつ無電界時の抵抗が十分に高い酸化物半導体材料で構成されている。このため、導電層１０８が負のバイアスに印加され、導電層１０２が正のバイアスに印加された状態において、ゲート電極として機能する導電層１１６にバイアスを印加しない場合、または、負のバイアスを印加する場合には、ごく僅かな電流しか流れない。
ゲート電極として機能する導電層１１６に正バイアスを印加すると、酸化物半導体層１０４の、導電層１１６と重なる領域の絶縁層１１０との界面付近に負の電荷（電子）が誘起されてチャネルが形成される。これにより、ソース電極として機能する導電層１０８とドレイン電極として機能する導電層１０２との間に電流が流れる。
開示する発明の一態様では、半導体材料として酸化物半導体を用いているため、半導体装置の耐圧（ドレイン耐圧等）を向上させることができる。これは、酸化物半導体のエネルギーギャップが、一般的な半導体材料のエネルギーギャップと比較して大きいことによる。
また、微結晶が所定の方向に配列した結晶領域１０６を有することにより、さらに半導体装置の耐圧を高めることができる。例えば、酸化物半導体層１０４にＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を用いる場合、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が基板平面（または、酸化物半導体層表面）に対して垂直な方向となるように微結晶を配列させることにより、半導体装置における電流の方向がＩｎ２Ｇａ２ＺｎＯ７のｂ軸方向（またはａ軸方向）となり、半導体装置の耐圧を高めることができる。なお、Ｉｎ２Ｇａ２ＺｎＯ７の結晶は、ａ軸（ａ−ａｘｉｓ）およびｂ軸（ｂ−ａｘｉｓ）に平行なレイヤーの積層構造を含むように構成される。つまり、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸とは、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を構成するレイヤーに垂直な方向をいう。
＜半導体装置の作製工程＞
図１に示した半導体装置の作製工程について、図２を用いて説明する。
まず、基板１００上に導電層１０２を形成する（図２（Ａ）参照）。基板１００の詳細に関しては、上記＜基板＞の項を参酌できる。
導電層１０２は、上記＜導電層＞の項で示した導電材料を含む導電層を、スパッタリング法や真空蒸着法などの方法で基板１００上に成膜した後、フォトリソグラフィ法によるレジストマスクを用いたエッチング処理によって不要な部分を除去することで形成される。エッチング処理は、ウェット処理としても良いし、ドライ処理としても良い。なお、導電層１０２上に形成される各構成要素の被覆性を向上させるため、当該エッチング処理は、導電層１０２の側面と、導電層１０２の底面とのなす角が、鋭角となるように行うことが望ましい。
導電層１０２を、低抵抗導電材料であるアルミニウムや銅などでなる層と、高融点導電材料であるモリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウムなどでなる層の積層構造とする場合には、導電性と耐熱性とを両立させることができるため好適である。例えば、アルミニウムとモリブデンの二層構造、銅とモリブデンの二層構造、銅と窒化チタンの二層構造、銅と窒化タンタルの二層構造などを適用することができる。また、窒化チタンとモリブデンの二層構造としてもよい。また、アルミニウム、アルミニウムとシリコンの合金、アルミニウムとチタンの合金、アルミニウムとネオジムの合金などを、タングステン、窒化タングステン、窒化チタン、チタンなどで挟んだ構造の三層構造を適用することもできる。
次に、導電層１０２を覆うように、結晶領域１０６を含む酸化物半導体層１０４を形成する（図２（Ｂ）参照）。なお、結晶領域１０６を有しない酸化物半導体層１０４を形成しても良い。
酸化物半導体層１０４は、上記＜酸化物半導体層＞の項で示した酸化物半導体材料を用いて形成される。また、酸化物半導体層１０４は、アルゴンをはじめとする希ガス雰囲気下、酸素雰囲気下、希ガスと酸素の混合雰囲気下におけるスパッタリング法などにより成膜することができる。スパッタリング法において、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いることにより、酸化物半導体層１０４中にＳｉＯｘ（Ｘ＞０）を含ませて酸化物半導体層１０４の結晶化を抑制することができる。当該方法は、非晶質構造の酸化物半導体層１０４を得る場合に有効である。
例えば、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するターゲットなど）を用い、基板とターゲットとの間の距離を１００ｍｍ、圧力を０．６Ｐａ、直流電力を０．５ｋＷ、雰囲気を酸素（酸素流量比率１００％）雰囲気とすることで、酸化物半導体層１０４として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の非晶質酸化物半導体層を得ることができる。なお、電源としてパルス直流電源を用いる場合には、成膜時に発生する粉状物質（パーティクル、ゴミともいう）を低減することが可能であり、また、膜厚分布を均一化することができるため好適である。
酸化物半導体層１０４の厚さは、上記＜酸化物半導体層＞の項で説明したように、目的とする耐圧などの特性に応じて適宜設定することができる。例えば、１００ｎｍ乃至１０μｍ程度とすればよい。
結晶領域１０６は、酸化物半導体層１０４を形成した後の熱処理によって形成される。なお、当該熱処理によって、酸化物半導体層１０４中のＨ２、Ｈ、ＯＨなどが脱離するため、当該熱処理を脱水化処理または脱水素化処理と呼んでも良い。
上記熱処理には、高温の不活性ガス（窒素や希ガスなど）を用いたＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）処理を適用することができる。ここで、熱処理の温度は５００℃以上とすることが好適である。熱処理温度の上限は特に限定しないが、基板１００の耐熱性の範囲内とする必要がある。また、熱処理の時間は、１分以上１０分以下とすることが好適である。例えば、６５０℃で３分〜６分程度のＲＴＡ処理を行うと良い。上述のようなＲＴＡ処理を適用することで、短時間に熱処理を行うことができるため、基板１００に対する熱の影響を小さくすることができる。つまり、熱処理を長時間行う場合と比較して、熱処理温度の上限を引き上げることが可能である。なお、当該熱処理は、上記のタイミングで行うことに限定されず、他の工程の前後などにおいて行うこともできる。また、当該熱処理は、一回に限らず、複数回行っても良い。
また、上記熱処理において、処理雰囲気中には、水素（水を含む）などが含まれないことが望ましい。例えば、熱処理装置に導入する不活性ガスの純度を、６Ｎ（９９．９９９９％、即ち不純物濃度が１ｐｐｍ以下）以上、好ましくは、７Ｎ（９９．９９９９９％、即ち不純物濃度が０．１ｐｐｍ以下）以上とする。
上記熱処理によって、酸化物半導体層１０４の表層部は結晶化し、微結晶が配列された構成の結晶領域１０６が形成される。酸化物半導体層１０４のその他の領域は、非晶質構造、非晶質と微結晶が混合した構造、または微結晶構造のいずれかとなる。なお、結晶領域１０６は酸化物半導体層１０４の一部であり、酸化物半導体層１０４には、結晶領域１０６が含まれる。ここで、結晶領域１０６の厚さは２０ｎｍ以下とするのが好適である。結晶領域が厚くなると、半導体装置の特性が、結晶領域１０６のみに依存することになるためである。
なお、上記熱処理の後には、酸化物半導体層１０４中に水素（水を含む）を混入させないことが重要である。このためには、少なくとも、熱処理およびその後の降温過程において、大気暴露しないことが必要になる。これは、例えば、熱処理およびその後の降温過程を同一雰囲気において行うことで実現される。もちろん、降温過程の雰囲気を熱処理雰囲気と異ならせてもよい。この場合、降温過程の雰囲気を、例えば、酸素ガス、Ｎ２Ｏガス、超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）などの雰囲気とすることができる。
次に、酸化物半導体層１０４上の、導電層１０２と重畳しない領域に、導電層１０８を形成する（図２（Ｃ）参照）。
導電層１０８は、導電層１０２と同様に形成することができる。すなわち、導電層１０８は、スパッタリング法や真空蒸着法などの方法で導電層を成膜した後、レジストマスクを用いたエッチング処理によって不要な部分を除去することで形成される。エッチング処理は、ウェット処理としても良いし、ドライ処理としても良いが、酸化物半導体層１０４の表層部に結晶領域１０６を形成した場合には、当該結晶領域１０６がエッチング処理によって除去されないようにする必要がある。
例えば、導電層１０８にチタンなどの導電材料を用いる場合には、過酸化水素水や加熱塩酸をエッチャントに用いたウェットエッチング処理を適用すると良い。このように、導電層１０８を構成する導電材料と、酸化物半導体材料とのエッチング選択比が十分に高い条件でエッチング処理を行うことで、表層部の結晶領域１０６を残存させることが可能である。
次に、酸化物半導体層１０４および導電層１０８を覆うように、絶縁層１１０を形成する（図２（Ｄ）参照）。
絶縁層１１０は、上記＜絶縁層＞の項で示した絶縁材料などを用いて形成することができる。成膜方法としては、ＣＶＤ法（プラズマＣＶＤ法を含む）、スパッタリング法などがある。なお、絶縁層１１０の厚さは、半導体装置の特性に応じて適宜設定することができるが、１０ｎｍ以上１μｍ以下とするのが好適である。
その後、絶縁層１１０等を選択的に除去して、導電層１０２および導電層１０８に達する開口を形成した後に、導電層１０８と電気的に接続する導電層１１２、導電層１０２と電気的に接続する導電層１１４、および、導電層１１６を形成する（図２（Ｅ）参照）。
絶縁層１１０等の除去は、レジストマスクを用いたエッチング処理によって行うことができる。エッチング処理は、ウェット処理としても良いし、ドライ処理としても良い。
導電層１１２、導電層１１４、および、導電層１１６は、他の導電層などと同様に形成することができる。すなわち、導電層１１２、導電層１１４、および、導電層１１６は、スパッタリング法や真空蒸着法などの方法で導電層を成膜した後、レジストマスクを用いたエッチング処理によって不要な部分を除去することで形成される。エッチング処理は、ウェット処理としても良いし、ドライ処理としても良い。
以上により、いわゆるパワーＭＯＳＦＥＴと呼ばれる半導体装置を作製することができる。本実施の形態で示したように、半導体層に酸化物半導体材料を用いることで、半導体装置の耐圧向上などが実現される。特に、結晶領域を有する酸化物半導体層を用いることで、半導体装置の耐圧を一層向上させることができる。また、酸化物半導体層は、スパッタリング法などの生産性の高い方法を用いて成膜されるため、半導体装置の生産性を高め、製造コストを抑制することができる。
本実施の形態に示す構成、方法などは、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置およびその作製方法の別の一例について、図３および図４を参照して説明する。なお、本実施の形態において説明する半導体装置は、多くの点で先の実施の形態に係る半導体装置と共通している。このため、共通する部分については省略し、主として相違点について説明する。
＜半導体装置の概略＞
図３には、半導体装置の構成の別の一例を示す。図３（Ａ）は断面図、図３（Ｂ）は平面図に相当する。また、図３（Ａ）は、図３（Ｂ）のＡ−Ｂ線における断面に対応している。
図３に示す半導体装置の構成要素は、図１に示す半導体装置と同様である。つまり、基板１００、ソース電極またはドレイン電極の一方として機能する導電層１０２、酸化物半導体層１０４、酸化物半導体層１０４中の結晶領域１０６、ソース電極またはドレイン電極の他方として機能する導電層１０８、ゲート絶縁層として機能する絶縁層１１０、導電層１０８と電気的に接続される導電層１１２、導電層１０２と電気的に接続される導電層１１４、ゲート電極として機能する導電層１１６、などを含む。
図１に示す半導体装置との相違点は、酸化物半導体層１０４がパターニングされている点である。当該構成を採用する場合であっても、図１に示す半導体装置と同様に動作し、同様の効果を得ることができる。
＜半導体装置の作製工程＞
半導体装置の作製工程も、基本的には図２に示すものと同様である。以下、図４を参照して簡単に説明する。
まず、基板１００上に導電層１０２を形成する（図４（Ａ）参照）。詳細については、先の実施の形態を参酌できる。
次に、導電層１０２を覆うように、結晶領域１０６を含む酸化物半導体層１０４を形成する（図４（Ｂ）参照）。酸化物半導体層１０４の形成方法は、先の実施の形態と同様であるが、本実施の形態における酸化物半導体層１０４は、導電層１０２の一部を覆う態様で形成されている点において、先の実施の形態に係る酸化物半導体層１０４とは異なっている。
本実施の形態における酸化物半導体層１０４は、先の実施の形態に示す方法などに従って酸化物半導体層（結晶領域を含む）を成膜した後に、当該酸化物半導体層をパターニングすることで得ることができる。パターニングは、レジストマスクを用いたエッチング処理によって行うことが可能である。エッチング処理は、ウェット処理としても良いし、ドライ処理としても良いが、結晶領域が残存する態様で行うのが好適である。
次に、酸化物半導体層１０４上の、導電層１０２と重畳しない領域に、導電層１０８を形成する（図４（Ｃ）参照）。詳細については、先の実施の形態を参酌できる。
次に、酸化物半導体層１０４および導電層１０８を覆うように、絶縁層１１０を形成する（図４（Ｄ）参照）。絶縁層１１０の詳細についても、先の実施の形態を参酌できる。
その後、絶縁層１１０等を選択的に除去して、導電層１０２および導電層１０８に達する開口を形成した後に、導電層１０８と電気的に接続する導電層１１２、導電層１０２と電気的に接続する導電層１１４、および、導電層１１６を形成する（図４（Ｅ）参照）。詳細については、先の実施の形態を参酌できる。
以上により、いわゆるパワーＭＯＳＦＥＴと呼ばれる半導体装置を作製することができる。本実施の形態に示す構成、方法などは、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、半導体装置およびその作製方法の別の一例について、図５および図６を参照して説明する。なお、本実施の形態において説明する半導体装置は、多くの点で先の実施の形態に係る半導体装置と共通している。このため、共通する部分については省略し、主として相違点について説明する。
＜半導体装置の概略＞
図５には、半導体装置の構成の別の一例を示す。図５（Ａ）は断面図、図５（Ｂ）は平面図に相当する。また、図５（Ａ）は、図５（Ｂ）のＡ−Ｂ線における断面に対応している。
図５に示す半導体装置は、先の実施の形態に示す半導体装置における導電層１０２を、導電層１０９に置き換えたものに相当する。すなわち、図５に示す半導体装置は、基板１００、ソース電極またはドレイン電極の一方として機能する導電層１０９、酸化物半導体層１０４、酸化物半導体層１０４中の結晶領域１０６、ソース電極またはドレイン電極の他方として機能する導電層１０８、ゲート絶縁層として機能する絶縁層１１０、導電層１０８と電気的に接続される導電層１１２、導電層１０９と電気的に接続される導電層１１４、ゲート電極として機能する導電層１１６、などを含む。
導電層１０９は、導電層１０８と同一の層で形成される。導電層１０２を導電層１０９に置き換えたことにより、すべての導電層が酸化物半導体層１０４上に設けられることになる。また、これにより、酸化物半導体層１０４表面の平坦性が向上する。
当該構成を採用する場合には、先の実施の形態において示す半導体装置とは異なり、酸化物半導体層１０４の表層部、すなわち、結晶領域１０６にのみキャリアが流れることになる。このため、結晶領域１０６の効果はより顕著なものとなる。
＜半導体装置の作製工程＞
作製工程は、導電層１０２を形成しない点、導電層１０８と同様のタイミングで導電層１０９を形成する点、を除き図２や図４に示すものと同様である。以下、図６を参照して簡単に説明する。
まず、基板１００上に酸化物半導体層１０４を形成する（図６（Ａ）参照）。酸化物半導体層１０４の形成等に関する詳細については、先の実施の形態を参酌できる。
次に、酸化物半導体層１０４上に導電層１０８および導電層１０９を形成する（図６（Ｂ）参照）。導電層１０９は導電層１０８と同様に形成することができる。ここで、導電層１０８および導電層１０９は、分離された状態で形成する点に留意すべきである。導電層１０８の形成等に関する詳細については、先の実施の形態を参酌できる。
次に、酸化物半導体層１０４、導電層１０８、導電層１０９を覆うように、絶縁層１１０を形成する（図６（Ｃ）参照）。絶縁層１１０の詳細についても、先の実施の形態を参酌できる。
その後、絶縁層１１０等を選択的に除去して、導電層１０８および導電層１０９に達する開口を形成した後に、導電層１０８と電気的に接続する導電層１１２、導電層１０９と電気的に接続する導電層１１４、および、導電層１１６を形成する（図６（Ｄ）参照）。詳細については、先の実施の形態を参酌できる。
以上により、いわゆるパワーＭＯＳＦＥＴと呼ばれる半導体装置を作製することができる。本実施の形態に示す構成、方法などは、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、いわゆるパワーＭＯＳＦＥＴと、薄膜トランジスタとを、同一の基板上に同様の工程で作製する方法の一例について、図７および図８を参照して説明する。なお、以下では、パワーＭＯＳＦＥＴとして、図１に示す半導体装置を形成する場合を例に挙げて説明する。
本実施の形態に示す半導体装置の作製工程は、図２に、薄膜トランジスタの作製工程が付加されたものに相当する。つまり、基本的な作製工程は図２に示すものと同様である。なお、パワーＭＯＳＦＥＴと薄膜トランジスタとでは、要求される特性が異なるのが一般的であり、その大きさなどは要求に応じて適宜設定することが望ましい。この点、図７および図８においてはパワーＭＯＳＦＥＴと薄膜トランジスタを同程度のスケールで示しているが、これは理解の容易のためであり、現実の大きさの関係を規定するものではない。
まず、基板１００上に導電層１０２を形成する（図７（Ａ）参照）。詳細については、先の実施の形態を参酌できる。
次に、導電層１０２を覆うように、結晶領域１０６を含む酸化物半導体層１０４を形成すると共に、薄膜トランジスタの構成要素である、結晶領域２０６を含む酸化物半導体層２０４を形成する（図７（Ｂ）参照）。酸化物半導体層１０４および酸化物半導体層２０４は、先の実施の形態に示す方法などに従って酸化物半導体層（結晶領域を含む）を成膜した後に、当該酸化物半導体層をパターニングすることで得られる。パターニングは、レジストマスクを用いたエッチング処理によって行うことが可能である。エッチング処理は、ウェット処理としても良いし、ドライ処理としても良いが、酸化物半導体層の結晶領域が残存するように行うのが好適である。
次に、酸化物半導体層１０４上の、導電層１０２と重畳しない領域に導電層１０８を形成すると共に、酸化物半導体層２０４上に導電層２０８および導電層２０９を形成する（図７（Ｃ）参照）。ここで、導電層２０８は薄膜トランジスタのソース電極またはドレイン電極の一方として、導電層２０９は薄膜トランジスタのソース電極またはドレイン電極の他方として機能する。導電層２０８および導電層２０９の作製工程は、導電層１０８の作製工程と同様である。導電層１０８の作製工程の詳細は、先の実施の形態を参酌できる。
次に、酸化物半導体層１０４、導電層１０８、酸化物半導体層２０４、導電層２０８、導電層２０９を覆うように、絶縁層１１０を形成する（図８（Ａ）参照）。絶縁層１１０は、薄膜トランジスタのゲート絶縁層としても機能する。絶縁層１１０の作製工程の詳細は、先の実施の形態を参酌できる。
その後、絶縁層１１０等を選択的に除去して、導電層１０２、導電層１０８、導電層２０８、導電層２０９に達する開口を形成した後に、導電層１０８と電気的に接続する導電層１１２、導電層１０２と電気的に接続する導電層１１４、導電層１１６、導電層２０８と電気的に接続する導電層２１２、導電層２０９と電気的に接続する導電層２１４、導電層２１６、を形成する（図８（Ｂ）参照）。導電層２１２、導電層２１４、導電層２１６の作製工程は、導電層１１２、導電層１１４、導電層１１６の作製工程と同様である。詳細については、先の実施の形態を参酌できる。
以上により、パワーＭＯＳＦＥＴと薄膜トランジスタを、同一の基板上に同様の工程で作製することができる。
本実施の形態に示す方法などによって、パワーＭＯＳＦＥＴと薄膜トランジスタを、同一の基板上に同様の工程で作製することができる。これにより、各種集積回路と、電力用回路とを同一基板上に形成することが可能である。
なお、本実施の形態では、パワーＭＯＳＦＥＴの酸化物半導体層１０４と、薄膜トランジスタの酸化物半導体層２０４とを、同一の工程で形成する場合を示したが、パワーＭＯＳＦＥＴと薄膜トランジスタとでは酸化物半導体層の厚さへの要求が異なる場合がある。このため、酸化物半導体層１０４と酸化物半導体層２０４とは、異なる工程で作り分けても良い。具体的には、酸化物半導体層の作製工程を二段階に分け、第１段階において酸化物半導体層１０４または酸化物半導体層２０４の一方を作製し、第２段階において酸化物半導体層１０４または酸化物半導体層２０４の他方を作製する方法や、厚い酸化物半導体層をエッチング処理などで選択的に薄くして、酸化物半導体層１０４と酸化物半導体層２０４とを作製する方法、などがある。
絶縁層１１０に関しても同様のことがいえ、パワーＭＯＳＦＥＴと薄膜トランジスタとでその厚さが異なるように作り分けても良い。具体的には、絶縁層の作製工程を二段階に分け、第１段階において酸化物半導体層１０４上の絶縁層または酸化物半導体層２０４上の絶縁層の一方を作製し、第２段階において酸化物半導体層１０４上の絶縁層または酸化物半導体層２０４上の絶縁層の他方を作製する方法や、厚い絶縁層をエッチング処理などで選択的に薄くして、酸化物半導体層１０４上の絶縁層と酸化物半導体層２０４上の絶縁層とを作製する方法、などがある。
本実施の形態に示す構成、方法などは、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、開示する発明に係る半導体装置を用いた回路の一例について、図９および図１０を参照して説明する。なお、以下では、電力用回路（電力変換用回路など）の一例であるＤＣ−ＤＣコンバータについて説明する。
ＤＣ−ＤＣコンバータは、直流電圧を、異なる直流電圧に変換する回路である。ＤＣ−ＤＣコンバータの変換方式としては、リニア方式やスイッチング方式が代表的であるが、スイッチング方式のＤＣ−ＤＣコンバータは変換効率に優れるため、電子機器の省電力化を行う際に用いると好適である。ここでは、スイッチング方式、特にチョッパ方式のＤＣ−ＤＣコンバータについて説明する。
図９に示すＤＣ−ＤＣコンバータは、電源３００、リファレンス電圧生成回路３０２、リファレンス電流生成回路３０４、エラーアンプ３０６、ＰＷＭバッファ３０８、三角波生成回路３１０、コイル３１２、パワーＭＯＳＦＥＴ３１４、ダイオード３１６、コンデンサ３１８、抵抗３２０、抵抗３２２などを含む。なお、ここでは、パワーＭＯＳＦＥＴ３１４として、ｎ型のパワーＭＯＳＦＥＴを用いる。
リファレンス電圧生成回路３０２は、各種リファレンス電圧（Ｖｒｅｆ）を生成する。また、リファレンス電流生成回路３０４は、リファレンス電圧生成回路３０２で生成されたリファレンス電圧（Ｖｒｅｆ）を利用して、リファレンス電流（Ｉｒｅｆ）やバイアス電流を生成する。
エラーアンプ３０６は、リファレンス電圧生成回路３０２からのリファレンス電圧（Ｖｒｅｆ）とフィードバック電圧（ＶＦＢ）の差を積分して、ＰＷＭバッファ３０８に出力する。三角波生成回路３１０は、リファレンス電圧（Ｖｒｅｆ）およびリファレンス電流（Ｉｒｅｆ）から三角波を生成して、ＰＷＭバッファ３０８に出力する。
ＰＷＭバッファ３０８は、エラーアンプ３０６からの出力と、三角波生成回路３１０からの三角波とを比較して、パルス信号をパワーＭＯＳＦＥＴ３１４に出力する。
ＰＷＭバッファ３０８からのパルス信号が高電位の場合には、ｎ型のパワーＭＯＳＦＥＴ３１４はオン状態となり、ダイオード３１６の入力側の電位は接地電位（低電位）となる。このため、パルス信号が高電位の期間においては、出力電圧（ＶＯＵＴ）は徐々に減少する。
一方、ＰＷＭバッファ３０８からのパルス信号が低電位の場合には、ｎ型のパワーＭＯＳＦＥＴ３１４はオフ状態となり、ダイオード３１６の入力側の電位は上昇する。このため、パルス信号が低電位の期間において、出力電圧（ＶＯＵＴ）は徐々に増大する。
ＰＷＭバッファ３０８からのパルス信号に起因する上記出力電圧（ＶＯＵＴ）の変化はごく僅かなものであるから、ＤＣ−ＤＣコンバータを採用することで、出力電圧を略一定に保つことができる。
なお、上記ＤＣ−ＤＣコンバータにおいて、コイル３１２は、パワーＭＯＳＦＥＴ３１４のスイッチングに起因する電流の変化を緩和するために設けられている。また、コンデンサ３１８は、出力電圧（ＶＯＵＴ）の急激な変動を抑制するために設けられている。さらに、抵抗３２０および抵抗３２２は、出力電圧（ＶＯＵＴ）からフィードバック電圧（ＶＦＢ）を生成するために設けられている。
図１０には、ＤＣ−ＤＣコンバータを構成する回路の出力波形の一例を示す。
図１０（Ａ）には、三角波生成回路３１０から出力される三角波３５０を、図１０（Ｂ）には、エラーアンプ３０６からの出力波形３５２を、それぞれ示す。
図１０（Ｃ）には、ＰＷＭバッファ３０８で生成されるパルス信号３５４を示す。三角波３５０および出力波形３５２がＰＷＭバッファ３０８に入力されると、ＰＷＭバッファ３０８はこれらを比較して、パルス信号３５４を生成する。そして、当該パルス信号３５４はパワーＭＯＳＦＥＴ３１４に出力され、出力電圧（ＶＯＵＴ）が決定される。
以上に示したように、開示する発明に係るパワーＭＯＳＦＥＴをＤＣ−ＤＣコンバータに適用することが可能である。開示する発明に係るパワーＭＯＳＦＥＴは耐圧が高く、これを用いたＤＣ−ＤＣコンバータの信頼性を高めることができる。また、開示する発明に係るパワーＭＯＳＦＥＴは製造コストが抑制されているため、これを用いたＤＣ−ＤＣコンバータの製造コストも抑制される。このように、開示する発明に係る半導体装置を電子回路に用いることで、信頼性の向上、製造コストの低減などのメリットを享受できる。
なお、本実施の形態において示したＤＣ−ＤＣコンバータは、開示する発明の半導体装置を用いた電力用回路の一例に過ぎず、開示する発明の半導体装置をその他の回路に用いることは、当然に可能である。本実施の形態に示す構成、方法などは、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、開示する発明の半導体装置を用いて構成されるインバータを備えた太陽光発電システムの一例について、図１１を参照して説明する。なお、ここでは、住宅等に設置される太陽光発電システムの構成の一例について示す。
図１１に示す住宅用の太陽光発電システムは、太陽光発電の状況に応じて、電力の供給方式を変更するシステムである。例えば、晴天時など太陽光発電が行われる状況においては、太陽光発電により生じた電力を家庭内で消費し、また、余剰電力は電力会社からの配電線４１４に供給する。一方、太陽光発電による電力が不足する夜間や雨天時には、配電線４１４から電気の供給を受けて、それを家庭内で消費する。
図１１に示す住宅用の太陽光発電システムは、太陽光を電力（直流）に変換する太陽電池パネル４００や、その電力を直流から交流に変換するインバータ４０４などを含む。インバータ４０４から出力される交流電力は、各種の電気器具４１０を動作させる電力として使用される。
余分な電力は、配電線４１４を通じて家庭外に供給される。すなわち、当該システムを利用して電力の売却が可能である。直流開閉器４０２は、太陽電池パネル４００とインバータ４０４との接続または遮断を選択するために設けられている。また、交流開閉器４０８は、配電線４１４と接続されるトランス４１２と、分電盤４０６との接続または遮断を選択するために設けられている。
上記のインバータに、開示する発明の半導体装置を適用することで、信頼性が高く、安価な太陽光発電システムを実現することができる。
本実施の形態に示す構成、方法などは、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、半導体装置としてのトランジスタ（特に、薄膜トランジスタ）およびその作製方法の一例について、図１２および図１３を用いて説明する。なお、以下において説明する半導体装置は、表層部に結晶領域を有する酸化物半導体層を用い、二つの導電層を用いて電流を制御する、新たな構造の半導体装置である。
はじめに、基板５００上に導電層５０２を成膜し（図１２（Ａ）参照）、導電層５０２上に選択的にレジストマスク５０４を形成した後、該レジストマスク５０４を用いて導電層５０２を選択的にエッチングすることで、導電層５０６を形成する（図１２（Ｂ）参照）。そして、レジストマスク５０４を除去した後に、導電層５０６を覆うように絶縁層５０８を形成する（図１２（Ｃ）参照）。ここで、導電層５０６は、酸化物半導体層中の電界を制御する役割を有する。また、導電層５０６は、トランジスタの動作に悪影響を与える外部電界を遮蔽する役割を有する。上記要素を構成する材料、作製方法などについては、先の実施の形態（例えば、実施の形態１乃至実施の形態３等）を参酌できる。
なお、上記では、導電層５０２の選択的エッチングによって導電層５０６を形成する例について説明しているが、導電層５０６は基板上の全面に形成してもよい。または、酸化物半導体層の下部全面に形成されても良い。
次に、絶縁層５０８上に酸化物半導体層５１０を成膜し（図１２（Ｄ）参照）、酸化物半導体層５１０上に選択的にレジストマスク５１２を形成した後、該レジストマスク５１２を用いて酸化物半導体層５１０を選択的にエッチングすることで、酸化物半導体層５１４を形成する（図１２（Ｅ）参照）。なお、酸化物半導体層５１４を形成した後には、レジストマスク５１２は除去する。酸化物半導体層の詳細については、先の実施の形態を参酌できる。また、その他の要素の詳細についても先の実施の形態を参酌できる。酸化物半導体層５１０の厚さは、目的とする特性に応じて適宜設定することができるが、薄膜トランジスタの用途に用いる場合には、例えば、２０ｎｍ乃至２μｍ程度とするのが好適である。
次に、酸化物半導体層５１４を覆うように導電層５１６を成膜し（図１２（Ｆ）参照）、導電層５１６上に選択的にレジストマスク５１８およびレジストマスク５２０を形成した後、該レジストマスクを用いて導電層５１６を選択的にエッチングして、ソース電極またはドレイン電極の一方として機能する導電層５２２およびソース電極またはドレイン電極の他方として機能する導電層５２４を形成する（図１３（Ａ）参照）。なお、導電層５２２および導電層５２４を形成した後には、レジストマスク５１８およびレジストマスク５２０は除去する。上記要素の詳細については、先の実施の形態を参照できる。
次に、酸化物半導体層５１４、導電層５２２、導電層５２４を覆うように、ゲート絶縁層として機能する絶縁層５２６を形成する（図１３（Ｂ）参照）。そして、絶縁層５２６上に導電層５２８を成膜し（図１３（Ｃ）参照）、導電層５２８上に選択的にレジストマスク５３０を形成した後、該レジストマスク５３０を用いて導電層５２８を選択的にエッチングすることで、ゲート電極として機能する導電層５３２を形成する（図１３（Ｄ）参照）。なお、導電層５３２を形成した後には、レジストマスク５３０は除去する。上記要素の詳細については、先の実施の形態を参照できる。
以上により、基板５００上の導電層５０６と、導電層５０６を覆う絶縁層５０８と、絶縁層５０８上の、導電層５０６の一部と重畳し表層部に結晶領域を有する酸化物半導体層５１４と、酸化物半導体層５１４に接する導電層５２２および導電層５２４と、酸化物半導体層５１４、導電層５２２、および導電層５２４を覆う絶縁層５２６と、絶縁層５２６上の、酸化物半導体層５１４の一部と重畳する導電層５３２と、を有するトランジスタ５５０が提供される（図１３（Ｅ）参照）。なお、トランジスタ５５０は、表層部に結晶領域を有する酸化物半導体層を用い、二つの導電層を用いて電流を制御する点において新規な半導体装置ということができる。
本実施の形態において示すように、先の実施の形態において示した酸化物半導体膜を用いて半導体装置を作製することにより、酸化物半導体層中への不純物（例えば水素（水を含む）など）の取り込みを抑制することが可能である。このため、半導体装置の信頼性を向上させることができる。
また、先の実施の形態において示した酸化物半導体膜を用いて半導体装置を作製することにより、良好な電気特性の半導体装置を提供することが可能である。
また、いわゆるゲート電極として機能する導電層とは別に、酸化物半導体層の下部に導電層を有する構成を採用することで、外部の電界を遮蔽し、半導体装置における外部電界の影響を緩和することができる。これにより、酸化物半導体層の基板側に電荷が蓄積されることに起因する寄生チャネルの発生や、しきい値電圧の変動を防ぐことができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、半導体装置としてのトランジスタおよびその作製方法の別の一例について、図１４および図１５を用いて説明する。
はじめに、基板６００上に導電層６０２を成膜し（図１４（Ａ）参照）、導電層６０２上に選択的にレジストマスク６０４を形成した後、該レジストマスク６０４を用いて導電層６０２を選択的にエッチングすることで、導電層６０６を形成する（図１４（Ｂ）参照）。そして、レジストマスク６０４を除去した後に、導電層６０６を覆うように絶縁層６０８を形成する（図１４（Ｃ）参照）。ここで、導電層６０６は、酸化物半導体層中の電界を制御する役割を有する。また、導電層６０６は、トランジスタの動作に悪影響を与える外部電界を遮蔽する役割を有する。上記要素を構成する材料、作製方法などについては、先の実施の形態（例えば、実施の形態１乃至実施の形態３等）を参酌できる。
なお、上記では、導電層６０２の選択的エッチングによって導電層６０６を形成する例について説明しているが、導電層６０６は基板上の全面に形成してもよい。または、酸化物半導体層の下部全面に形成されても良い。
次に、絶縁層６０８上に導電層６１０を成膜し（図１４（Ｄ）参照）、導電層６１０上に選択的にレジストマスク６１２およびレジストマスク６１４を形成した後、該レジストマスクを用いて導電層６１０を選択的にエッチングして、ソース電極またはドレイン電極の一方として機能する導電層６１６およびソース電極またはドレイン電極の他方として機能する導電層６１８を形成する（図１４（Ｅ）参照）。なお、導電層６１６および導電層６１８を形成した後には、レジストマスク６１２およびレジストマスク６１４は除去する。上記要素の詳細については、先の実施の形態を参照できる。
次に、導電層６１６および導電層６１８を覆うように酸化物半導体層６２０を形成し（図１４（Ｆ）参照）、酸化物半導体層６２０上に選択的にレジストマスク６２２を形成した後、該レジストマスク６２２を用いて酸化物半導体層６２０を選択的にエッチングすることで、酸化物半導体層６２４を形成する（図１５（Ａ）参照）。なお、酸化物半導体層６２４を形成した後には、レジストマスク６２２は除去する。酸化物半導体層の詳細については、先の実施の形態を参酌できる。また、その他の要素の詳細についても先の実施の形態を参酌できる。酸化物半導体層６２０の厚さは、目的とする特性に応じて適宜設定することができるが、薄膜トランジスタの用途に用いる場合には、例えば、２０ｎｍ乃至２μｍ程度とするのが好適である。
次に、導電層６１６、導電層６１８、酸化物半導体層６２４を覆うように、ゲート絶縁層として機能する絶縁層６２６を形成する（図１５（Ｂ）参照）。そして、絶縁層６２６上に導電層６２８を成膜し（図１５（Ｃ）参照）、導電層６２８上に選択的にレジストマスク６３０を形成した後、該レジストマスク６３０を用いて導電層６２８を選択的にエッチングすることで、ゲート電極として機能する導電層６３２を形成する（図１５（Ｄ）参照）。なお、導電層６３２を形成した後には、レジストマスク６３０は除去する。上記要素の詳細については、先の実施の形態を参照できる。
以上により、基板６００上の導電層６０６と、導電層６０６を覆う絶縁層６０８と、絶縁層６０８上の、導電層６０６の一部と重畳し表層部に結晶領域を有する酸化物半導体層６２４と、酸化物半導体層６２４に接する導電層６１６および導電層６１８と、酸化物半導体層６２４、導電層６１６、および導電層６１８を覆う絶縁層６２６と、絶縁層６２６上の、酸化物半導体層６２４の一部と重畳する導電層６３２と、を有するトランジスタ６５０が提供される（図１５（Ｅ）参照）。なお、トランジスタ６５０は、表層部に結晶領域を有する酸化物半導体層を用い、二つの導電層を用いて電流を制御する点において新規な半導体装置ということができる。
本実施の形態において示すように、先の実施の形態において示した酸化物半導体膜を用いて半導体装置を作製することにより、酸化物半導体層中への不純物（例えば水素（水を含む）など）の取り込みを抑制することが可能である。このため、半導体装置の信頼性を向上させることができる。
また、先の実施の形態において示した酸化物半導体膜を用いて半導体装置を作製することにより、良好な電気特性の半導体装置を提供することが可能である。
また、いわゆるゲート電極として機能する導電層とは別に、酸化物半導体層の下部に導電層を有する構成を採用することで、外部の電界を遮蔽し、半導体装置における外部電界の影響を緩和することができる。これにより、酸化物半導体層の基板側に電荷が蓄積されることに起因する寄生チャネルの発生や、しきい値電圧の変動を防ぐことができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態では、いわゆるパワーＭＯＳＦＥＴと、薄膜トランジスタとを、同一の基板上に同様の工程で作製する方法の別の一例について、図１６および図１７を参照して説明する。なお、本実施の形態における半導体装置の作製工程は、多くの部分で先の実施の形態と共通しているから、以下においては、重複する部分の説明は省略する。
なお、本実施の形態に示す半導体装置の作製工程は、酸化物半導体層の下部に、酸化物半導体層中の電界を制御する導電層を形成する点で、先の実施の形態に示した半導体装置の作製工程とは異なる。
まず、基板１００上に導電層１０２を形成すると共に、薄膜トランジスタの構成要素である導電層２０２を形成し、その後、導電層２０２を覆う絶縁層２０３を形成する（図１６（Ａ）参照）。詳細については、先の実施の形態（例えば、実施の形態４など）を参酌できる。なお、導電層２０２は、導電層１０２と同様の工程で形成されるものであり、酸化物半導体層中の電界を制御する役割を有する。なお、導電層１０２は絶縁層２０３に覆われていないことが好適であるが、このような絶縁層２０３は、基板１００上に絶縁層を形成した後のパターニングなどの方法によって形成することができる。
次に、導電層１０２を覆うように、結晶領域１０６を含む酸化物半導体層１０４を形成すると共に、絶縁層２０３上に結晶領域２０６を含む酸化物半導体層２０４を形成する（図１６（Ｂ）参照）。そして、酸化物半導体層１０４上の導電層１０２と重畳しない領域に導電層１０８を形成すると共に、酸化物半導体層２０４上に導電層２０８および導電層２０９を形成する（図１６（Ｃ）参照）。詳細については、先の実施の形態を参酌できる。
以下の工程は、先の実施の形態（例えば、実施の形態４など）と同様である。すなわち、酸化物半導体層１０４、導電層１０８、酸化物半導体層２０４、導電層２０８、導電層２０９を覆うように、絶縁層１１０を形成し（図１７（Ａ）参照）、絶縁層１１０等を選択的に除去して、導電層１０２、導電層１０８、導電層２０２、導電層２０８、導電層２０９などに達する開口を形成した後に、導電層１０８と電気的に接続する導電層１１２、導電層１０２と電気的に接続する導電層１１４、導電層１１６、導電層２０２と電気的に接続する導電層（図示せず）、導電層２０８と電気的に接続する導電層２１２、導電層２０９と電気的に接続する導電層２１４、導電層２１６、などを形成する（図１７（Ｂ）参照）。なお、導電層２０２と導電層２１６とは、電気的に接続していても良いが、電界を制御するためには、電気的に接続している必要はない。例えば、導電層２０２の電位としては、フローティング電位、固定電位、導電層２１６とは異なる態様で変動する電位、のいずれを採用することも可能である。
以上により、パワーＭＯＳＦＥＴと薄膜トランジスタを、同一の基板上に同様の工程で作製することができる。
本実施の形態に示すように、いわゆるゲート電極として機能する導電層とは別に、酸化物半導体層の下部に導電層を有する構成を採用することで、外部の電界を遮蔽し、半導体装置における外部電界の影響を緩和することができる。これにより、酸化物半導体層の基板側に電荷が蓄積されることに起因する寄生チャネルの発生や、しきい値電圧の変動を防ぐことができる。
本実施の形態に示す構成、方法などは、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態１０）
本実施の形態では、いわゆるパワーＭＯＳＦＥＴと、薄膜トランジスタとを、同一の基板上に同様の工程で作製する方法の別の一例について、図１８および図１９を参照して説明する。なお、本実施の形態における半導体装置の作製工程は、多くの部分で先の実施の形態と共通しているから、以下においては、重複する部分の説明は省略する。
なお、本実施の形態に示す半導体装置の作製工程は、パワーＭＯＳＦＥＴに係る酸化物半導体層の下部にも電界を制御する導電層を形成する点で、先の実施の形態に示した半導体装置の作製工程とは異なる。
まず、基板１００上に導電層１０２および導電層１０３を形成すると共に、薄膜トランジスタの構成要素である導電層２０２を形成し、その後、導電層１０３および導電層２０２を覆う絶縁層２０３を形成する（図１８（Ａ）参照）。詳細については、先の実施の形態（例えば、実施の形態４など）を参酌できる。なお、導電層１０３および導電層２０２は、導電層１０２と同様の工程で形成されるものであり、酸化物半導体層中の電界を制御する役割を有する。なお、導電層１０２は絶縁層２０３に覆われていないことが好適であるが、このような絶縁層２０３は、基板１００上に絶縁層を成膜した後のパターニングなどの方法によって形成することができる。
次に、導電層１０２および絶縁層２０３を覆うように、結晶領域１０６を含む酸化物半導体層１０４を形成すると共に、絶縁層２０３上に結晶領域２０６を含む酸化物半導体層２０４を形成し（図１８（Ｂ）参照）、酸化物半導体層１０４上の導電層１０２と重畳しない領域に導電層１０８を形成すると共に、酸化物半導体層２０４上に導電層２０８および導電層２０９を形成する（図１８（Ｃ）参照）。詳細については、先の実施の形態（例えば、実施の形態４など）を参酌できる。
以下の工程は、先の実施の形態（例えば、実施の形態４、実施の形態９など）と同様である。すなわち、酸化物半導体層１０４、導電層１０８、酸化物半導体層２０４、導電層２０８、導電層２０９を覆うように、絶縁層１１０を形成し（図１９（Ａ）参照）、絶縁層１１０等を選択的に除去して、導電層１０２、導電層１０３、導電層１０８、導電層２０２、導電層２０８、導電層２０９などに達する開口を形成した後に、導電層１０８と電気的に接続する導電層１１２、導電層１０２と電気的に接続する導電層１１４、導電層１０３と電気的に接続する導電層（図示せず）、導電層１１６、導電層２０２と電気的に接続する導電層（図示せず）、導電層２０８と電気的に接続する導電層２１２、導電層２０９と電気的に接続する導電層２１４、導電層２１６、などを形成する（図１９（Ｂ）参照）。なお、導電層１０３と導電層１１６、または、導電層２０２と導電層２１６は、電気的に接続していても良いが、電界を制御するためには、電気的に接続している必要はない。例えば、導電層１０３や導電層２０２の電位としては、フローティング電位、固定電位、導電層１１６や導電層２１６とは異なる態様で変動する電位、のいずれを採用することも可能である。
以上により、パワーＭＯＳＦＥＴと薄膜トランジスタを、同一の基板上に同様の工程で作製することができる。
本実施の形態に示すように、いわゆるゲート電極として機能する導電層とは別に、酸化物半導体層の下部に導電層を有する構成を採用することで、外部の電界を遮蔽し、半導体装置における外部電界の影響を緩和することができる。これにより、酸化物半導体層の基板側に電荷が蓄積されることに起因する寄生チャネルの発生や、しきい値電圧の変動を防ぐことができる。
本実施の形態に示す構成、方法などは、他の実施の形態と適宜組み合わせて用いることができる。
１００ 基板
１０２ 導電層
１０３ 導電層
１０４ 酸化物半導体層
１０６ 結晶領域
１０８ 導電層
１０９ 導電層
１１０ 絶縁層
１１２ 導電層
１１４ 導電層
１１６ 導電層
２０２ 導電層
２０３ 絶縁層
２０４ 酸化物半導体層
２０６ 結晶領域
２０８ 導電層
２０９ 導電層
２１２ 導電層
２１４ 導電層
２１６ 導電層
３００ 電源
３０２ リファレンス電圧生成回路
３０４ リファレンス電流生成回路
３０６ エラーアンプ
３０８ ＰＷＭバッファ
３１０ 三角波生成回路
３１２ コイル
３１４ パワーＭＯＳＦＥＴ
３１６ ダイオード
３１８ コンデンサ
３２０ 抵抗
３２２ 抵抗
３５０ 三角波
３５２ 出力波形
３５４ パルス信号
４００ 太陽電池パネル
４０２ 直流開閉器
４０４ インバータ
４０６ 分電盤
４０８ 交流開閉器
４１０ 電気器具
４１２ トランス
４１４ 配電線
５００ 基板
５０２ 導電層
５０４ レジストマスク
５０６ 導電層
５０８ 絶縁層
５１０ 酸化物半導体層
５１２ レジストマスク
５１４ 酸化物半導体層
５１６ 導電層
５１８ レジストマスク
５２０ レジストマスク
５２２ 導電層
５２４ 導電層
５２６ 絶縁層
５２８ 導電層
５３０ レジストマスク
５３２ 導電層
５５０ トランジスタ
６００ 基板
６０２ 導電層
６０４ レジストマスク
６０６ 導電層
６０８ 絶縁層
６１０ 導電層
６１２ レジストマスク
６１４ レジストマスク
６１６ 導電層
６１８ 導電層
６２０ 酸化物半導体層
６２２ レジストマスク
６２４ 酸化物半導体層
６２６ 絶縁層
６２８ 導電層
６３０ レジストマスク
６３２ 導電層
６５０ トランジスタ

Claims (3)

  1. 基板上の第１の導電層と、
    前記第１の導電層を覆って設けられた第１の絶縁層と、
    前記第１の絶縁層上の、チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層と接する領域を有する第２の導電層と、
    前記酸化物半導体層と接する領域を有する第３の導電層と、
    前記酸化物半導体層上、前記第２の導電層上、及び前記第３の導電層上の第２の絶縁層と、
    前記第２の絶縁層上の、前記チャネル形成領域と重なる領域を有する第４の導電層と、を有し、
    前記第１の導電層は、前記チャネル形成領域と重なる領域を有し、
    前記第４の導電層は、前記第２の導電層と重なる領域と、前記第３の導電層と重なる領域と、を有し、
    前記酸化物半導体層は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記酸化物半導体層は、第１の領域と、前記第１の領域上の第２の領域と、を有し、
    前記第２の領域は、前記酸化物半導体層表面の垂直方向に沿うようにｃ軸配向した結晶を含み、
    前記第１の領域の結晶性は、前記第２の領域の結晶性よりも低いことを特徴とする半導体装置。
  2. 基板上の第１の導電層と、
    前記第１の導電層を覆う第１の絶縁層と、
    前記第１の絶縁層上の、チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層と接する領域を有する第２の導電層と、
    前記酸化物半導体層と接する領域を有する第３の導電層と、
    前記酸化物半導体層上、前記第２の導電層上、及び前記第３の導電層上の第２の絶縁層と、
    前記第２の絶縁層上の、前記チャネル形成領域と重なる領域を有する第４の導電層と、を有し、
    前記第４の導電層は、前記第２の導電層と重なる領域と、前記第３の導電層と重なる領域と、を有し、
    前記第１の導電層は、前記チャネル形成領域と重なる領域と、前記第２の導電層と重なる領域と、前記第３の導電層と重なる領域と、を有し、
    前記酸化物半導体層は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記酸化物半導体層は、第１の領域と、前記第１の領域上の第２の領域と、を有し、
    前記第２の領域は、前記酸化物半導体層表面の垂直方向に沿うようにｃ軸配向した結晶を含み、
    前記第１の領域の結晶性は、前記第２の領域の結晶性よりも低いことを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記第４の導電層は、ゲート電極として機能することを特徴とする半導体装置。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101820972B1 (ko) 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011046015A1 (en) 2009-10-16 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
KR20120096463A (ko) * 2009-10-21 2012-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치를 갖는 전자 기기
EP2497115A4 (en) 2009-11-06 2015-09-02 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
KR101963300B1 (ko) 2009-12-04 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN105023942B (zh) 2009-12-28 2018-11-02 株式会社半导体能源研究所 制造半导体装置的方法
US8803143B2 (en) * 2010-10-20 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor including buffer layers with high resistivity
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US8709889B2 (en) * 2011-05-19 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and manufacturing method thereof
SG10201505586UA (en) * 2011-06-17 2015-08-28 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
JP6116149B2 (ja) 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US8698137B2 (en) 2011-09-14 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9112037B2 (en) * 2012-02-09 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9312390B2 (en) * 2012-07-05 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Remote control system
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
US10529740B2 (en) * 2013-07-25 2020-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including semiconductor layer and conductive layer
US20150177311A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Methods and Systems for Evaluating IGZO with Respect to NBIS
TWI535034B (zh) * 2014-01-29 2016-05-21 友達光電股份有限公司 畫素結構及其製作方法
US9722090B2 (en) * 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
JP6448311B2 (ja) * 2014-10-30 2019-01-09 株式会社ジャパンディスプレイ 半導体装置
US20230187484A1 (en) * 2021-12-09 2023-06-15 AUO Corporation Semiconductor device and manufacturing method thereof

Family Cites Families (204)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2653092B2 (ja) * 1988-03-25 1997-09-10 セイコーエプソン株式会社 相補型薄膜トランジスタ及びその製造方法
JP2963529B2 (ja) 1990-10-29 1999-10-18 シャープ株式会社 アクティブマトリクス表示装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07176749A (ja) * 1993-12-20 1995-07-14 Sharp Corp 薄膜トランジスタ
JP3947575B2 (ja) 1994-06-10 2007-07-25 Ｈｏｙａ株式会社 導電性酸化物およびそれを用いた電極
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) * 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JPH0996836A (ja) 1995-09-29 1997-04-08 Toshiba Corp 液晶表示装置
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6211928B1 (en) * 1996-03-26 2001-04-03 Lg Electronics Inc. Liquid crystal display and method for manufacturing the same
DE19712233C2 (de) 1996-03-26 2003-12-11 Lg Philips Lcd Co Flüssigkristallanzeige und Herstellungsverfahren dafür
US6001539A (en) 1996-04-08 1999-12-14 Lg Electronics, Inc. Method for manufacturing liquid crystal display
US6188452B1 (en) * 1996-07-09 2001-02-13 Lg Electronics, Inc Active matrix liquid crystal display and method of manufacturing same
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3716755B2 (ja) 2001-04-05 2005-11-16 株式会社日立製作所 アクティブマトリクス型表示装置
JP3694737B2 (ja) 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (fr) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP4515035B2 (ja) 2002-03-14 2010-07-28 株式会社半導体エネルギー研究所 表示装置及びその作製方法
US6885146B2 (en) 2002-03-14 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Display device comprising substrates, contrast medium and barrier layers between contrast medium and each of substrates
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
CN1723741B (zh) 2002-12-12 2012-09-05 株式会社半导体能源研究所 发光装置、制造装置、成膜方法及清洁方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US20050031799A1 (en) 2003-06-25 2005-02-10 Fuji Photo Film Co., Ltd. Process for preparing radiation image storage panel
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR101074389B1 (ko) * 2004-11-05 2011-10-17 엘지디스플레이 주식회사 박막 식각 방법 및 이를 이용한 액정표시장치의 제조방법
RU2358354C2 (ru) * 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
KR100669752B1 (ko) * 2004-11-10 2007-01-16 삼성에스디아이 주식회사 유기 박막 트랜지스터, 이의 제조 방법 및 이를 구비한평판표시장치
CN102945857B (zh) * 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
WO2006051995A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1670079B1 (en) * 2004-12-08 2010-12-01 Samsung Mobile Display Co., Ltd. Method of forming a conductive pattern of a thin film transistor
KR100662790B1 (ko) * 2004-12-28 2007-01-02 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
JP4761981B2 (ja) * 2005-01-28 2011-08-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP5036241B2 (ja) * 2005-07-27 2012-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7655566B2 (en) * 2005-07-27 2010-02-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4560505B2 (ja) * 2005-11-08 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
KR101050767B1 (ko) * 2005-11-15 2011-07-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
JP5376750B2 (ja) 2005-11-18 2013-12-25 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5060738B2 (ja) * 2006-04-28 2012-10-31 株式会社ジャパンディスプレイイースト 画像表示装置
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
CN101356652B (zh) 2006-06-02 2012-04-18 日本财团法人高知县产业振兴中心 包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101183361B1 (ko) * 2006-06-29 2012-09-14 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
JP5328083B2 (ja) * 2006-08-01 2013-10-30 キヤノン株式会社 酸化物のエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4919738B2 (ja) * 2006-08-31 2012-04-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5128792B2 (ja) * 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7767595B2 (en) * 2006-10-26 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5227563B2 (ja) 2006-10-26 2013-07-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP4910779B2 (ja) * 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP5465825B2 (ja) 2007-03-26 2014-04-09 出光興産株式会社 半導体装置、半導体装置の製造方法及び表示装置
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) * 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5241143B2 (ja) 2007-05-30 2013-07-17 キヤノン株式会社 電界効果型トランジスタ
US7935964B2 (en) * 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) * 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
KR100889688B1 (ko) 2007-07-16 2009-03-19 삼성모바일디스플레이주식회사 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
TW200921226A (en) * 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
KR101594335B1 (ko) * 2007-12-03 2016-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
KR100870838B1 (ko) 2008-03-04 2008-11-28 한국철강 주식회사 투명전극이 코팅된 기판의 수분 제거방법
JP5467728B2 (ja) * 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
KR101461127B1 (ko) * 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
KR101497425B1 (ko) * 2008-08-28 2015-03-03 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101772377B1 (ko) * 2008-09-12 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR20110056542A (ko) * 2008-09-12 2011-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101563527B1 (ko) * 2008-09-19 2015-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR101999970B1 (ko) 2008-09-19 2019-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2172977A1 (en) * 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101961632B1 (ko) 2008-10-03 2019-03-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) * 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102251817B1 (ko) * 2008-10-24 2021-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2010047288A1 (en) * 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
KR20110084523A (ko) * 2008-11-07 2011-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101671544B1 (ko) 2008-11-21 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 기기
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2011071476A (ja) * 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
WO2011027661A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
KR101519893B1 (ko) * 2009-09-16 2015-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
KR20230165355A (ko) * 2009-09-16 2023-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101608923B1 (ko) * 2009-09-24 2016-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR101623619B1 (ko) * 2009-10-08 2016-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층 및 반도체 장치
KR102596694B1 (ko) * 2009-10-08 2023-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101820972B1 (ko) * 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101832698B1 (ko) 2009-10-14 2018-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011052383A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
EP2497115A4 (en) * 2009-11-06 2015-09-02 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
KR102484475B1 (ko) * 2009-11-06 2023-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20190100462A (ko) * 2009-11-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101803553B1 (ko) * 2009-11-28 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011065210A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
CN105206514B (zh) * 2009-11-28 2018-04-10 株式会社半导体能源研究所 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法
KR102719739B1 (ko) 2009-12-04 2024-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102450889B1 (ko) 2009-12-04 2022-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101963300B1 (ko) 2009-12-04 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101470303B1 (ko) 2009-12-08 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5731369B2 (ja) 2010-12-28 2015-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
TWI581431B (zh) * 2012-01-26 2017-05-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9362417B2 (en) * 2012-02-03 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9859114B2 (en) * 2012-02-08 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device with an oxygen-controlling insulating layer
US20130221345A1 (en) * 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
KR20180009385A (ko) 2018-01-26
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US8999751B2 (en) 2015-04-07
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US20160260839A1 (en) 2016-09-08
CN102576737A (zh) 2012-07-11
EP2486593A4 (en) 2014-04-23
JP5893182B2 (ja) 2016-03-23
JP2011100992A (ja) 2011-05-19
EP2486593A1 (en) 2012-08-15
US9941413B2 (en) 2018-04-10
KR101396096B1 (ko) 2014-05-15
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