JP5395825B2 - 薄膜トランジスタ、その製造方法及びそれを用いた表示装置 - Google Patents

薄膜トランジスタ、その製造方法及びそれを用いた表示装置 Download PDF

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Description

本発明は、薄膜トランジスタ（ＴＦＴ）、その製造方法及びそれを用いた表示装置に関し、特に、ＴＦＴ間の特性ばらつきが改善された薄膜トランジスタ、その製造方法及びそれを用いた表示装置に関する。
近年、透明酸化物半導体を活性層（「チャネル層」等とも言う。）に用いたＴＦＴの開発が進められている。たとえば、特許文献１には、Ｉｎ、Ｇａ、Ｚｎ、Ｏからなるアモルファスの透明酸化物半導体膜（ＩＧＺＯ膜）を活性層として用いたＴＦＴの技術が開示されている。このＴＦＴは、透明かつ低温で成膜可能であり、プラスチックのような可撓性を有する基板上に透明ＴＦＴをつくることが可能であるとして注目されている。
また、特許文献２には、アモルファスＩＧＺＯ膜を活性層としたＴＦＴに保護膜を付けることで、環境安定性を向上させる技術が開示されている。
特開２００６−１６５５２９号公報 特開２００７−７３７０５号公報
酸化物半導体は、雰囲気中の水の吸着によって、半導体特性が変化することが知られている。これに対して、特許文献２では、半導体層上を保護層で被覆し、雰囲気の変化に起因する不安定動作を抑制する試みが開示されている。このような技術によって、雰囲気の変化に起因する不安定動作は、ある程度抑制することができる。
しかし、ボトムゲート型ＴＦＴの場合、同時に製造した複数のＴＦＴ間で、保護層を形成する前の段階では見られなかった特性のばらつきが生じる場合があることが分かった。また、このような特性のばらつきが生じ得るＴＦＴを用いるアクティブマトリクス型表示装置においては、表示画像の不均一性を招いていた。本発明者らは、この現象の機構を以下のように理解している。
ボトムゲート型ＴＦＴの場合、半導体層の直上に保護層を成膜する。そのため、保護層をスパッタ法などで成膜する場合、保護層の成膜工程は、半導体層のうち保護層と接する領域（部分的な層）にダメージを与える場合がある。以後、ＴＦＴの半導体層のうち上記の保護層と接する部分的な層を本明細書ではバックチャネル層と呼ぶ。
一方、酸化物半導体では、酸素欠損によってキャリアが生じ、低抵抗になる。そのため、酸化物半導体を用いたＴＦＴの場合、その半導体層のバックチャネル層には、このような酸素欠損を伴うダメージにより、低抵抗でかつ場所によって深さの不均一なダメージ層が存在し得る。このような深さ（厚さ）の不均一なダメージ層がＴＦＴ間の特性ばらつきの要因であると考えられる。
そこで、本発明は、スパッタ法などで保護層を形成する際の半導体層が受けるダメージの不均一性によるＴＦＴ間の特性ばらつきを改善し、このＴＦＴを用いるアクティブマトリクス型表示装置の画像の均一性を向上させることを目的とする。
本発明は、上記課題を解決するための手段として、
基板上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁層を介して設けられた、Ｉｎ、Ｚｎ及びＧａのうち少なくとも１つを含むアモルファス酸化物からなる半導体層と、前記半導体層に電気的に接して設けられたソース及びドレイン電極と、金属酸化物からなる保護層と、を含むボトムゲート型の薄膜トランジスタであって、
前記保護層は、前記半導体層上に該半導体層と接して設けられ、
前記半導体層は前記保護層を形成する際に受けるダメージの深さよりも深く酸化されており、
前記半導体層の前記保護層に接した少なくとも一部の領域が前記保護層と接していない他の領域よりも抵抗が高いことを特徴とする。
本発明によれば、スパッタ法などで保護層を形成する際の半導体層が受けるダメージの不均一性によるＴＦＴ間の特性ばらつきを改善し、このＴＦＴを用いるアクティブマトリクス型表示装置の画像の均一性を向上させることができる。
本発明の一実施形態に係る保護層付きボトムゲート型ＴＦＴの断面図である。 本発明の一実施形態に係る表示装置の一例の断面図である。 図１に示す半導体層の酸化が進行する様子を示す模式断面図で、（ａ）は半導体層に柱状構造を有しない場合の断面図、（ｂ）は半導体層に柱状構造を有する場合の断面図である。 図１に示す半導体層の柱状構造を示す断面ＴＥＭ写真とその模式図である。 図１に示す半導体層に柱状構造を有する保護層付きボトムゲート型ＴＦＴ、９６個の伝達特性を示すグラフである。 図１に示す半導体層に柱状構造が確認されない保護層付きボトムゲート型ＴＦＴ、９６個の伝達特性を示すグラフである。 本発明の一実施形態に係るｎ型Ｓｉ基板を用いた保護層付きボトムゲート型ＴＦＴの断面図である。 図１に示す保護層付きボトムゲート型ＴＦＴの要部構成を示す断面図である。
以下、本発明に係る薄膜トランジスタ、その製造方法及びそれを用いた表示装置の実施の形態について説明する。
本実施の形態に係る薄膜トランジスタは、ゲート電極と、ゲート絶縁層と、アモルファス酸化物からなる半導体層と、ソース電極と、ドレイン電極と、保護層とで形成される。保護層は半導体層の上に該半導体層と接して設けられる。半導体層は、少なくともチャネル層として機能する第１の層と、該第１の層よりも高抵抗な第２の層とを含む。第１の層は、半導体層のゲート電極側に設けられている。第２の層は、半導体層の保護層側に設けられている。本発明において上記、第１の層及び第２の層とは、必ずしも「層」として独立して設けられる必要は無く、機能的に分離された領域が形成されていることを意味する。例えば連続的に形成された１つの層であっても層厚方向に組成や構造等を変化させることにより実質的に機能の異なる２つの領域が形成されている場合も本発明に含まれる。
本実施の形態に係る薄膜トランジスタの第１の製造方法は、ゲート電極を形成する工程と、ゲート絶縁層を形成する工程と、半導体層を形成する工程と、ソース電極及びドレイン電極を形成する工程と、保護層を形成する工程とを含む。保護層は、半導体層の上に該半導体層と接して設けられる。半導体層を形成する工程は、少なくともチャネル層として機能する第１の層（領域）を形成する工程と、該第１の層よりも高抵抗な第２の層（領域）を形成する工程とを含む。保護層は、酸化雰囲気中で形成する。
また、本実施の形態に係る薄膜トランジスタの第２の製造方法は、ゲート電極を形成する工程と、ゲート絶縁層を形成する工程と、半導体層を形成する工程と、ソース電極及びドレイン電極を形成する工程と、保護層を形成する工程とを含む。さらに、保護層の形成の後に、酸化雰囲気中で熱処理を施す工程を含む。保護層は、半導体層の上に該半導体層と接して設けられ、熱処理を施す工程は、半導体層に、ゲート絶縁層と接し、少なくともチャネル層として機能する第１の層（領域）と、保護層と接し該第１の層（領域）よりも高抵抗な第２の層を形成する工程を含む。
本実施形態においては、第２の層の質量密度を第１の層の質量密度以下とすることが好ましい。こうすると、保護層形成時に半導体層が受けるダメージの深さよりも酸化の深さを大きくすることが可能となる。これにより、上記ダメージを受けた層（ダメージ層ともいう）が層厚方向全体にわたって酸化される。従って、高抵抗な第２の層を形成することによりダメージ層も高抵抗化するため、半導体層の低抵抗化を効果的に抑制することができる。これは、ダメージ層が酸化されることにより高抵抗化し、半導体特性に悪影響を与えなくなるからである。本実施形態においては、ダメージ層が高抵抗に変質し、半導体層の電気特性に悪影響を与えない状態にする（無害化する）ことを不動態化という。
本実施形態においては、第２の層を柱状構造とすることは、上記質量密度の低い第２の層を実現するための好ましい形態のひとつである。即ち、第２の層が全体としてはアモルファス構造でありながらも、金属原子の空間的粗密に由来する柱状構造を含むことにより、上記の低い質量密度を得ることができる。金属原子の空間的粗密、すなわち局所的に質量密度の低い境界に囲まれた柱からなる稠密な柱状構造体（柱状構造が密集した状態）では、隣接する柱間の低密度境界においていわゆる増速酸化が生じ、この高酸素濃度境界から柱内部への酸化が生じる。ここでいう増速酸化とは、格子欠陥によって拡散が促進され、その結果、増速される酸化現象のことである。即ち、低密度境界領域では酸化速度が高密度領域よりも速くなる。これにより、第２の層では酸化速度が大きくなり、ダメージ層は全て酸化されることにより不動態化された高抵抗層となる。
本実施形態においては、少なくとも第２の層の質量密度を、層を構成する材料の結晶状態における質量密度の９０％以下とすることが好ましい。こうすると、第２の層における酸化速度をダメージ侵入速度より速めることができる。ここで、第２の層における酸化速度とは単位時間あたりに酸化が進行する速度であり、ダメージ侵入速度とは保護層形成時に半導体層内部にダメージが進入する速度（酸素欠損等が形成される速度）である。第２の層における酸化速度をダメージ侵入速度より速めることにより、ダメージ層よりも酸化層を厚くする（即ちダメージ層を高抵抗層である酸化層内部に包含させる）ことができる。
本実施形態において、構成する材料の結晶状態における質量密度とは、Ｉｎ、Ｇａ、Ｚｎからなる酸化物を例に挙げて説明すると、下記の数１の組成比による重み付き理論密度を表す式で示されるＤである。
Figure 0005395825
ここで、ＤＩｎ２Ｏ３、ＤＧａ２Ｏ３、ＤＺｎＯは、それぞれＩｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯの単結晶の密度である。また、ＣＧａ／ＣＩｎ及びＣＺｎ／ＣＩｎは、それぞれＧａとＩｎの組成比、ＺｎとＩｎの組成比である。
次に、この柱状構造による増速酸化が効果的である柱の径と半導体層の層厚に対する条件について説明する。本実施形態においては、柱状構造をなす柱の径の平均値を、半導体層の厚さの２／３以下とすることが好ましい。こうすると、第２の層を効率的に酸化することができる。柱状構造の境界から動径方向への酸化速度は、粒径によらず同じである。しかし、柱状構造の粒径が大きいと、柱の中心部に酸化されない領域が残り、均一に高抵抗化できない。一方、柱状構造の粒径が小さいと、柱の中心部まで酸化が進行し、均一に高抵抗化することができる。
上記のように本実施形態においては、第２の層の質量密度は第１の層よりも小さい方が第２の層を容易に高抵抗化することができる。しかし、柱状構造の粒径を小さくして、酸化による高抵抗化された層が少なくともダメージ層と同一の深さであるか、ダメージ層よりも深く形成することができれば、第１の層と第２の層の質量密度は等しくすることもできる。従って、柱状構造は第２の層のみに限定されるものではなく、第１の層も同様の柱状構造を含んでもよい。
本実施形態においては、半導体層材料として、アモルファス酸化物半導体層の材料を選択し、その組成を最適化することによって上記の効果をより高めることができる。
本実施形態においては、保護層形成後に酸化雰囲気中で熱処理を施すことによって、保護層形成時に半導体層に表面から形成されたダメージ層より深い層まで酸化し、ダメージ層を不動態化することが可能となる。
本実施形態においては、保護層形成時のダメージ層を酸化して高抵抗な不動態化された第２の層とし、薄膜トランジスタの実効的なチャネル層となる第１の層のみで電気特性が決定される。これにより、たとえダメージ層の厚さが面内で不均一であっても、ダメージ層が酸化によって不動態化するため複数ＴＦＴ間のばらつきを抑制することが可能となる。
以上のように、本実施形態によれば、保護層の形成時に半導体層のバックチャネル層に形成されるダメージ層よりも深い位置まで酸化処理を行う。これにより、ダメージ層を酸化することにより不動態化し、薄膜トランジスタのチャネル領域の電気伝導特性に及ぼす悪影響を効果的に抑制することができる。この結果、複数のＴＦＴ間の特性ばらつきを抑制することができる。
また、本発明によるＴＦＴより構成される画素駆動回路を用いたアクティブマトリクス型表示装置により、均一な画像が得られる表示装置を提供することができる。
以下、添付図面を参照して、本発明に係る薄膜トランジスタ、その製造方法、及びそれを用いた表示装置の実施形態について説明する。
図１は、本発明の一実施形態としての保護層付きボトムゲート型ＴＦＴの構成を示す模式断面図である。図１に示す保護層付きボトムゲート型ＴＦＴは、基板１上に、ゲート電極２、ゲート絶縁層３、半導体層４、ソース電極５、ドレイン電極６、保護層７を積層して形成される。
基板１には、ガラス基板を用いる。基板１は、ポリエチレンテレフタレート（ＰＥＴ）やポリエチレンナフタレート（ＰＥＮ）等のプラスチックフィルムを使用することもできる。
ゲート電極２は、基板１上に積層される。ゲート電極２には、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属及びＩＴＯ（Indium Tin Oxide：酸化インジウムスズ）等の導電性酸化物を使用することができる。また、金属に関しては、たとえばＭｏ−Ｗのような合金も使用することができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属、例えばＴｉ、ＡｌやＡｕ等を挟んだ、金属の積層体を電極として使用することができる。
ゲート絶縁層３は、基板１とゲート電極２上に積層される。ゲート絶縁層３には、ＳｉＯｘ、ＳｉＮ、ＳｉＯＮ等のＳｉ酸化物及びＳｉ窒化物が使用される。また、Ｓｉだけでなく他金属元素の酸化物及び窒化物、例えば、Ａｌ２Ｏ３、ＡｌＮ等を使用することもできる。
半導体層４は、ゲート絶縁層３上に積層される。半導体層４には、Ｉｎ、Ｇａ、Ｚｎの少なくとも１つ含む酸化物半導体が使用される。半導体層４の構成については、後記する。
ソース電極５及びドレイン電極６は、半導体層４上に積層される。ソース電極５及びドレイン電極６には、ゲート電極２と同様の、金属及び導電性酸化物を使用することができる。また、金属に関しては、ゲート電極２と同様にＭｏ−Ｗのような合金も使用することができる。また、酸化物半導体との機械的密着性や電気的接合性を高める目的で、例えばＴｉと他の金属の積層体を使用することができる。いずれの電極も、金属積層体を用いる場合、隣接層との界面を形成する金属とその界面に電荷を輸送する、又は電圧を印加するための金属により、電極としての役割を分担させることができる。
保護層７は、ソース電極５、ドレイン電極６及び半導体層４上に積層される。半導体層４のバックチャネル層を酸化させるため、保護層７は酸化雰囲気中で成膜される。保護層７には、シリコン酸化物、シリコン酸窒化物等の絶縁性の金属酸化物が使用される。
保護層７の形成後に、酸素、又は酸素と窒素の混合気体など酸化雰囲気において、典型的には１００℃−３００℃の温度範囲で、数分から１時間ほど熱処理を施してもよい。また、半導体層４が酸化物からなる保護層７に覆われている場合、保護層７の形成工程以降の成膜工程は、半導体層４の酸化状態には影響しない。したがって、保護層７の上に金属窒化物等の更なる保護層を設けることにより、酸化雰囲気に対してより強い保護層を形成することも可能である。
また、本発明の効果とは直接関係しないが、保護層７を半導体層４上に成膜してパターニングした後、ソース電極５及びドレイン電極６を形成してもよい。この場合、半導体層４が保護層７で覆われているため、エッチングプロセスによってソース電極５及びドレイン電極６をパターニングしても、半導体層４にダメージを与えることは少ない。
（半導体層について）
以下、図８を参照して、半導体層４の構成について詳細に説明する。
図８に示すように、本発明の望ましい実施の形態の一つは、半導体層４には少なくともチャネル層（半導体活性領域）として機能する第１の層４ａと、第１の層よりも高抵抗な第２の層４ｂとを含む構成である。第１の層４ａは半導体層４のゲート電極２側に設けられ、第２の層４ｂは保護層７側に設けられている。第２の層４ｂの質量密度は第１の層４ａよりも低く、保護層７の堆積時に半導体層４内のバックチャネル層のダメージを受ける領域（ダメージ層）を含むように形成される。ここで半導体層４を二つの層に分けているが、これは電気的特性において機能的に二つの領域に区分されるということを意味する。即ち１層であっても層の内部で機能的に分離した２つの領域が存在すれば良く、必ずしも形態的に明瞭な境界が存在していなくとも良い。
本発明の要点は、半導体層４の第２の層４ｂに含まれるバックチャネル層において、酸素が拡散しやすい状態を設け、表層だけでなく保護層成膜時に半導体層４の表面からダメージが侵入する層厚よりも深くまで酸化することである。これにより、半導体層４内のダメージが侵入した層（ダメージ層）が酸化されて高抵抗となり不動態化する。よって、たとえ半導体層４内のダメージの侵入深さが基板面内の異なる場所で不均一（ダメージ層の厚さが場所によって不均一）であったとしても、バックチャネル層のうち高抵抗化したダメージ層は不動態化され、ＴＦＴ特性の不均一性を招かない。
ここで、結晶中における原子の拡散現象は、原子が隣接するサイトにジャンプする頻度に依存する。一般に、空孔が存在する場合、原子のジャンプに対するポテンシャル障壁が小さくなり、原子が隣接サイトにジャンプする頻度が高まる（原子が隣接サイトにジャンプし易い）。言い換えれば、空孔を介して原子が拡散しやすい。同様に、明確な格子サイトを持たないアモルファスにおいても、質量密度が低く原子レベルの空隙があることが、原子が拡散しやすい条件である。
このことを本発明の場合にあてはめると、酸化条件下の保護層７の形成時、又は保護層７の堆積後に酸化雰囲気中で熱処理を行う際に、質量密度が低い第２の層４ｂにおいて、表面から酸素原子が拡散しやすく酸化速度が増速されることに対応する。
半導体層４の形成時、途中で成膜条件を変えることにより、第２の層４ｂの質量密度を第１の層４ａよりも低く形成することができる。例えば、比較的質量密度の高い膜が得られるスパッタ法で第１の層４ａを成膜した後に、比較的低密度の膜が得られるパルスレーザー堆積（ＰＬＤ）法で第２の層４ｂを形成することで、質量密度の異なる２層構成を実現することができる。
第２の層４ｂの質量密度は、層を構成する材料の結晶状態における質量密度の９０％以下であるように形成されることがより望ましい。
たとえば、ＰＬＤ法でアモルファス酸化物半導体を成膜する場合、成膜圧力を上げることで、結晶状態における質量密度の９０％以下の低密度膜を形成することができる。例えば、成膜圧力が１Ｐａ以下では結晶状態における質量密度の９２〜９３％の膜が成膜されるが、成膜圧力が５〜６Ｐａ以上では結晶状態における質量密度の８２〜８４％の膜が成膜される。
これに対し、スパッタ法で成膜されるアモルファス酸化物半導体の質量密度は、結晶状態における質量密度の９３〜９４％程度である。従って、ＰＬＤ法で形成したアモルファス酸化物半導体層と、スパッタ法で形成したアモルファス酸化物半導体層とを積層することにより質量密度の異なる２層構成となる。また、スパッタ法のみで半導体層４を形成する場合も、成膜の途中でパワー密度を低下させることにより、質量密度の高い第１の層４ａと低い第２の層４ｂを実現することができる。
また、本発明の望ましい実施の形態の１つは、少なくとも第２の層４ｂに柱状構造が含まれる構成である。以下、この形態について説明する。
多結晶体では、結晶粒内における原子の拡散（格子拡散）より結晶粒界における拡散（粒界拡散）の方が、拡散速度が大きいことが知られている。これは粒界の原子密度が粒内より低いためである。同様に、アモルファスにおいても、原子密度の低い界面が存在していれば、その界面に沿った方向の拡散速度が大きくなる。
一般に、アモルファス膜は均質であるとみなされているが、巨視的には柱状構造をとり得る。この柱状構造とは、原子配列に対称性がなくアモルファスであるが、原子密度又は質量密度が空間的に均質ではなく、高密度な柱状粒が隣接する柱状粒と低密度な界面領域を介して接する構造を言う。
アモルファス膜に柱状構造が形成される過程について説明する。ターゲット材からスパッタされて飛来した原子は、基板に衝突して付着する。そして、基板表面を拡散した後、固定される。成膜初期において飛来する原子は完全に一様に堆積するわけではなく、ドーム状の島を作り、堆積表面には微小な凹凸ができる。微小な凹凸は、次に飛来する原子に対してシャドウイング効果を示す。即ち凸部の影に位置する領域には当該凸部に遮蔽されることによって原子が飛来する確率が低下する。このため、堆積表面上での原子の運動エネルギーが小さく、表面拡散距離が島の径に比較して短いと、凹凸の谷（凹部）に到達する原子は少なくなる。ひとたび形成された凹凸は、堆積の進行に伴いシャドウイング効果を増強させるので、膜はその表面の凹凸が強調されるようにして成長する。さらに膜が成長するにしたがい、谷の部分は周囲の部分から取り残されて、低密度の界面を形成する。このようにして、アモルファスの膜は、島状組織から、低密度の界面領域を有する柱状構造を有する層へと遷移する。
また、アモルファスの柱状構造の形成は、下地のラフネス（粗さ）に影響される。下地が平坦であれば、成膜初期には柱状構造は形成されず、ある程度の膜厚まで堆積が進んでから柱状構造が確認されるようになる。一方、最初期の堆積表面が凹凸を持つ場合、その凹凸を継承するように、成膜の初期から柱状構造が形成される。これは堆積膜の構造が下地の表面形状の影響を受けることが原因であると考えられる。
したがって、上記のとおり、たとえば、半導体層成膜時のスパッタ成膜パワーを下げて、基板に付着した原子の運動エネルギー、ひいては表面拡散距離を小さくすることで、柱状構造の形成を誘起又は促進することができる。また、堆積表面に凹凸を設けておくことでも、柱状構造の形成を誘起又は促進することができる。
図３は、半導体層の酸化が進行する様子を示す模式断面図である。図３（ａ）は半導体層に柱状構造を有しない場合、図３（ｂ）は半導体層に柱状構造を有する場合をそれぞれ示す。図３（ａ）に示すように、半導体層に柱状構造を有しない場合は、膜厚方向のみに酸化が進む。これに対し、図３（ｂ）に示すように、半導体層に柱状構造を有する場合、膜厚方向に酸化が進むだけでなく、柱状構造の増速酸化された界面領域から、柱の内部に向かって動径方向にも酸化が進行する。この効果により、半導体層上に保護層を堆積するに際して、半導体層表面からの酸化速度が促進され、保護層形成時に半導体層に形成されるダメージ層を酸化することにより不動態化する。
アモルファスにおける柱状構造は、ＴＦＴの断面をたとえばＴＥＭ（transmission electron microscope：透過電子顕微鏡）観察することによって、確認することができる。ただし、通常の観察とは異なり、意図的にデフォーカスする必要がある。固体中に入射した電子線は位相が変化する。アモルファスにおける柱状構造の界面領域のように低密度な箇所は、粒内部とその位相変化量が異なる。この位相差によりコントラストが生じ（位相コントラスト）、柱状構造の界面はアンダーフォーカスにおいては高輝度、オーバーフォーカスにおいては低輝度のコントラストとして観察される。
また、ＳＴＥＭ−ＨＡＡＤＦ（Scanning TEM-high angular annular dark field）像によっても確認することができる。ＳＴＥＭの暗視野像は、細く絞った電子線を走査しながら、試料中で散乱された電子の強度を測定して像を形成する。そのなかでも、高角度に散乱された電子のみを、円環状検出器で検出して結像したものがＨＡＡＤＦ像である。高角度に散乱される電子は、主としてラザフォード散乱によるものであり、散乱強度は散乱体の原子番号の２乗に比例する（Ｚコントラスト）。したがって、ＨＡＡＤＦ像は組成及び質量膜厚を反映したコントラストを示すため、ＨＡＡＤＦ像によって低密度の界面を有する柱状構造を確認することができる。
上記ＴＦＴの出力端子であるソース電極又はドレイン電極を、発光素子や光スイッチング素子の電極に接続することで表示装置を構成することができる。
以下、表示装置の断面図を用いて本発明の具体的な表示装置の構成の例について説明する。
図２は、本発明の一実施形態として、有機ＥＬを発光素子として用いる表示装置の一例を示す模式断面図である。
基板３０１上に、ゲート電極３０２と、ゲート絶縁層３０３と、半導体層３０４と、ドレイン電極３０５と、ソース電極３０６と、保護層３０７とから構成されるＴＦＴを形成する。ソース電極３０６に層間絶縁膜３０９を介して下部電極３０８が接続される。下部電極３０８は発光層３１０と接する。発光層３１０は、上部電極３１１と接している。ここで、下部電極３０８、発光層３１０、上部電極３１１は有機ＥＬ素子を構成する。
このような構成により、ＴＦＴのゲート電極３０２の印加電圧によって、半導体層３０４に形成されるチャネルを介してドレイン電極３０５からソース電極３０６に流れる電流値が制御される。これにより、有機ＥＬ素子の発光層３１０に注入する電流が制御される。
次に、本発明を実施例によりさらに詳細に説明するが、本発明はこれらの実施例によって何ら限定されるものではない。
本実施例では、半導体層に柱状構造を含むＴＦＴについて説明する。
ガラス基板を用いて、図１に示す保護層付きボトムゲート型ＴＦＴを作製する。
まず、ガラス基板１上に、ターゲットとしてＴｉターゲット及びＭｏターゲットを用い、スパッタ法により、Ｔｉ５ｎｍ／Ｍｏ４０ｎｍ／Ｔｉ５ｎｍの金属多層膜を成膜する。この金属膜を、フォトリソグラフィーによりパターニングし、ゲート電極２を形成する。
その上に、ターゲットとしてＳｉＯ2を用いて、スパッタ法によりアモルファスＳｉＯｘを２００ｎｍ成膜し、ゲート絶縁層３とする。このときのスパッタガスはＡｒを使用する。
その上に、ターゲットとしてＩｎ−Ｚｎ−Ｇａ−Ｏを用い、スパッタ法によりＩｎ−Ｚｎ−Ｇａ−Ｏからなるアモルファス酸化物半導体膜を４０ｎｍ成膜する。フォトリソグラフィーとウェットエッチングによってパターニングし、半導体層４を形成する。
その後、ターゲットとしてＴｉターゲット及びＭｏターゲットを用い、スパッタ法により、Ｔｉ５ｎｍ／Ｍｏ１００ｎｍ／Ｔｉ５ｎｍの金属膜を成膜する。この金属膜を、フォトリソグラフィーによりパターニングし、ソース電極５及びドレイン電極６を形成する。
その上に、ターゲットとしてＳｉＯ2を用いて、スパッタ法によりアモルファスＳｉＯｘを１００ｎｍ成膜して、保護層７とする。このときのスパッタガスは、混合比５０％の酸素／Ａｒガスであり、酸化雰囲気で保護層７を成膜する。
さらに、このＴＦＴを酸素２０％の窒素ガス雰囲気において、２５０℃１時間の熱処理を施す。
こうして図１に示す保護層付きボトムゲートＴＦＴが完成する。
このようにして作製されるＴＦＴの断面ＴＥＭ写真を、図４に示す。ここで、ＴＥＭ写真の視野には、ゲート絶縁層と保護層に挟まれた半導体層が確認される。この半導体層には、下地のゲート絶縁層の凹凸によって、径が１０〜２０ｎｍ程度の柱状構造が形成されている。
図５は、半導体層に柱状構造を有する保護層付きボトムゲート型ＴＦＴ、９６個の伝達特性（Ｉｄ−Ｖｇ特性：Ｉｄはドレイン電流（Ａ）、Ｖｇはゲート電圧（Ｖ））を示す。この場合は、同図に示されるように、特性ばらつきの小さい、均一性の高いＴＦＴが得られる。
図６には、比較のために、半導体層に柱状構造を有しない保護層付きボトムゲート型ＴＦＴ、９６個の伝達特性（Ｉｄ−Ｖｇ特性）を示す。ここでは、ゲート絶縁層に表面が平滑な熱酸化Ｓｉを使用しているため、半導体層に柱状構造は確認されない。この場合は、同図に示されるように、図５の半導体層に柱状構造を有するＴＦＴと比較して、明らかに特性ばらつきが大きいことがわかる。
表１は、９６個のＴＦＴにおける特性ばらつきを、伝達特性に見られる電流の立ち上り電圧（Ｖｏｎ）の標準偏差によって比較した表である。
Figure 0005395825
ここで、Ｖｏｎとは、ドレイン電流（Ｉｄ）が１０−１０Ａ流れはじめるときのゲート電圧（Ｖｇ）の値である。これによると、柱状構造が確認されないＴＦＴでは、保護層をつけることによって、Ｖｏｎのばらつきが大きくなっている。一方、本発明の柱状構造を有するＴＦＴでは、保護層をつけた後でも、Ｖｏｎのばらつきが低く抑えられている。
このように本発明の構成によれば、保護層を形成しても均一性の高いＴＦＴを作製することができる。
本実施例では、半導体層が質量密度の高い第１の層と低い第２の層からなるＴＦＴについて説明する。
ｎ型Ｓｉ基板を用いて、図７に示す保護層付きボトムゲート型ＴＦＴを作製する。
まず、ｎ型Ｓｉ基板９２上に厚さ１００ｎｍの熱酸化Ｓｉ膜（ゲート絶縁膜９３）を形成する。ここで図７中にゲート電極は独立して設けられていないが、ｎ型Ｓｉ基板９２がゲート電極として機能する。その上に、ターゲットとしてIｎ−Ｚｎ−Ｇａ−Ｏを用い、スパッタ法により、Iｎ−Ｚｎ−Ｇａ−Ｏからなるアモルファス酸化物半導体膜（第１の層）を、基板温度室温で３０ｎｍ成膜する。さらにその上に、ＰＬＤ法により、Ｉｎ−Ｚｎ−Ｇａ−Ｏからなるアモルファス酸化物半導体膜（第２の層）を、基板温度室温で１０ｎｍ成膜する。両アモルファス酸化物半導体膜（第１の層及び第２の層）を、フォトリソグラフィーとウェットエッチングによってパターニングし、半導体層９４を形成する。
その後、ターゲットとしてＴｉターゲット及びＭｏターゲットを用い、スパッタ法により、Ｔｉ５ｎｍ／Ｍｏ１００ｎｍ／Ｔｉ５ｎｍの金属膜を成膜する。この金属膜を、フォトリソグラフィーによりパターニングし、ソース電極９５及びドレイン電極９６を形成する。その上に、ターゲットとしてＳｉＯ２を用い、スパッタ法により、アモルファスＳｉＯｘを１００ｎｍ成膜して、保護層９７とする。このときのスパッタガスは、混合比５０％の酸素／Ａｒガスであり、酸化雰囲気で保護層９７を成膜する。さらに、このＴＦＴを酸素２０％の窒素ガス雰囲気において、２５０℃１時間の熱処理を施す。
こうして、図７に示すｎ型Ｓｉ基板を用いた保護層付きボトムゲートＴＦＴが完成する。
次に、上記ＴＦＴについて、アモルファス酸化物半導体膜の成膜工程で用いる成膜法の違いによる質量密度の違いを調べた。
まず、成膜法としてスパッタ法のみを用いた場合を調べた。厚さ１００ｎｍの熱酸化Ｓｉ膜を形成したｎ型Ｓｉ基板上に、スパッタ法のみによってＩｎ−Ｚｎ−Ｇａ−Ｏからなるアモルファス酸化物半導体膜を基板温度室温で成膜した。この成膜工程は、ＲＦパワー３００Ｗ、成膜圧力０．５Ｐａで成膜する条件で行った。得られたアモルファス酸化物半導体膜の組成を、蛍光Ｘ線分析により調べ、さらにＸ線反射率測定によって質量密度を測定すると、数１で示される結晶状態における質量密度に対して９３．７％という値が得られた。
次に、成膜法としてＰＬＤ法のみを用いた場合を調べた。同様にして、厚さ１００ｎｍの熱酸化Ｓｉ膜を形成したｎ型Ｓｉ基板上に、ＰＬＤ法のみによってＩｎ−Ｚｎ−Ｇａ−Ｏからなるアモルファス酸化物半導体膜を基板温度室温で成膜した。この成膜工程は、パワー２０ｍＪのＫｒＦエキシマレーザーを集光してターゲットペレットに照射し、酸素圧力６Ｐａで成膜する条件で行った。得られたアモルファス酸化物半導体膜の質量密度を測定すると、数１で示される結晶状態における質量密度に対して８３．７％という値が得られた。
したがって、スパッタ法とＰＬＤ法を組み合わせることで、半導体層が質量密度の高い第１の層と低い第２の層からなるＴＦＴが作製できる。
本実施例では、図２のＴＦＴを用いた表示装置について説明する。
ＴＦＴの製造工程は、実施例１と同様である。ＴＦＴを作製した後、層間絶縁膜３０９を成膜する。このとき、ドレイン電極３０５と下部電極３０８を接続するためのコンタクトホールを形成しておく。次に、電子ビーム蒸着法によりＡｌを成膜して下部電極３０８を形成する。この下部電極３０８は、コンタクトホールを介してドレイン電極３０５と接続されている。次に、蒸着法により電子輸送層、発光層、ホール輸送層、ホール注入層を順に形成して、全体として有機ＥＬ発光層とする。最後に、スパッタ法によりＩＴＯを成膜して、上部電極３１１とする。
ここで、ＴＦＴのソース電極３０６に電圧を印加し、ゲート電極３０２の印加電圧を変化させると、ドレイン電極３０５から下部電極３０８を介して発光層３１０に電流が注入され、有機ＥＬ素子を駆動することができる。このようにして、有機ＥＬ素子を用いる表示装置を形成することができる。
なお、上記実施形態及び実施例では、ボトムゲート型ＴＦＴに適用した場合を説明しているが、本発明は必ずしもこれに限定されない。たとえば、トップゲート型ＴＦＴの場合でも、半導体層の上に該半導体層に接して保護層の少なくとも一部が設けられる構成のものであれば適用可能である。
以上、実施形態及び実施例を参照して本発明を説明したが、本発明は上記実施形態及び実施例に限定されるものではなく、本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
本発明は、薄膜トランジスタ、その製造方法、及びこれを用いた表示装置に利用可能であり、特に薄膜トランジスタを用いたアクティブマトリクス型の表示装置に利用可能である。
１ 基板
２ ゲート電極
３ ゲート絶縁層
４ 半導体層
４ａ 第１の層
４ｂ 第２の層
５ ソース電極
６ ドレイン電極
７ 保護層

Claims (5)

  1. 基板上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁層を介して設けられた、Ｉｎ、Ｚｎ及びＧａのうち少なくとも１つを含むアモルファス酸化物からなる半導体層と、前記半導体層に電気的に接して設けられたソース及びドレイン電極と、金属酸化物からなる保護層と、を含むボトムゲート型の薄膜トランジスタであって、
    前記保護層は、前記半導体層上に該半導体層と接して設けられ、
    前記半導体層は前記保護層を形成する際に受けるダメージの深さよりも深く酸化されており、
    前記半導体層の前記保護層に接した少なくとも一部の領域が前記保護層と接していない他の領域よりも抵抗が高いことを特徴とする薄膜トランジスタ。
  2. 前記半導体層は、少なくともチャネル層として機能する第１の領域と、前記保護層に接して設けられている第２の領域と、を含み、
    前記第２の領域は、前記第１の領域よりも抵抗が高いことを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記半導体層は、Ｉｎ、Ｚｎ及びＧａを含むアモルファス酸化物であることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
  4. 請求項１〜３のいずれか１項に記載の薄膜トランジスタと、前記薄膜トランジスタにより構成される画素駆動回路と、を具備することを特徴とする表示装置。
  5. 請求項１〜３のいずれか１項に記載の薄膜トランジスタと、前記薄膜トランジスタにより駆動される有機EL素子と、を具備することを特徴とする表示装置。
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