JPH0758336A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH0758336A JPH0758336A JP20489793A JP20489793A JPH0758336A JP H0758336 A JPH0758336 A JP H0758336A JP 20489793 A JP20489793 A JP 20489793A JP 20489793 A JP20489793 A JP 20489793A JP H0758336 A JPH0758336 A JP H0758336A
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- JP
- Japan
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- semiconductor layer
- electrode
- channel
- protection film
- film transistor
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Abstract
(57)【要約】
【目的】 この発明は、製造工程の負担増加や歩留まり
を低下させることなく、外部電荷による電界効果に対し
て影響を受けにくい薄膜トランジスタ及びその製造方法
を提供することを目的とする。 【構成】 この発明は、チャネル保護膜側からＣ、Ｎ、
Ｏの少なくとも一種の原子を含むイオンをドーピングし
て半導体層のチャネル保護膜側界面に高抵抗化領域を形
成することによって、外部電荷による電界効果で保護膜
直下の半導体層のエネルギーバンドが変化し電子が蓄積
されても、この高抵抗化領域によってリーク電流は低い
レベルに抑制される。
を低下させることなく、外部電荷による電界効果に対し
て影響を受けにくい薄膜トランジスタ及びその製造方法
を提供することを目的とする。 【構成】 この発明は、チャネル保護膜側からＣ、Ｎ、
Ｏの少なくとも一種の原子を含むイオンをドーピングし
て半導体層のチャネル保護膜側界面に高抵抗化領域を形
成することによって、外部電荷による電界効果で保護膜
直下の半導体層のエネルギーバンドが変化し電子が蓄積
されても、この高抵抗化領域によってリーク電流は低い
レベルに抑制される。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタ及
びその製造方法に係わり、特にその半導体層の改良に関
する。
びその製造方法に係わり、特にその半導体層の改良に関
する。
【０００２】
【従来の技術】薄膜トランジスタは液晶表示装置や密着
センサなどで実用化されている。例えば、液晶表示装置
では、テレビ表示やグラフィックディスプレイなどを指
向した大容量で高密度化が進んでいるが、一般的な液晶
表示装置ではクロストークのない高コントラスト表示と
することは困難である。そこで、ゲート線とデータ線の
交点にスイッチング素子としての能動素子を設けたアク
ティブマトリクス型液晶表示装置も実用化されている。
センサなどで実用化されている。例えば、液晶表示装置
では、テレビ表示やグラフィックディスプレイなどを指
向した大容量で高密度化が進んでいるが、一般的な液晶
表示装置ではクロストークのない高コントラスト表示と
することは困難である。そこで、ゲート線とデータ線の
交点にスイッチング素子としての能動素子を設けたアク
ティブマトリクス型液晶表示装置も実用化されている。
【０００３】即ち、各画素の駆動および制御を半導体ス
イッチング素子で行う方式である。このような半導体ス
イッチング素子としては、透過型の表示が可能であり、
また大面積化も容易であることから非晶質硅素（ａ−Ｓ
ｉ）系の薄膜トランジスタが用いられている。
イッチング素子で行う方式である。このような半導体ス
イッチング素子としては、透過型の表示が可能であり、
また大面積化も容易であることから非晶質硅素（ａ−Ｓ
ｉ）系の薄膜トランジスタが用いられている。
【０００４】これらの非晶質硅素（ａ−Ｓｉ）系の薄膜
トランジスタは、透明絶縁基板上に非晶質硅素（ａ−Ｓ
ｉ）系の半導体層が形成され、活生層である非晶質硅素
（ａ−Ｓｉ）層を挟んで下層にゲート電極、上層にソー
ス電極およびドレイン電極を配置した逆スタガード構造
を採用している場合が多い。
トランジスタは、透明絶縁基板上に非晶質硅素（ａ−Ｓ
ｉ）系の半導体層が形成され、活生層である非晶質硅素
（ａ−Ｓｉ）層を挟んで下層にゲート電極、上層にソー
ス電極およびドレイン電極を配置した逆スタガード構造
を採用している場合が多い。
【０００５】
【発明が解決しようとする課題】しかしながら、この逆
スタガード型薄膜トランジスタは、外部電荷に対して、
ソース電極とドレイン電極との間の非晶質硅素からなる
半導体層の上に形成された保護絶縁膜を通じ、外部電荷
による電界効果で薄膜トランジスタが誤動作する問題が
ある。
スタガード型薄膜トランジスタは、外部電荷に対して、
ソース電極とドレイン電極との間の非晶質硅素からなる
半導体層の上に形成された保護絶縁膜を通じ、外部電荷
による電界効果で薄膜トランジスタが誤動作する問題が
ある。
【０００６】この対策として、半導体層上の保護絶縁膜
の上にさらに第四の電極を設けて電位を制御することが
考えられる。しかし、この方法では製造工程数の増加と
層間ショートによる歩留まり低下を招くため、量産工程
としては不利である。従って上記の問題に対する有効な
対策がなく、誤動作を防止するために駆動条件に大きな
マージンを必要とせざるを得ない。
の上にさらに第四の電極を設けて電位を制御することが
考えられる。しかし、この方法では製造工程数の増加と
層間ショートによる歩留まり低下を招くため、量産工程
としては不利である。従って上記の問題に対する有効な
対策がなく、誤動作を防止するために駆動条件に大きな
マージンを必要とせざるを得ない。
【０００７】この発明は、以上の問題に鑑みてなされた
ものであり、製造工程の負担増加や歩留まりを低下させ
ることなく、外部電荷による電界効果に対して影響を受
けにくい薄膜トランジスタを提供することを目的とす
る。
ものであり、製造工程の負担増加や歩留まりを低下させ
ることなく、外部電荷による電界効果に対して影響を受
けにくい薄膜トランジスタを提供することを目的とす
る。
【０００８】
【課題を解決するための手段】この発明は、基板上のゲ
ート電極と、このゲート電極を覆うゲート絶縁膜と、こ
のゲート絶縁膜上で前記ゲート電極に対応する半導体層
と、この半導体層上のチャネル保護膜と、前記半導体層
とチャネル保護膜のそれぞれ両端部に形成されたソース
電極及びドレイン電極とを少なくとも備えた薄膜トラン
ジスタにおいて、前記半導体層の前記チャネル保護膜側
界面に高抵抗化領域を有する薄膜トランジスタであり、
また、ソース電極及びドレイン電極とを形成する工程の
後に前記チャネル保護膜側からＣ、Ｎ、Ｏの少なくとも
一種の原子を含むイオンをドーピングして前記半導体層
の前記チャネル保護膜側界面に高抵抗化領域を形成する
工程を備えた薄膜トランジスタの製造方法である。
ート電極と、このゲート電極を覆うゲート絶縁膜と、こ
のゲート絶縁膜上で前記ゲート電極に対応する半導体層
と、この半導体層上のチャネル保護膜と、前記半導体層
とチャネル保護膜のそれぞれ両端部に形成されたソース
電極及びドレイン電極とを少なくとも備えた薄膜トラン
ジスタにおいて、前記半導体層の前記チャネル保護膜側
界面に高抵抗化領域を有する薄膜トランジスタであり、
また、ソース電極及びドレイン電極とを形成する工程の
後に前記チャネル保護膜側からＣ、Ｎ、Ｏの少なくとも
一種の原子を含むイオンをドーピングして前記半導体層
の前記チャネル保護膜側界面に高抵抗化領域を形成する
工程を備えた薄膜トランジスタの製造方法である。
【０００９】
【作用】この発明では、チャネル保護膜側からＣ、Ｎ、
Ｏの少なくとも一種の原子を含むイオンをドーピングし
て半導体層のチャネル保護膜側界面に高抵抗化領域を形
成している。このため外部電荷による電界効果で保護膜
直下の半導体層のエネルギーバンドが変化し電子が蓄積
されても、この高抵抗化領域によってリーク電流は低い
レベルに抑制される。一方、ゲート電極電界による電流
制御は、イオンドーピングによる高抵抗化領域の形成さ
れていないチャネル半導体層の下層部に対して行われる
ので、オン電流までもが減少することはない。
Ｏの少なくとも一種の原子を含むイオンをドーピングし
て半導体層のチャネル保護膜側界面に高抵抗化領域を形
成している。このため外部電荷による電界効果で保護膜
直下の半導体層のエネルギーバンドが変化し電子が蓄積
されても、この高抵抗化領域によってリーク電流は低い
レベルに抑制される。一方、ゲート電極電界による電流
制御は、イオンドーピングによる高抵抗化領域の形成さ
れていないチャネル半導体層の下層部に対して行われる
ので、オン電流までもが減少することはない。
【００１０】また、高抵抗化領域の形成は、従来の工程
で形成されたソース電極とドレイン電極とをマスクとし
てチャネル保護膜を通してチャネル半導体層にイオンド
ーピングを行うだけでよい。従って、製造工程の大幅な
負担増加や、歩留まり低下にはつながらず、外部電荷に
よる電界効果に対して影響を受けにくい薄膜トランジス
タを容易に製造することができる。
で形成されたソース電極とドレイン電極とをマスクとし
てチャネル保護膜を通してチャネル半導体層にイオンド
ーピングを行うだけでよい。従って、製造工程の大幅な
負担増加や、歩留まり低下にはつながらず、外部電荷に
よる電界効果に対して影響を受けにくい薄膜トランジス
タを容易に製造することができる。
【００１１】
【実施例】以下に、本発明をアクティブマトリクス型液
晶表示装置の能動素子としての薄膜トランジスタに適用
した例について詳細に説明する。図１にアクティブマト
リクス型液晶表示装置の能動素子としての薄膜トランジ
スタを含む一画素部分の断面構成を示す。
晶表示装置の能動素子としての薄膜トランジスタに適用
した例について詳細に説明する。図１にアクティブマト
リクス型液晶表示装置の能動素子としての薄膜トランジ
スタを含む一画素部分の断面構成を示す。
【００１２】図１において、能動素子基板12となるガラ
ス絶縁基板１（例えば、コーニング社製7059）の上に、
モリブデン−タンタル（Ｍｏ−Ｔａ）からなる金属層を
スパッタ法により成膜し、通常のフォトリソグラフィ法
により所定の形状のゲート電極２を形成する。次に、こ
のゲート電極２を覆うようにゲート絶縁膜３として、基
板温度 400℃の常圧熱ＣＶＤ法により膜厚 0.3μｍの酸
化硅素膜3aと、基板温度 350℃のプラズマＣＶＤ法によ
り膜厚0.05μｍの窒化硅素膜3bを順次成膜し、さらに膜
厚0.05μｍの非晶質硅素（ａ−Ｓｉ）からなる半導体層
４を成膜し、ゲート電極２に対応して窒化硅素膜3bと併
わせて所定の形状に形成する。尚、この半導体層は非晶
質硅素以外にも微結晶硅素や多結晶硅素を用いることが
できる。
ス絶縁基板１（例えば、コーニング社製7059）の上に、
モリブデン−タンタル（Ｍｏ−Ｔａ）からなる金属層を
スパッタ法により成膜し、通常のフォトリソグラフィ法
により所定の形状のゲート電極２を形成する。次に、こ
のゲート電極２を覆うようにゲート絶縁膜３として、基
板温度 400℃の常圧熱ＣＶＤ法により膜厚 0.3μｍの酸
化硅素膜3aと、基板温度 350℃のプラズマＣＶＤ法によ
り膜厚0.05μｍの窒化硅素膜3bを順次成膜し、さらに膜
厚0.05μｍの非晶質硅素（ａ−Ｓｉ）からなる半導体層
４を成膜し、ゲート電極２に対応して窒化硅素膜3bと併
わせて所定の形状に形成する。尚、この半導体層は非晶
質硅素以外にも微結晶硅素や多結晶硅素を用いることが
できる。
【００１３】続いて、半導体層４の上に窒化硅素を成膜
し、所定の形状に形成してチャネル保護膜５が得られ
る。次に、膜厚0.05μｍの低抵抗半導体膜６を成膜し、
チャネル保護膜５のゲート電極２の対応部が露出する形
状に形成し、チャネル領域、ソース領域及びドレイン領
域を得る。また、ゲート絶縁膜３上にＩＴＯ（Indium T
in Oxide）からなる画素電極７が形成される。さらに、
ソ−ス領域上には画素電極７と接続する形でソース電極
８が形成され、同様にドレイン領域上にはドレイン電極
９が形成される。
し、所定の形状に形成してチャネル保護膜５が得られ
る。次に、膜厚0.05μｍの低抵抗半導体膜６を成膜し、
チャネル保護膜５のゲート電極２の対応部が露出する形
状に形成し、チャネル領域、ソース領域及びドレイン領
域を得る。また、ゲート絶縁膜３上にＩＴＯ（Indium T
in Oxide）からなる画素電極７が形成される。さらに、
ソ−ス領域上には画素電極７と接続する形でソース電極
８が形成され、同様にドレイン領域上にはドレイン電極
９が形成される。
【００１４】以上のように、ソース電極８およびドレイ
ン電極９を形成した後、ソース電極８およびドレイン電
極９をマスクとして、イオンドーピング法によりチャネ
ル保護膜５の上から、例えばＣイオンを半導体層４に打
ち込み、半導体層４のチャネル保護膜５側界面に高抵抗
化領域11を形成する。イオン種としては、この他にもＮ
やＯを用いることができる。この高抵抗化領域11のチャ
ネル保護膜５側界面から窒化硅素膜3b側の深さはイオン
ドーピングの加速電圧を調節して制御することができ
る。但し、この高抵抗化領域11のチャネル保護膜５側界
面から窒化硅素膜3b側の深さをあまり大きくすると、ゲ
ート電極電界による電流制御が影響を受け、オン電流が
減少し、半導体層の本来の機能、即ち薄膜トランジスタ
特性が劣化し損なわれる。従って、高抵抗化領域11のチ
ャネル保護膜５側界面から窒化硅素膜3b側の深さは半導
体層４の厚さの半分以内とすることが好ましい。この実
施例の場合は、高抵抗化領域11のチャネル保護膜５側界
面から窒化硅素膜3b側の深さは0.02μｍ程度に制御して
いる。
ン電極９を形成した後、ソース電極８およびドレイン電
極９をマスクとして、イオンドーピング法によりチャネ
ル保護膜５の上から、例えばＣイオンを半導体層４に打
ち込み、半導体層４のチャネル保護膜５側界面に高抵抗
化領域11を形成する。イオン種としては、この他にもＮ
やＯを用いることができる。この高抵抗化領域11のチャ
ネル保護膜５側界面から窒化硅素膜3b側の深さはイオン
ドーピングの加速電圧を調節して制御することができ
る。但し、この高抵抗化領域11のチャネル保護膜５側界
面から窒化硅素膜3b側の深さをあまり大きくすると、ゲ
ート電極電界による電流制御が影響を受け、オン電流が
減少し、半導体層の本来の機能、即ち薄膜トランジスタ
特性が劣化し損なわれる。従って、高抵抗化領域11のチ
ャネル保護膜５側界面から窒化硅素膜3b側の深さは半導
体層４の厚さの半分以内とすることが好ましい。この実
施例の場合は、高抵抗化領域11のチャネル保護膜５側界
面から窒化硅素膜3b側の深さは0.02μｍ程度に制御して
いる。
【００１５】この後、チャネル保護膜５、ソース電極８
およびドレイン電極９上に窒化硅素からなる保護膜10を
形成する。さらに、これら全面を、例えば低温キュア型
のポリイミドからなる配向膜16で被覆し、能動素子基板
12が得られる。
およびドレイン電極９上に窒化硅素からなる保護膜10を
形成する。さらに、これら全面を、例えば低温キュア型
のポリイミドからなる配向膜16で被覆し、能動素子基板
12が得られる。
【００１６】一方、ガラスからなる他方の絶縁基板13の
主面上には、ＩＴＯからなる共通電極14が形成され、さ
らにこの上を低温キュア型のポリイミドからなる配向膜
17で被覆し、対向基板15が得られる。
主面上には、ＩＴＯからなる共通電極14が形成され、さ
らにこの上を低温キュア型のポリイミドからなる配向膜
17で被覆し、対向基板15が得られる。
【００１７】能動素子基板12の配向膜16と対向基板15の
配向膜17は、それぞれ一方向に綿布などで擦ることによ
りラビング配向処理が施され、配向膜16と配向膜17のラ
ビング配向軸方向が互いに直交し、良視角方向が正面方
向に向くように対向配置される。そして、これら両基板
の周辺部を液晶注入口を残して所定の間隔で接着固定し
（図示せず）、液晶注入口から90度捩じれのＴＮ型液晶
組成物18を注入し、最終封止めする。尚、両基板の外側
にはそれぞれの配向軸方向に沿う偏光板19、20が取り付
けられ、さらに、一方の基板の外側には照明装置（図示
せず）が配設されてアクティブマトリクス型液晶表示装
置が完成する。
配向膜17は、それぞれ一方向に綿布などで擦ることによ
りラビング配向処理が施され、配向膜16と配向膜17のラ
ビング配向軸方向が互いに直交し、良視角方向が正面方
向に向くように対向配置される。そして、これら両基板
の周辺部を液晶注入口を残して所定の間隔で接着固定し
（図示せず）、液晶注入口から90度捩じれのＴＮ型液晶
組成物18を注入し、最終封止めする。尚、両基板の外側
にはそれぞれの配向軸方向に沿う偏光板19、20が取り付
けられ、さらに、一方の基板の外側には照明装置（図示
せず）が配設されてアクティブマトリクス型液晶表示装
置が完成する。
【００１８】以上のようにして準備したアクティブマト
リクス型液晶表示装置に所定の駆動回路を接続、駆動
し、外部電荷による電界を与えてみたが、薄膜トランジ
スタが誤動作することもなく、また良好なスイッチング
動作を示した。
リクス型液晶表示装置に所定の駆動回路を接続、駆動
し、外部電荷による電界を与えてみたが、薄膜トランジ
スタが誤動作することもなく、また良好なスイッチング
動作を示した。
【００１９】以上の実施例では、本発明をアクティブマ
トリクス型液晶表示装置の能動素子としての薄膜トラン
ジスタに適用した例について説明したが、本発明は密着
センサなどの光センサ類などにも適用できる。
トリクス型液晶表示装置の能動素子としての薄膜トラン
ジスタに適用した例について説明したが、本発明は密着
センサなどの光センサ類などにも適用できる。
【００２０】
【発明の効果】以上のように本発明によれば、チャネル
保護膜側からＣ、Ｎ、Ｏの少なくとも一種の原子を含む
イオンをドーピングして半導体層のチャネル保護膜側界
面に高抵抗化領域を形成している。このため外部電荷に
よる電界効果で保護膜直下の半導体層のエネルギーバン
ドが変化し電子が蓄積されても、この高抵抗化領域によ
ってリーク電流は低いレベルに抑制される。一方、ゲー
ト電極電界による電流制御は、イオンドーピングによる
高抵抗化領域の形成されていないチャネル半導体層の下
層部に対して行われるので、オン電流までもが減少する
ことはない。
保護膜側からＣ、Ｎ、Ｏの少なくとも一種の原子を含む
イオンをドーピングして半導体層のチャネル保護膜側界
面に高抵抗化領域を形成している。このため外部電荷に
よる電界効果で保護膜直下の半導体層のエネルギーバン
ドが変化し電子が蓄積されても、この高抵抗化領域によ
ってリーク電流は低いレベルに抑制される。一方、ゲー
ト電極電界による電流制御は、イオンドーピングによる
高抵抗化領域の形成されていないチャネル半導体層の下
層部に対して行われるので、オン電流までもが減少する
ことはない。
【００２１】また、高抵抗化領域の形成は、従来の工程
で形成されたソース電極とドレイン電極とをマスクとし
てチャネル保護膜を通してチャネル半導体層にイオンド
ーピングを行うだけでよい。従って、製造工程の大幅な
負担増加や、歩留まり低下にはつながらず、外部電荷に
よる電界効果に対して影響を受けにくい薄膜トランジス
タを容易に製造することができる。
で形成されたソース電極とドレイン電極とをマスクとし
てチャネル保護膜を通してチャネル半導体層にイオンド
ーピングを行うだけでよい。従って、製造工程の大幅な
負担増加や、歩留まり低下にはつながらず、外部電荷に
よる電界効果に対して影響を受けにくい薄膜トランジス
タを容易に製造することができる。
【図１】本発明の一実施例としてのアクティブマトリク
ス型液晶表示装置の薄膜トランジスタを含む一画素部分
を示す断面構成図。
ス型液晶表示装置の薄膜トランジスタを含む一画素部分
を示す断面構成図。
１…絶縁基板 ２…ゲート電極 ３…ゲート絶縁膜 ４…半導体層 ５…チャネル保護膜 ６…低抵抗半導体領域 ７…画素電極 ８…ソース電極 ９…ドレイン電極 10…保護膜 11…高抵抗化領域
Claims (2)
- 【請求項１】 基板上のゲート電極と、このゲート電極
を覆うゲート絶縁膜と、このゲート絶縁膜上で前記ゲー
ト電極に対応する半導体層と、この半導体層上のチャネ
ル保護膜と、前記半導体層とチャネル保護膜のそれぞれ
両端部に形成されたソース電極及びドレイン電極とを少
なくとも備えた薄膜トランジスタにおいて、前記半導体
層の前記チャネル保護膜側界面に高抵抗化領域を有する
ことを特徴とする薄膜トランジスタ。 - 【請求項２】 基板上にゲート電極を形成する工程と、
このゲート電極を覆うゲート絶縁膜を形成する工程と、
このゲート絶縁膜上に前記ゲート電極に対応する半導体
層を形成する工程と、この半導体層上にチャネル保護膜
を形成する工程と、前記半導体層とチャネル保護膜のそ
れぞれ両端部にソース電極及びドレイン電極とを形成す
る工程とを少なくとも備えた薄膜トランジスタの製造方
法において、前記ソース電極及びドレイン電極とを形成
する工程の後に前記チャネル保護膜側からＣ、Ｎ、Ｏの
少なくとも一種の原子を含むイオンをドーピングして前
記半導体層の前記チャネル保護膜側界面に高抵抗化領域
を形成する工程を備えたことを特徴とする薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20489793A JPH0758336A (ja) | 1993-08-19 | 1993-08-19 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20489793A JPH0758336A (ja) | 1993-08-19 | 1993-08-19 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758336A true JPH0758336A (ja) | 1995-03-03 |
Family
ID=16498214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20489793A Pending JPH0758336A (ja) | 1993-08-19 | 1993-08-19 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758336A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009099944A (ja) * | 2007-09-28 | 2009-05-07 | Canon Inc | 薄膜トランジスタ、その製造方法及びそれを用いた表示装置 |
| US7579201B2 (en) | 2006-05-09 | 2009-08-25 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
-
1993
- 1993-08-19 JP JP20489793A patent/JPH0758336A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579201B2 (en) | 2006-05-09 | 2009-08-25 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| JP2009099944A (ja) * | 2007-09-28 | 2009-05-07 | Canon Inc | 薄膜トランジスタ、その製造方法及びそれを用いた表示装置 |
| KR101148718B1 (ko) * | 2007-09-28 | 2012-05-21 | 캐논 가부시끼가이샤 | 박막 트랜지스터, 그 제조 방법 및 그것을 사용한 표시 장치 |
| US8563977B2 (en) | 2007-09-28 | 2013-10-22 | Canon Kabushiki Kaisha | Thin film transistor having a two-layer semiconductor with columnar structures, manufacturing method therefor, and display apparatus using the same |
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