WO2010061554A1 - トランジスタ及びその製造方法 - Google Patents

トランジスタ及びその製造方法 Download PDF

Info

Publication number
WO2010061554A1
WO2010061554A1 PCT/JP2009/006242 JP2009006242W WO2010061554A1 WO 2010061554 A1 WO2010061554 A1 WO 2010061554A1 JP 2009006242 W JP2009006242 W JP 2009006242W WO 2010061554 A1 WO2010061554 A1 WO 2010061554A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
layer
film
active layer
electrode layer
Prior art date
Application number
PCT/JP2009/006242
Other languages
English (en)
French (fr)
Inventor
武井応樹
赤松泰彦
小林大士
湯川富之
清田淳也
石橋暁
Original Assignee
株式会社アルバック
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アルバック filed Critical 株式会社アルバック
Publication of WO2010061554A1 publication Critical patent/WO2010061554A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Definitions

  • the present invention relates to a field effect transistor having an active layer made of an oxide semiconductor.
  • Oxide semiconductors have many advantages such as higher field-effect mobility and deposition at low temperatures than hydrogenated amorphous silicon, which is currently the mainstream material for active layers.
  • the FET is typically configured by laminating a gate electrode, a gate insulating film, an active layer, and a source / drain electrode (S / D electrode) in this order.
  • a gate electrode a gate insulating film
  • an active layer a source / drain electrode
  • S / D electrode source / drain electrode
  • Patent Document 1 discloses a “semiconductor device having a channel including a composite metal oxide”.
  • This semiconductor device has a channel (active layer) made of an oxide of an alloy containing Zn, Cd, Ga and In, and a source / drain electrode made of a metal or alloy laminated on the channel.
  • a source / drain electrode material corresponding to a specific channel material is not selected.
  • the layer interface between the active layer and the source / drain electrode affects the FET characteristics, so the optimum source / drain electrode material (S / D electrode material) according to the active layer material (active layer material) Must be selected.
  • the S / D electrode material is (1) the S / D electrode material does not diffuse into the active layer, (2) the specific resistance is small, and (3) dry etching is performed. Characteristics or conditions such as possible are required.
  • (1) is that the S / D electrode material formed on the active layer diffuses into the active layer material, so that the FET characteristics deteriorate. Therefore, (2) reduces the electrical resistance at the source / drain electrode, This is to improve responsiveness. Further, (3) is because the oxide semiconductor has low resistance to acid and alkali, and the structure (S / D electrode) immediately above the active layer made of the oxide semiconductor cannot be patterned by wet etching.
  • an object of the present invention is to suppress the diffusion of the electrode material into the active layer, reduce the electrical resistance of the electrode material, and further reduce the damage to the active layer. It is an object to provide a field effect transistor having an active layer made of a semiconductor and a method of manufacturing the same.
  • a transistor according to one embodiment of the present invention includes an active layer, a first electrode layer, and a second electrode layer.
  • the active layer is made of an oxide semiconductor.
  • the first electrode layer is made of a Ti-based material or a Mo-based material laminated on the active layer.
  • the second electrode layer is made of a material laminated on the first electrode layer and having a smaller specific resistance than the first electrode layer.
  • an active layer formed using an oxide semiconductor is formed over a base material.
  • the first electrode layer is made of a Ti-based material or a Mo-based material and is formed on the active layer.
  • the second electrode layer is made of a material having a specific resistance smaller than that of the first electrode layer, and is formed on the first electrode layer.
  • FIG. 4 is a graph showing an AES measurement result of a sample in which Cu is stacked on an In—Ga—Zn—O film.
  • 6 is a graph showing an AES measurement result of a sample in which Ti is stacked on an In—Ga—Zn—O film.
  • a transistor according to an embodiment of the present invention includes an active layer, a first electrode layer, and a second electrode layer.
  • the active layer is made of an oxide semiconductor.
  • the first electrode layer is made of a Ti-based material or a Mo-based material laminated on the active layer.
  • the second electrode layer is made of a material having a specific resistance lower than that of the first electrode layer, which is laminated on the first electrode layer.
  • Ti-based materials include metallic titanium, titanium compounds, titanium alloys, and the like.
  • Mo-based material includes metallic molybdenum, a molybdenum compound, a molybdenum alloy, and the like.
  • the second electrode layer may be made of Cu. According to the said structure, it is possible to reduce electrode resistance with Cu with small specific resistance.
  • the oxide semiconductor may be made of an In—Ga—Zn—O-based material. According to the above configuration, it is possible to obtain an FET having a small diffusion with respect to an active layer made of an In—Ga—Zn—O-based material.
  • an active layer made of an oxide semiconductor is formed on a base material.
  • the first electrode layer is made of a Ti-based material or a Mo-based material and is formed on the active layer.
  • the second electrode layer is made of a material having a specific resistance smaller than that of the first electrode layer, and is formed on the first electrode layer. According to the above configuration, since the second electrode layer is formed after the first electrode layer made of a material having a small diffusion with respect to the active layer made of the oxide semiconductor is formed, the second electrode layer is formed. In this case, diffusion into the active layer does not occur, and it is possible to obtain an FET with good FET characteristics.
  • the method for manufacturing the transistor includes a step of etching the second electrode layer by wet etching and a step of etching the first electrode layer by dry etching after the step of forming the second electrode layer. Furthermore, you may comprise. According to the above configuration, since the active layer is covered with the first electrode layer when the second electrode layer is etched, the second electrode layer can be etched by wet etching.
  • the active layer may be made of an In—Ga—Zn—O-based material formed by sputtering. According to the above configuration, it is possible to manufacture an FET having a small diffusion with respect to an active layer made of an In—Ga—Zn—O-based material.
  • the active layer may be formed by the sputtering while heating the substrate. According to the above structure, it is possible to lower the temperature when annealing the formed active layer made of an In—Ga—Zn—O-based material. By lowering the annealing temperature, it is possible to further suppress the diffusion of the electrode layer material into the active layer.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of the transistor 1 according to this embodiment.
  • the transistor 1 is a bottom-gate field effect transistor.
  • the transistor 1 includes a substrate 2, a gate electrode 3, a gate insulating film 4, an active layer 5, a stopper layer 6, a source / drain electrode 7 (source electrode 7s and drain electrode 7d), and a protective film 8.
  • a substrate 2 As shown in FIG. 1, the transistor 1 includes a substrate 2, a gate electrode 3, a gate insulating film 4, an active layer 5, a stopper layer 6, a source / drain electrode 7 (source electrode 7s and drain electrode 7d), and a protective film 8.
  • a protective film 8 Have.
  • the substrate 2 is made of glass or synthetic resin.
  • a gate electrode 3 and a gate insulating film 4 are formed on the substrate 2.
  • the gate electrode 3 is a metal film such as Mo, Cr, or Al, and has a thickness of, for example, 300 nm.
  • the gate electrode 3 is covered with a gate insulating film 4.
  • the gate insulating film 4 is a silicon oxide film, a silicon nitride film, or the like formed on the substrate 2 and the gate electrode 3, and has a thickness of, for example, 300 nm.
  • the gate insulating film 4 is covered with an active layer 5 and a protective film 8.
  • the active layer 5 is a thin film made of an In—Ga—Zn—O-based material (InGaZnO 4 or the like, hereinafter also referred to as “IGZO”) formed on the gate insulating film 4 and has a thickness of, for example, 200 nm.
  • the active layer 5 is covered with a stopper layer 6, source / drain electrodes 7 and a protective film 8.
  • the material of the active layer 5 is not limited to IGZO, and other oxide semiconductors such as ZnO, ZnO 2 , CdO, GaO, Ga 2 O, Ga 2 O 3 , InO, and In 2 O 3 may be used as a material. Is possible.
  • the stopper layer 6 is made of a silicon oxide film, a silicon nitride film or the like formed on the active layer 5 and has a thickness of 100 nm, for example.
  • the stopper layer 6 is covered with a protective film 8.
  • the source / drain electrode 7 includes a source electrode 7s and a drain electrode 7d that are spaced apart from each other.
  • the first electrode layer 71 is a thin film made of a Mo-based material formed on the active layer 5 (Mo, MoN, Mo / Nb alloy) or Ti-based material (Ti, TiN, etc.).
  • the first material first electrode layer 7 is Mo, for example, have a thickness of 50nm.
  • the second electrode layer 7 2 is a thin film made of a material having small specific resistance than the first electrode layer 71 material formed on a first electrode layer 71.
  • second material the second electrode layer 7 is Cu, for example, have a thickness of 100 nm.
  • the first electrode layer 71 and the second electrode layer 7 2 is covered with the protective film 8.
  • the protective film 8 is a silicon oxide film, a silicon nitride film, or the like, and has a thickness of, for example, 300 nm.
  • the protective film 8 is formed so as to cover the gate insulating film 4, the active layer 5, the stopper layer 6, and the source / drain electrode 7.
  • the transistor 1 formed as described above functions as a switching element or an amplifying element that controls the magnitude of the current flowing between the source electrode 7s and the drain electrode 7d by controlling the voltage applied to the gate electrode 3.
  • FIG. 2 is a flowchart showing a manufacturing process of the transistor 1. As shown in FIG. 4A, a gate electrode film 3F is formed over the substrate 2 by a sputtering method. (ST1).
  • the gate electrode film 3F is patterned to form the gate electrode 3 (ST2).
  • the patterning is performed by, for example, a photolithography method.
  • a gate insulating film 4 is formed on the substrate 2 and the gate electrode 3 by a CVD method, a sputtering method, or the like (ST3).
  • an oxide semiconductor film 5F made of IGZO is formed over the gate insulating film 4 by a sputtering method (ST4).
  • Sputtering may be performed with the substrate 2 heated to a predetermined temperature.
  • a reactive sputtering method is used in which a reactant with O 2 is deposited by sputtering a sputtering target in a mixed gas of Ar and O 2 .
  • a stopper layer formation film 6F is formed over the oxide semiconductor film 5F by a sputtering method (ST5). Subsequently, as shown in FIG. 5B, the stopper layer forming film 6F is patterned to form the stopper layer 6 (ST6).
  • a first metal film 7 1 F made of Mo is formed on the oxide semiconductor film 5F and the stopper layer 6 by sputtering (ST7). Selection of the material of the first metal film 7 1 F will be described later.
  • a second metal film 7 2 F made of Cu is formed on the first metal film 7 1 F by sputtering (ST8). Selection of the material of the second metal film 7 2 F will be described later.
  • the second metal film 7 2 F, the first metal film 7 1 F, and the oxide semiconductor film 5F are patterned to form source / drain electrodes 7 (source electrodes). 7s, drain electrode 7d) and active layer 5 are formed (ST9).
  • FIG. 3 is a flowchart showing details of the patterning in step 9.
  • a photoresist R is formed on the second metal film 7 2 F (ST9a).
  • the photoresist R is formed by, for example, applying a liquid photosensitive material and drying, exposing the pattern through a mask on which a pattern is formed, transferring the pattern, and removing the exposed or unexposed photosensitive material. It is formed.
  • the second metal film 7 2 F is etched by wet etching to form the second electrode layer 7 2 (7s 2 and 7d 2 ) (ST9b).
  • An etchant used for etching the second metal film 7 2 F made of Cu is FeCl 3 or sulfated acetic acid (a mixed acid of sulfuric acid, nitric acid, and acetic acid).
  • the first metal film 7 1 F can function as an etching stop layer when the second metal film 7 2 F is etched. it can. Thereby, the oxide semiconductor film 5F covered with the first metal film 71F is reliably protected from the etching.
  • the first metal film 7 1 F is etched by dry etching to form the first electrode layer 7 1 (7s 1 and 7d 1 ) (ST9c).
  • An etchant used for etching the first metal film 7 1 F made of Mo is CF 4 . At this time, even when the etchant used does not have selectivity for the oxide semiconductor film 5F, the region covered with the stopper layer 6 on the oxide semiconductor film 5F is reliably protected from etching.
  • the oxide semiconductor film 5F is etched to form the active layer 5 (ST9d).
  • a reducing gas such as HCl can be used for the etchant.
  • the oxide semiconductor film 5F a region other than the region covered with the stopper layer 6 and the first electrode layer 71 is etched.
  • the second electrode layer 7 2 may be used in place of the photoresist R as an etching mask.
  • the photoresist R is removed (ST9e), and the patterning is completed.
  • a protective film 8 is formed by CVD, sputtering, or the like so as to cover the gate insulating film 4, the active layer 5, the stopper layer 6, and the source / drain electrode 7 (ST10). .
  • the transistor 1 is manufactured by the above process.
  • An oxide semiconductor containing IGZO has low resistance to acids and alkalis. Therefore, when the layer located immediately above the oxide semiconductor film 5F is to be etched by wet etching, the oxide semiconductor film 5F is damaged by the etchant.
  • the second metal film 7 2 F when the second metal film 7 2 F is etched by wet etching, the first metal film 7 1 F remains in a state of covering the oxide semiconductor film 5F. Therefore, the etchant does not reach the oxide semiconductor film 5F when the second metal film 7 2 F is etched, and the oxide semiconductor film 5F is not damaged. In addition, since the first metal film 7 1 F is etched by dry etching, the oxide semiconductor film 5F is not damaged.
  • the second metal film 7 2 F may be formed of a material (eg, an Al-based material) that is etched by dry etching. In this case, depending on the type of etchant, the first metal film 7 1 F and the second metal film 7 2 F can be etched simultaneously.
  • a material eg, an Al-based material
  • the material selection of the first metal film 7 1 F will be described. As described above, a material that does not diffuse into the oxide semiconductor film 5F when the first metal film 7 1 F is formed on the oxide semiconductor film 5F by sputtering is preferable. Therefore, a sample in which various materials were formed by sputtering on the thin film made of IGZO (IGZO film) (electrode material film) was prepared, and the state of diffusion was examined by analyzing the composition in the depth direction of the sample. .
  • IGZO IGZO film
  • An IGZO film having a thickness of 100 nm was formed on the substrate by sputtering.
  • a sputtering target (hereinafter referred to as a target) made of an In—Ga—Zn—O-based material was used, a high frequency power of 13.56 MHz was applied to the target, and an IGZO film was formed by RF sputtering.
  • the substrate was not heated, and a mixed gas of Ar and O 2 was used as a process gas.
  • an electrode material film was formed to a thickness of 100 nm on the IGZO film.
  • An electrode material film was formed by DC sputtering using a target having the same composition as the electrode material film.
  • Ar gas was used as a process gas. After the film formation, annealing was performed at an annealing temperature of 350 ° C. for 1 hour.
  • the composition was analyzed in the depth direction (direction which goes to an IGZO film from an electrode material film).
  • Auger Electron Spectroscopy AES
  • AES Auger Electron Spectroscopy
  • a sample surface is irradiated with an excitation beam such as an electron beam, and the intensity of emitted Auger electrons is measured. Since Auger electrons have kinetic energy that depends on the atomic species of the atoms irradiated with the excitation rays, the atomic composition of the sample surface can be obtained.
  • the sample was dug down by sputtering, and AES and sputtering were alternately performed to obtain the atomic composition in the depth direction.
  • the state of diffusion of the electrode material into the IGZO film was examined by the analysis method as described above.
  • As the electrode material four kinds of metals of Cu, Mo, Cu, and Ti used as the wiring material were analyzed.
  • the horizontal axis represents sputtering time and the vertical axis represents atomic concentration.
  • the sputtering time on the horizontal axis is the elapsed time of sputtering for digging up the sample, and is synonymous with the sample depth.
  • the atomic concentration on the vertical axis indicates the abundance of atoms at each sputtering depth as a percentage.
  • FIG. 7 shows the measurement results when the electrode material is Mo.
  • a depth corresponding to a sputtering time of about 33 minutes is the boundary between the Mo layer and the IGZO layer.
  • the concentration rapidly decreases after the elapse of the layer boundary, and the concentration drops to near 0 at a relatively shallow position on the surface of the IGZO layer. This indicates that Mo atoms are not diffused into the IGZO layer.
  • FIG. 8 shows the measurement results when the electrode material is Al.
  • the depth corresponding to the vicinity of the sputtering time of 21 minutes is the boundary between the Al layer and the IGZO layer.
  • the rate of decrease in concentration after the passage of the layer boundary is small, and Al atoms having a constant concentration are confirmed over the deep part of the IGZO layer. This shows that Al atoms are diffusing into the IGZO layer.
  • FIG. 9 shows the measurement results when the electrode material is Cu.
  • the depth corresponding to about 20 minutes of sputtering time is the boundary between the Cu layer and the IGZO layer.
  • the concentration rapidly decreases after the elapse of the layer boundary, and the concentration drops to near 0 at a relatively shallow position on the surface of the IGZO layer. This indicates that Cu atoms are not diffused into the IGZO layer.
  • FIG. 10 shows the measurement results when the electrode material is Ti.
  • a depth corresponding to a sputtering time of about 27 minutes is the boundary between the Ti layer and the IGZO layer.
  • the concentration sharply decreases after the layer boundary elapses, and the concentration falls near 0 at a relatively shallow position on the surface of the IGZO layer. This indicates that Ti atoms are not diffused into the IGZO layer.
  • the etching characteristics are examined. As described above, since the oxide semiconductor containing IGZO has low resistance to acids and alkalis, it is difficult to etch the layer immediately above the oxide semiconductor film 5F by a wet etching method.
  • the first metal film 7 1 F is formed of a material that can be etched by dry etching.
  • the oxide semiconductor film 5 F is covered with the first metal film 7 1 F, so that the etching solution is the oxide semiconductor film 5 F.
  • Mo, Ti, and Al can be etched by dry etching, and Cu is difficult to etch by dry etching. Moreover, since Cu has poor adhesion to the IGZO film, Mo or Ti is desirable as the first electrode layer.
  • the material suitable as the first metal film 7 1 F does not diffuse into the IGZO film among the above four metals, has good adhesion to the IGZO film, and can be dry-etched. It can be judged as Mo and Ti.
  • the constituent material of the first metal film 7 1 F is not limited to the above example, and may be arbitrarily selected from Mo such as Mo compound, Mo alloy, Ti compound, Ti alloy, or a material mainly containing Ti. Is possible.
  • the first metal film 7 1 F can be dry etching, and, by forming a material is large etch selectivity between the material of the second metal film 7 2 F, the second metal film 7 2 F It is possible to prevent the oxide semiconductor film 5F from being damaged during etching. This is particularly effective when the second metal film 7 2 F is formed of a material that is etched by wet etching such as Cu.
  • the second metal film 7 2 F is a material that does not diffuse into the oxide semiconductor film 5F and can be dry-etched. There is no need.
  • the second metal film 7 2 F is used for electrical connection between the transistor 1 and the outside, it is preferable that the second metal film 7 2 F is made of a material having a small specific resistance.
  • Cu is about 2 ⁇ ⁇ cm
  • Mo is about 12 ⁇ ⁇ cm
  • Al is about 3 ⁇ ⁇ cm
  • Ti is about 50 ⁇ ⁇ cm. Specific resistance is relatively small.
  • materials suitable for the second metal film 7 2 F are Cu and Al having a relatively small specific resistance among the above four types of metals.
  • the constituent material of the second metal film 7 2 F is not limited to the above example, and can be arbitrarily selected in relation to the constituent material of the first metal film 7 1 F.
  • a metal having a specific resistance smaller than that of the constituent material of the first metal film 7 1 F, such as Ag, may be used as the constituent material of the second metal film 7 2 F.
  • the source / drain electrodes have low diffusion of constituent atoms into the active layer 5 and low electrical resistance. 7, and further can reduce the damage to the active layer 5.
  • the oxide semiconductor film 5F is finally patterned.
  • An example is shown.
  • the first and second metal films 7 1 F and 7 2 F may be formed and patterned. In this case, the oxide semiconductor film 5F can be effectively protected from the etching of the metal films 7 1 F and 7 2 F without forming the stopper layer 6 on the oxide semiconductor film 5F.
  • the transistor 1 according to the above embodiment is a bottom gate type FET, it is not limited to a bottom gate type.
  • the present invention can also be applied to a top gate type FET in which the gate electrode is formed on the upper layer side of the active layer.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】活性層中への電極材の拡散の抑制、電極材の低電気抵抗化、さらには活性層へのダメージ低減を図ることができる、酸化物半導体からなる活性層を有する電界効果型トランジスタ及びその製造方法を提供すること。 【解決手段】本発明の一実施形態に係るトランジスタは、酸化物半導体からなる活性層と、Ｔｉ系材料またはＭｏ系材料からなる第１の電極層と、第１の電極層の材料よりも比抵抗の小さい材料からなる第２の電極層とを具備する。 　上記構成によれば、酸化物半導体からなる活性層に対する拡散が小さい第１の電極層と、比抵抗が小さい第２の電極層を積層することにより、活性層と電極層の層界面でのＦＥＴ特性が良好であり、電気抵抗の小さい電極を備えたＦＥＴを得ることが可能である。

Description

トランジスタ及びその製造方法
　本発明は、酸化物半導体からなる活性層を有する電界効果型トランジスタに関する。
　電界効果トランジスタ（ＦＥＴ：Field effect transistor）の活性層として、ＩＧＺＯ（InGaZnO4)のような酸化物半導体の利用が研究されている。酸化物半導体は、現在、活性層の材料として主流である水素化アモルファスシリコンに比べ、高い電界効果移動度を有し、低温で成膜が可能である等、多くの利点を有している。
　ＦＥＴは、典型的には、ゲート電極、ゲート絶縁膜、活性層、ソース／ドレイン電極（Ｓ／Ｄ電極）がこの順に積層されて構成されている。各構造の形成には、スパッタリング法による成膜、エッチング法によるパターニング等が用いられる。活性層として酸化物半導体を利用する場合の各構造の材料、あるいは製造プロセスが提案されている。
　例えば特許文献１には、「複合金属酸化物を含むチャネルを有する半導体デバイス」が開示されている。この半導体デバイスは、Ｚｎ、Ｃｄ、Ｇａ及びＩｎを含む合金の酸化物からなるチャネル（活性層）と、このチャネルに積層された金属あるいは合金からなるソース／ドレイン電極を有する。
特表２００７－５２９１１９号公報（段落[００１７]、図２）
　しかしながら、特許文献1に記載の半導体デバイスでは、特定のチャネルの材料に対応するソース／ドレイン電極の材料は選定されていない。ＦＥＴにおいて、活性層とソース／ドレイン電極との層界面はＦＥＴ特性に影響を及ぼすため、活性層の材料（活性層材）に応じた最適なソース／ドレイン電極の材料（Ｓ／Ｄ電極材）の選定が必要である。
　例えば、活性層材を酸化物半導体とした場合、Ｓ／Ｄ電極材は、（１）Ｓ／Ｄ電極材が活性層中に拡散しない、（２）比抵抗が小さい、（３）ドライエッチングが可能、などの特性あるいは条件が必要とされる。
　（１）は、活性層上に成膜されるＳ／Ｄ電極材が活性層材中に拡散するとＦＥＴ特性が悪化するため、（２）は、ソース／ドレイン電極での電気抵抗を低減し、応答性を高めるためである。また、（３）は、酸化物半導体は酸及びアルカリへの耐性が低く、酸化物半導体からなる活性層の直上の構造（Ｓ／Ｄ電極）をウェットエッチングによりパターニングすることができないためである。
　以上のような事情に鑑み、本発明の目的は、活性層中への電極材の拡散の抑制、電極材の低電気抵抗化、さらには活性層へのダメージ低減を図ることができる、酸化物半導体からなる活性層を有する電界効果型トランジスタ及びその製造方法を提供することにある。
　本発明の一形態に係るトランジスタは、活性層と、第１の電極層と、第２の電極層とを具備する。
　上記活性層は、酸化物半導体からなる。
　上記第１の電極層は、上記活性層の上に積層された、Ｔｉ系材料またはＭｏ系材料からなる。
　上記第２の電極層は、上記第１の電極層上に積層された、上記第１の電極層よりも比抵が小さい材料からなる。
　本発明の一形態に係るトランジスタの製造方法は、基材上に酸化物半導体からなる活性層を形成する。
　第１の電極層は、Ｔｉ系材料またはＭｏ系材料からなり、前記活性層上に形成される。
　第２の電極層は、上記第１の電極層よりも比抵抗が小さい材料からなり、上記第１の電極層上に形成される。
本発明の実施形態に係るトランジスタの構成を模式的に示す断面図である。 上記トランジスタの製造方法を示すフローチャートである。 上記トランジスタの製造方法を示すフローチャートである。 上記トランジスタの製造プロセスを示す模式図である。 上記トランジスタの製造プロセスを示す模式図である。 上記トランジスタの製造プロセスを示す模式図である。 Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜にＭｏが積層されたサンプルのＡＥＳ測定結果のグラフである。 Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜にＡｌが積層されたサンプルのＡＥＳ測定結果のグラフである。 Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜にＣｕが積層されたサンプルのＡＥＳ測定結果のグラフである。 Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜にＴｉが積層されたサンプルのＡＥＳ測定結果のグラフである。
　本発明の一実施形態に係るトランジスタは、活性層と、第１の電極層と、第２の電極層とを具備する。
　上記活性層は、酸化物半導体からなる。
　上記第１の電極層は、上記活性層の上に積層された、Ｔｉ系材料またはＭｏ系材料からなる。
　上記第２の電極層は、上記第１の電極層上に積層された、上記第１の電極層よりも比抵抗が小さい材料からなる。
　酸化物半導体からなる活性層に対する拡散が小さい第１の電極層と、比抵抗が小さい第２の電極層を積層することにより、活性層と電極層の層界面でのＦＥＴ特性が良好であり、電気抵抗の小さい電極を備えたＦＥＴを得ることが可能である。
　Ｔｉ系材料には、金属チタン、チタン化合物、チタン合金などが含まれる。同様に、Ｍｏ系材料には、金属モリブデン、モリブデン化合物、モリブデン合金などが含まれる。
　上記第２の電極層は、Ｃｕからなるものとしてもよい。
　上記構成によれば、比抵抗が小さいＣｕにより、電極抵抗を低減することが可能である。
　上記酸化物半導体は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系材料からなるものとしてもよい。
　上記構成によれば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系材料からなる活性層に対して拡散が小さいＦＥＴを得ることが可能である。
　本発明の一実施形態に係るトランジスタの製造方法は、基材上に酸化物半導体からなる活性層を形成する。
　第１の電極層は、Ｔｉ系材料またはＭｏ系材料からなり、前記活性層上に形成される。
　第２の電極層は、上記第１の電極層よりも比抵抗が小さい材料からなり、上記第１の電極層上に形成される。
　上記構成によれば、酸化物半導体からなる活性層に対する拡散が小さい材料からなる第１の電極層を形成した後、第２の電極層が形成されるため、第２の電極層が形成される際に活性層への拡散が生じることがなく、ＦＥＴ特性が良好なＦＥＴを得ることが可能である。
　上記トランジスタの製造方法は、上記第２の電極層を形成する工程の後に、ウェットエッチングにより上記第２の電極層をエッチングする工程と、ドライエッチングにより上記第１の電極層をエッチングする工程とをさらに具備してもよい。
　上記構成によれば、第２の電極層をエッチングする際に、活性層が第１の電極層により被覆されているため、ウェットエッチングにより第２の電極層をエッチングすることが可能である。
　上記活性層は、スパッタリングにより形成されたＩｎ－Ｇａ－Ｚｎ－Ｏ系材料からなるものとしてもよい。
　上記構成によれば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系材料からなる活性層に対して拡散が小さいＦＥＴを製造することが可能である。
　上記活性層を形成する工程は、前記基材を加熱しながら前記スパッタリングにより活性層を形成してもよい。
　上記構成によれば、成膜されたＩｎ－Ｇａ－Ｚｎ－Ｏ系材料からなる活性層をアニール処理する際の温度を低くすることが可能である。アニール温度の低温化により、活性層中への電極層材料の拡散を更に抑制することが可能となる。
　以下、本発明の実施の形態を図面に基づき説明する。
　図１は、本実施形態に係るトランジスタ１の構成を模式的に示す断面図である。
　トランジスタ１は一例として、ボトムゲート型電界効果型トランジスタとする。
　図１に示すように、トランジスタ１は、基板２、ゲート電極３、ゲート絶縁膜４、活性層５、ストッパ層６、ソース／ドレイン電極７（ソース電極７ｓ及びドレイン電極７ｄ）、保護膜８を有する。
　基板２はガラスや合成樹脂等からなる。基板２上にはゲート電極３及びゲート絶縁膜４が形成されている。
　ゲート電極３は、Ｍｏ、ＣｒあるいはＡｌ等の金属膜であり、例えば３００ｎｍの厚さを有する。ゲート電極３はゲート絶縁膜４に被覆されている。
　ゲート絶縁膜４は基板２及びゲート電極３上に形成された、シリコン酸化膜、シリコン窒化膜等であり、例えば３００ｎｍの厚さを有する。ゲート絶縁膜４は活性層５及び保護膜８に被覆されている。
　活性層５は、ゲート絶縁膜４上に形成されたＩｎ－Ｇａ－Ｚｎ－Ｏ系材料（ＩｎＧａＺｎＯ４等、以下「ＩＧＺＯ」ともいう。）からなる薄膜であり、例えば２００ｎｍの厚さを有する。活性層５はストッパ層６、ソース／ドレイン電極７及び保護膜８に被覆されている。また、活性層５の材料はＩＧＺＯに限られず、ＺｎＯ、ＺｎＯ２、ＣｄＯ、ＧａＯ、Ｇａ２Ｏ、Ｇａ２Ｏ３、ＩｎＯ、Ｉｎ２Ｏ３等の他の酸化物半導体を材料とすることも可能である。
　ストッパ層６は、活性層５上に形成されたシリコン酸化膜、シリコン窒化膜等からなり、例えば１００ｎｍの厚さを有する。ストッパ層６は保護膜８に被覆されている。
　ソース／ドレイン電極７は、ソース電極７ｓ及びドレイン電極７ｄが離間して配置され、それぞれ、第１電極層７１（７ｓ１、７ｄ１）、第２電極層７２（７ｓ２、７ｄ２）を有する。
　第１電極層７１は、活性層５上に形成されたＭｏ系材料（Ｍｏ、ＭｏＮ、Ｍｏ／Ｎｂ合金等）またはＴｉ系材料（Ｔｉ、ＴｉＮ等）からなる薄膜である。本実施形態では、第１電極層７１の材料はＭｏであり、例えば５０ｎｍの厚さを有する。
　第２電極層７２は、第１電極層７１上に形成された第１電極層７１の材料よりも比抵抗が小さい材料からなる薄膜である。本実施形態では、第２電極層７２の材料はＣｕであり、例えば１００ｎｍの厚さを有する。
　第１電極層７１及び第２電極層７２は、保護膜８に被覆されている。
　保護膜８は、シリコン酸化膜、シリコン窒化膜等であり、例えば３００ｎｍの厚さを有する。保護膜８は、ゲート絶縁膜４、活性層５、ストッパ層６及びソース／ドレイン電極７を被覆するように形成されている。
　以上のように形成されたトランジスタ１は、ゲート電極３に印加する電圧を制御することによって、ソース電極７ｓとドレイン電極７ｄの間を流れる電流の大きさを制御するスイッチング素子あるいは増幅素子として機能する
　トランジスタ１の製造方法を説明する。
　図２はトランジスタ１の製造プロセスを示すフローチャートである。
　図４（Ａ）に示すように、基板２上にスパッタリング法によりゲート電極膜３Ｆを成膜する。（ＳＴ１）。
　次に、図４（Ｂ）に示すように、ゲート電極膜３Ｆをパターニングし、ゲート電極３を形成する（ＳＴ２）。パターニングは、例えばフォトリソグラフィ法により行われる。
　続いて、図４（Ｃ）に示すように、基板２及びゲート電極３上にＣＶＤ法、スパッタリング法等によりゲート絶縁膜４を成膜する（ＳＴ３）。
　次に、図４（Ｄ）に示すように、ゲート絶縁膜４上にスパッタリング法によりＩＧＺＯからなる酸化物半導体膜５Ｆを成膜する（ＳＴ４）。
　スパッタリングは、基板２を所定温度に加熱した状態で実施してもよい。基板２を加熱した状態で成膜することにより、後の工程で活性層５の酸化物半導体をアニール処理する際のアニール温度を低くすることが可能である。
　本実施形態では、ＡｒとＯ２の混合ガス中で、スパッタリングターゲットをスパッタリングすることで、Ｏ２との反応物を堆積させる反応性スパッタリング法を用いる。
　次に、図５（Ａ）に示すように、酸化物半導体膜５Ｆ上にスパッタリング法によりストッパ層形成膜６Ｆを成膜する（ＳＴ５）。
　続いて、図５（Ｂ）に示すように、ストッパ層形成膜６Ｆをパターニングし、ストッパ層６を形成する（ＳＴ６）。
　次に、図５（Ｃ）に示すように、酸化物半導体膜５Ｆ及びストッパ層６上にスパッタリング法によりＭｏからなる第１金属膜７１Ｆを成膜する（ＳＴ７）。第１金属膜７１Ｆの材料の選定については後述する。
　次に、図５（Ｄ）に示すように、第１金属膜７１Ｆ上にスパッタリング法によりＣｕからなる第２金属膜７２Ｆを成膜する（ＳＴ８）。第２金属膜７２Ｆの材料の選定については後述する。
　次に、図６（Ａ）～（Ｄ）に示すように、第２金属膜７２Ｆ、第１金属膜７１Ｆ、酸化物半導体膜５Ｆをパターニングし、ソース／ドレイン電極７（ソース電極７ｓ、ドレイン電極７ｄ）及び活性層５を形成する（ＳＴ９）。
　ステップ９（ＳＴ９）のパターニングの詳細について以下で説明する。
　図３は、ステップ９のパターニングの詳細を示すフローチャートである。
　図６（Ａ）に示すように、第２金属膜７２Ｆ上にフォトレジストＲを形成する（ＳＴ９ａ）。フォトレジストＲは、例えば液状の感光性材料を塗布して乾燥させ、パターンが形成されたマスクを通して露光してパターンを転写し、露光された、あるいは露光されなかった感光性材料を除去することによって形成される。
　次に、図６（Ｂ）に示すように、第２金属膜７２Ｆをウェットエッチングによりエッチングし、第２電極層７２（７ｓ２及び７ｄ２）を形成する（ＳＴ９ｂ）。Ｃｕからなる第２金属膜７２Ｆのエッチングに用いられるエッチャントはＦｅＣｌ３又は硫硝酢酸（硫酸、硝酸、酢酸の混酸）である。Ｍｏからなる第１金属膜７１Ｆに対するエッチング選択性の高いエッチャントを用いることによって、第２金属膜７２Ｆのエッチングの際に第１金属膜７１Ｆがエッチングストップ層として機能させることができる。これにより、第１金属膜７１Ｆで被覆された酸化物半導体膜５Ｆが当該エッチングから確実に保護される。
　次に、図６（Ｃ）に示すように、第１金属膜７１Ｆをドライエッチングによりエッチングし、第１電極層７１（７ｓ１及び７ｄ１）を形成する（ＳＴ９ｃ）。Ｍｏからなる第１金属膜７１Ｆのエッチングに用いられるエッチャントはＣＦ４である。この際、用いられるエッチャントに酸化物半導体膜５Ｆに対する選択性を有さない場合でも、酸化物半導体膜５Ｆ上のストッパ層６に被覆されている領域は、エッチングから確実に保護される。
　次に、図６（Ｄ）に示すように、酸化物半導体膜５Ｆをエッチングして活性層５を形成する（ＳＴ９ｄ）。エッチャントにはＨＣｌなどの還元ガスを用いることができる。この際、酸化物半導体膜５Ｆのうち、ストッパ層６及び第１電極層７１に被覆されている領域以外の領域がエッチングされる。なお、エッチングマスクとしてフォトレジストＲの代わりに第２電極層７２を利用してもよい。
　続いて、フォトレジストＲを除去し（ＳＴ９ｅ）、パターニングが終了する。
　最後に、図１に示すように、ゲート絶縁膜４、活性層５、ストッパ層６及びソース／ドレイン電極７を被覆するように、ＣＶＤ法、スパッタリング法等により保護膜８を形成する（ＳＴ１０）。
　以上のプロセスによりトランジスタ１が製造される。
　ＩＧＺＯを含む酸化物半導体は、酸及びアルカリに対する耐性が低い。そのため酸化物半導体膜５Ｆの直上に位置する層をウェットエッチングによりエッチングしようとすると、エッチャントにより酸化物半導体膜５Ｆがダメージを受ける。
　しかし、本実施形態に係る製造プロセスでは、第２金属膜７２Ｆをウェットエッチングによりエッチングする際に、第１金属膜７１Ｆは酸化物半導体膜５Ｆを被覆した状態で残留する。このため、第２金属膜７２Ｆのエッチングの際にエッチャントが酸化物半導体膜５Ｆに到達せず、酸化物半導体膜５Ｆはダメージを受けない。また、第１金属膜７１Ｆは、ドライエッチングによりエッチングされるため、酸化物半導体膜５Ｆはダメージを受けない。
　なお、第２金属膜７２Ｆはドライエッチングによりエッチングされる材料（例えばＡｌ系材料）から形成されていてもよい。この場合、エッチャントの種類によっては、第１金属膜７１Ｆと第２金属膜７２Ｆとを同時にエッチングすることができる。
　第１金属膜７１Ｆの材料選定について説明する。
　上述のように、第１金属膜７１Ｆの材料として、酸化物半導体膜５Ｆ上にスパッタリングにより成膜する際に酸化物半導体膜５Ｆ中に拡散しないものが好適である。
　そこで、ＩＧＺＯからなる薄膜（ＩＧＺＯ膜）上にスパッタリングにより各種材料を成膜（電極材膜とする）したサンプルを作製し、当該サンプルについて深度方向の組成を分析することによって拡散の様子を検討した。
　以下に、測定方法を説明する。
　基板上に、スパッタリング法によりＩＧＺＯ膜を１００ｎｍ成膜した。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系材料からなるスパッタリングターゲット（以下、ターゲット）を用い、ターゲットに１３．５６ＭＨｚの高周波電力を印加してＲＦスパッタリングによりＩＧＺＯ膜を成膜した。この際、基板は無加熱であり、プロセスガスとしてＡｒとＯ２の混合ガスを用いた。
　次に、ＩＧＺＯ膜上に電極材膜を１００ｎｍ成膜した。電極材膜と同じ組成のターゲットを用い、ＤＣスパッタリングにより電極材膜を成膜した。プロセスガスとしてＡｒガスを用いた。
　成膜後、３５０℃のアニール温度で１時間アニール処理した。
　以上のように作製されたサンプルについて、深度方向（電極材膜からＩＧＺＯ膜に向かう方向）に組成を分析した。
　分析には、オージェ電子分光分析法（ＡＥＳ：Auger Electron Spectroscopy）を用いた。ＡＥＳではサンプル表面に電子線等の励起線を照射し、放出されたオージェ電子の強度を測定する。オージェ電子は、励起線が照射された原子の原子種に依存する運動エネルギーを持つため、サンプル表面の原子組成が得られる。
　ＡＥＳでは、サンプル表面の組成しか得られないため、スパッタリングによりサンプルを掘り下げ、ＡＥＳとスパッタリングとを交互に実行することにより、深度方向の原子組成を得た。
　以上のような分析方法により、電極材のＩＧＺＯ膜への拡散の様子を検討した。
　電極材として分析したのは、配線材として利用されるＣｕ、Ｍｏ、Ｃｕ、Ｔｉの４種の金属である。
　図７～図１０に測定結果を示す。
　これらのグラフは、横軸にスパッタ時間を、縦軸に原子濃度をとったものである。
　横軸のスパッタ時間は、上述した、サンプルを掘り下げるためのスパッタリングの経過時間であり、サンプル深度と同義である。縦軸の原子濃度は、各スパッタ深度での原子の存在量を割合で示したものである。
　図７は、電極材をＭｏとした場合の測定結果を示す。スパッタ時間３３分付近に相当する深度がＭｏ層とＩＧＺＯ層との境界である。同図に示すように、Ｍｏを示すプロットは層境界経過後に濃度が急激に減少し、かつ、ＩＧＺＯ層の表面の比較的浅い位置で濃度が０近傍に落ち込む。このことから、Ｍｏ原子がＩＧＺＯ層へ拡散していないことがわかる。
　図８は、電極材をＡｌとした場合の測定結果を示す。スパッタ時間２１分付近に相当する深度がＡｌ層とＩＧＺＯ層との境界である。同図に示すように、Ａｌを示すプロットは、層境界経過後の濃度の減少率が小さく、かつ、ＩＧＺＯ層の深部にわたって一定濃度のＡｌ原子が確認される。このことから、Ａｌ原子はＩＧＺＯ層へ拡散していることがわかる。
　図９は、電極材をＣｕとした場合の測定結果を示す。スパッタ時間２０分付近に相当する深度がＣｕ層とＩＧＺＯ層との境界である。同図に示すように、Ｃｕを示すプロットは層境界経過後に濃度が急激に減少し、かつ、ＩＧＺＯ層の表面の比較的浅い位置で濃度が０近傍に落ち込む。このことから、Ｃｕ原子がＩＧＺＯ層へ拡散していないことがわかる。
　図１０は、電極材をＴｉとした場合の測定結果を示す。スパッタ時間２７分付近に相当する深度がＴｉ層とＩＧＺＯ層との境界である。同時に示すように、Ｔｉを示すプロットは層境界経過後に濃度が急激に減少し、かつ、ＩＧＺＯ層の表面の比較的浅い位置で濃度が０近傍に落ち込む。このことから、Ｔｉ原子がＩＧＺＯ層へ拡散していないことがわかる。
　以上の測定結果から、Ｃｕ、Ｍｏ、Ａｌ、Ｔｉの４種の金属のうち、３５０℃のアニール処理ではＣｕ、Ｍｏ、ＴｉはＩＧＺＯ膜への拡散が生じないことがわかった。
　次に、エッチング特性について検討する。
　上述のように、ＩＧＺＯを含む酸化物半導体は酸及びアルカリに対する耐性が低いため、酸化物半導体膜５Ｆの直上の層をウェットエッチング法によりエッチングすることは困難である
　そこで、第１金属膜７１Ｆをドライエッチングによりエッチングすることが可能な材料で形成する。また、第１金属膜７１Ｆより上の層をウェットエッチングによりエッチングする際に、酸化物半導体膜５Ｆは第１金属膜７１Ｆによって被覆されているため、エッチング液が酸化物半導体膜５Ｆに到達することがない。
　ここで、Ｃｕ、Ｍｏ、Ｔｉ、Ａｌの４種の金属について検討すると、Ｍｏ、Ｔｉ、Ａｌはドライエッチングによりエッチングすることが可能であり、Ｃｕはドライエッチングによりエッチングすることは困難である。また、Ｃｕは、ＩＧＺＯ膜との密着性が悪いので、第１電極層としてはＭｏやＴｉが望ましい。
　以上から、第１金属膜７１Ｆとして適する材料は、上記４種の金属の中では、ＩＧＺＯ膜への拡散が生じず、ＩＧＺＯ膜との密着性が良好であり、かつ、ドライエッチングが可能なＭｏとＴｉと判断することが可能である。また、第１金属膜７１Ｆの構成材料は上記の例に限られず、Ｍｏ化合物、Ｍｏ合金、Ｔｉ化合物、Ｔｉ合金等のＭｏ、あるいはＴｉを主成分とする物質から任意に選択することが可能である。
　さらに、第１金属膜７１Ｆを、ドライエッチングが可能で、かつ、第２金属膜７２Ｆの材料とのエッチング選択性が大きい材料から形成することにより、第２金属膜７２Ｆのエッチング時に酸化物半導体膜５Ｆがダメージを受けることを防止することが可能である。これは、特に第２金属膜７２ＦをＣｕ等のウェットエッチングによってエッチングされる材料で形成した場合に有効である。
　第２金属膜７２Ｆの材料選定について説明する。
　第２金属膜７２Ｆは、第１金属膜７１Ｆの上層に成膜されるため、上述したように、酸化物半導体膜５Ｆへの拡散が生じず、ドライエッチングが可能な材料である必要はない。一方、第２金属膜７２Ｆは、トランジスタ１と外部との電気的接続に用いられるため、比抵抗が小さい材料からなることが好適である。
　Ｃｕ、Ｍｏ、Ａｌ、Ｔｉの４種の金属の比抵抗を検討すると、凡そＣｕ：２μΩ・ｃｍ、Ｍｏ：１２μΩ・ｃｍ、Ａｌ：３μΩ・ｃｍ、Ｔｉ：５０μΩ・ｃｍであり、Ｃｕ及びＡｌの比抵抗が比較的小さい。
　以上から、第２金属膜７２Ｆとして適する材料は、上記４種の金属の中では、比抵抗が比較的小さいＣｕとＡｌと判断することが可能である。また、第２金属膜７２Ｆの構成材料は上記の例に限られず、第１金属膜７１Ｆの構成材料との関係で任意に選定することができる。また、上記４種の金属以外にも、Ａｇ等の第１の金属膜７１Ｆの構成材料よりも比抵抗が小さい金属を第２金属膜７２Ｆの構成材料としてもよい。
　以上のように、第１金属膜７１Ｆと第２金属膜７２Ｆの材料を選定することより、構成原子の活性層５への拡散が小さく、かつ、電気抵抗が小さいソース／ドレイン電極７を有し、さらに活性層５へのダメージが低減されたトランジスタ１を形成することが可能である。
　以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
　上述の実施形態に係るトランジスタ１の製造方法では、酸化物半導体膜５Ｆ、第１金属膜７１Ｆ及び第２金属膜７２Ｆを成膜した後、酸化物半導体膜５Ｆを最後にパターニングする例を示した。これに代えて、酸化物半導体膜５Ｆのパターニング後に、第１及び第２金属膜７１Ｆ、７２Ｆの成膜及びこれらのパターニングを行ってもよい。この場合、酸化物半導体膜５Ｆ上にストッパ層６を形成せずとも酸化物半導体膜５Ｆを金属膜７１Ｆ、７２Ｆのエッチングから有効に保護することができる。
　上述の実施形態に係るトランジスタ１はボトムゲート型のＦＥＴとしたが、ボトムゲート型のものに限られない。ゲート電極が活性層の上層側に形成されたトップゲート型ＦＥＴにも応用することが可能である。
　１　　トランジスタ
　２　　基板
　３　　ゲート電極
　４　　ゲート絶縁膜
　５　　活性層
　６　　ストッパ層
　７　　ソース／ドレイン電極
　７１　第１電極層
　７２　第２電極層

Claims (7)

  1. 　酸化物半導体からなる活性層と、
    　前記活性層上に積層された、Ｔｉ系材料またはＭｏ系材料からなる第１の電極層と、
    　前記第１の電極層上に積層された、前記第１の電極層よりも比抵抗が小さい材料からなる第２の電極層と
    　を具備するトランジスタ。
  2. 　請求項１に記載のトランジスタであって、
    　前記第２の電極層は、Ｃｕからなる
    　トランジスタ。
  3. 　請求項２に記載のトランジスタであって、
    　前記酸化物半導体は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系材料からなる
    　トランジスタ。
  4. 　基材上に酸化物半導体からなる活性層を形成し、
    　前記活性層上に、Ｔｉ系材料またはＭｏ系材料からなる第１の電極層を形成し、
    　前記第１の電極層上に、前記第１の電極層よりも比抵抗が小さい材料からなる第２の電極層を形成する
    　トランジスタの製造方法。
  5. 　請求項４に記載のトランジスタの製造方法であって、
    　前記第２の電極層を形成する工程の後に、ウェットエッチングにより前記第２の電極層をエッチングする工程と、
    　ドライエッチングにより前記第１の電極層をエッチングする工程とをさらに具備する
    　トランジスタの製造方法。
  6. 　請求項５に記載のトランジスタの製造方法であって、
    　前記活性層は、スパッタリングにより形成されたＩｎ－Ｇａ－Ｚｎ－Ｏ系材料からなる
    　トランジスタの製造方法。
  7. 　請求項６に記載のトランジスタの製造方法であって、
    　前記活性層を形成する工程は、前記基材を加熱しながら前記スパッタリングにより前記活性層を形成する
    　トランジスタの製造方法。
PCT/JP2009/006242 2008-11-26 2009-11-19 トランジスタ及びその製造方法 WO2010061554A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008301449A JP2012033516A (ja) 2008-11-26 2008-11-26 トランジスタ及びその製造方法。
JP2008-301449 2008-11-26

Publications (1)

Publication Number Publication Date
WO2010061554A1 true WO2010061554A1 (ja) 2010-06-03

Family

ID=42225444

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/006242 WO2010061554A1 (ja) 2008-11-26 2009-11-19 トランジスタ及びその製造方法

Country Status (3)

Country Link
JP (1) JP2012033516A (ja)
TW (1) TW201025607A (ja)
WO (1) WO2010061554A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012002085A1 (ja) * 2010-06-29 2012-01-05 株式会社日立製作所 半導体装置
JP2014525143A (ja) * 2011-07-13 2014-09-25 アプライド マテリアルズ インコーポレイテッド 薄膜トランジスタデバイスの製造方法
JP2016178335A (ja) * 2016-06-10 2016-10-06 Ｎｌｔテクノロジー株式会社 薄膜デバイス及びその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015521804A (ja) * 2012-07-03 2015-07-30 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ 薄膜トランジスタの製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008066678A (ja) * 2006-09-11 2008-03-21 Samsung Electronics Co Ltd 配線構造と配線形成方法及び薄膜トランジスタ基板とその製造方法
JP2008219008A (ja) * 2007-02-28 2008-09-18 Samsung Electronics Co Ltd 薄膜トランジスタ及びその製造方法
JP2008277326A (ja) * 2007-04-25 2008-11-13 Canon Inc アモルファス酸化物半導体、半導体デバイス及び薄膜トランジスタ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008066678A (ja) * 2006-09-11 2008-03-21 Samsung Electronics Co Ltd 配線構造と配線形成方法及び薄膜トランジスタ基板とその製造方法
JP2008219008A (ja) * 2007-02-28 2008-09-18 Samsung Electronics Co Ltd 薄膜トランジスタ及びその製造方法
JP2008277326A (ja) * 2007-04-25 2008-11-13 Canon Inc アモルファス酸化物半導体、半導体デバイス及び薄膜トランジスタ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012002085A1 (ja) * 2010-06-29 2012-01-05 株式会社日立製作所 半導体装置
JP2014525143A (ja) * 2011-07-13 2014-09-25 アプライド マテリアルズ インコーポレイテッド 薄膜トランジスタデバイスの製造方法
JP2016178335A (ja) * 2016-06-10 2016-10-06 Ｎｌｔテクノロジー株式会社 薄膜デバイス及びその製造方法

Also Published As

Publication number Publication date
JP2012033516A (ja) 2012-02-16
TW201025607A (en) 2010-07-01

Similar Documents

Publication Publication Date Title
JP5723262B2 (ja) 薄膜トランジスタおよびスパッタリングターゲット
JP6043244B2 (ja) 薄膜トランジスタ
JP5395825B2 (ja) 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
KR101144135B1 (ko) 산화물 반도체 박막 트랜지스터
KR101648661B1 (ko) 박막 트랜지스터
RU2390072C2 (ru) Полевой транзистор
JP5926052B2 (ja) 半導体装置の製造方法
WO2018054122A1 (en) Thin-film transistor, manufacturing method thereof, and array substrate
JP5805203B2 (ja) 改善された安定性を有する金属酸化物薄膜トランジスタ
US8058096B2 (en) Microelectronic device
US20130168678A1 (en) Thin-film semiconductor device for display apparatus and method of manufacturing same
WO2010061554A1 (ja) トランジスタ及びその製造方法
JP5722293B2 (ja) 薄膜トランジスタ
TW201017756A (en) Method for making field effect transistor
JP5856559B2 (ja) 薄膜トランジスタの半導体層用酸化物薄膜の製造方法
US9070779B2 (en) Metal oxide TFT with improved temperature stability
Kuo A Self‐aligned, Trilayer, a‐Si: H Thin Film Transistor Prepared from Two Photomasks
US7842587B2 (en) III-V MOSFET fabrication and device
JP7130209B2 (ja) 酸化物半導体化合物の層、酸化物半導体化合物の層を備える半導体素子、および積層体
CN110265303B (zh) 一种显示面板的制作方法
TW201234496A (en) Electrode film, sputtering target, thin-film transistor and method for manufacturing thin-film transistor
JP2004217963A (ja) 蒸着マスク、蒸着マスクの製造方法及び蒸着マスクの洗浄方法
TW201810434A (zh) 電晶體及其製造方法
KR20090006556A (ko) 양성자 빔을 이용한 나노와이어 트랜지스터의 작동모드제어 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09828804

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09828804

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP