KR20100061559A - 박막 트랜지스터, 그 제조 방법 및 그것을 사용한 표시 장치 - Google Patents

박막 트랜지스터, 그 제조 방법 및 그것을 사용한 표시 장치 Download PDF

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Abstract

트랜지스터는 게이트 전극(2)과, 게이트 절연층(3)과, 아몰퍼스 산화물로 이루어지는 반도체층(4)과, 소스 전극(5)과, 드레인 전극(6)과, 보호층(7)으로 구성된다. 보호층(7)은 반도체층(4) 상에 반도체층(4)과 접촉하여 제공되고, 반도체층(4)은 적어도 채널층으로서 기능하는 제1 층과, 제1 층보다 큰 저항을 가지는 제2 층을 포함한다. 제1 층은 반도체층(4)의 게이트 전극(2) 측상에 제공되고, 제2 층은 반도체층(4)의 보호층(7) 측상에 제공된다.

Description

박막 트랜지스터, 그 제조 방법 및 그것을 사용한 표시 장치{THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREFOR, AND DISPLAY APPARATUS USING THE SAME}
본 발명은, 박막 트랜지스터(TFT), 그 제조 방법 및 그것을 사용한 표시 장치에 관한 것으로, 특히 TFT들 간의 특성의 편차가 개선된 박막 트랜지스터, 그 제조 방법 및 그것을 사용한 표시 장치에 관한 것이다.
최근, 투명 산화물 반도체를 활성층으로 사용하는 TFT에 대한 개발이 진행되고 있다.
US2006/108636 A1은 In, Ga, Zn 및 O를 포함하는 아몰퍼스(amorphous)의 투명 산화물 반도체막(IGZO막)을 활성층으로서 사용하는 TFT에 대한 기술을 개시하고 있다.
전술한 박막 트랜지스터는, 막이 투명하고, 저온에서 성막 가능하고, 투명 TFT가 플라스틱과 같은 가요성(flexibility)을 갖는 기판상에 형성될 수 있기 때문에 주목을 받았다.
US2007/052025 A1은 아몰퍼스 IGZO막을 활성층으로서 가지는 TFT에 보호막을 제공함으로써 환경 안정성을 향상시키는 기술을 개시하고 있다.
산화물 반도체는, 분위기에서의 물의 흡착에 의해 반도체 특성이 변화하는 것이 알려져 있다.
이러한 문제점에 대해, US2007/052025 A1은, 반도체층을 보호층으로 피복하여 분위기의 변화에 기인하는 불안정한 동작을 억제하려는 시도를 개시하고 있다. 이러한 기술은, 분위기의 변화에 기인하는 불안정한 동작을 어느 정도 억제할 수 있다.
그러나, 보텀 게이트형 TFT(bottom gate type TFT)의 경우에는 동시에 제조된 복수의 TFT들 간에, 보호층이 형성되기 전의 단계에서는 관찰되지 않은 특성의 편차가 때때로 발생함을 알게 되었다.
또한, 액티브 매트릭스형 표시 장치가 이와 같은 특성의 편차를 발생시키는 TFT를 사용하는 경우, 이 장치가 표시 화상의 불균일을 초래하였다. 본 발명자들은 이 현상의 메커니즘을 이하와 같이 이해하고 있다.
보텀 게이트형 TFT는 반도체층 바로 위에 형성된 보호층을 가진다. 보호층이 스퍼터링법 등으로 성막될 경우, 보호층의 성막 공정에서, 반도체층 중 보호층과 접촉하는 영역(부분적인 층)에 손상을 부여할 경우가 있다. 이후, TFT 반도체층 중 상기의 보호층과 접촉하는 부분적인 층을 본 명세서에서는 백 채널층(back channel layer)으로 칭한다.
한편, 산화물 반도체는, 산소가 부족한 때에는 캐리어가 발생하여 전기적 저항이 작아짐이 알려져 있다.
산화물 반도체를 사용한 TFT의 경우, 그 반도체층의 백 채널층에는, 이러한 산소 결함에 의해서 야기된 손상에 기인하여, 위치에 따라 불균일한 깊이를 가지며, 낮은 저항을 가지는 손상층이 존재할 수 있다. 불균일한 깊이(두께)를 가지는 이러한 손상층이 TFT들 간의 특성의 편차의 요인으로 생각된다.
따라서, 본 발명은, 스퍼터링법으로 보호층을 형성할 때에 반도체층이 받는 손상의 불균일성에 기인하는 TFT들 간의 특성의 편차를 개선하고, 이 개선된 TFT를 사용하는 액티브 매트릭스형 표시 장치의 화상의 균일성을 향상시키는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위하여, 게이트 전극과, 게이트 절연층과, 아몰퍼스 산화물로 이루어지는 반도체층과, 소스 전극과, 드레인 전극과, 보호층을 포함하는 박막 트랜지스터를 제공하며, 상기 보호층은 상기 반도체층 상에 상기 반도체층과 접촉해서 제공되고, 상기 반도체층은, 적어도 채널층으로서 기능하는 제1 층과, 상기 제1 층보다도 큰 저항을 가지는 제2 층을 포함하고, 상기 제2 층은 상기 반도체층의 상기 보호층 측상에 제공되는 것을 특징으로 한다.
또한, 본 발명은, 게이트 전극과, 게이트 절연층과, 아몰퍼스 산화물로 이루어지는 반도체층과, 소스 전극과, 드레인 전극과, 보호층을 포함하는 박막 트랜지스터의 제조 방법을 제공하며, 상기 방법은, 상기 게이트 전극을 형성하는 공정과, 상기 게이트 절연층을 형성하는 공정과, 상기 반도체층을 형성하는 공정과, 상기 소스 전극 및 상기 드레인 전극을 형성하는 공정과, 상기 보호층을 형성하는 공정을 포함하고, 상기 보호층은 상기 반도체층 상에 상기 반도체층과 접촉해서 제공되고, 상기 반도체층을 형성하는 공정은, 적어도 채널층으로서 기능하는 제1 층을 형성하는 공정과, 상기 제1 층보다도 큰 저항을 가지는 제2 층을 형성하는 공정을 포함하고, 상기 보호층을 산화 분위기에서 형성하는 것을 특징으로 한다.
또한, 본 발명은, 게이트 전극과, 게이트 절연층과, 아몰퍼스 산화물로 이루어지는 반도체층과, 소스 전극과, 드레인 전극과, 보호층을 포함하는 박막 트랜지스터의 제조 방법을 제공하며, 상기 방법은, 상기 게이트 전극을 형성하는 공정과, 상기 게이트 절연층을 형성하는 공정과, 상기 반도체층을 형성하는 공정과, 상기 소스 전극 및 상기 드레인 전극을 형성하는 공정과, 상기 보호층을 형성하는 공정과, 상기 보호층의 형성 후에 산화 분위기에서 열처리를 실시하는 공정을 포함하고, 상기 보호층은 상기 반도체층 상에 상기 반도체층과 접촉해서 제공되고, 상기 열처리를 실시하는 공정은, 상기 반도체층에, 상기 게이트 절연층과 접촉하고 적어도 채널층으로서 기능하는 제1 층을 형성하는 공정과, 상기 보호층과 접촉하고 상기 제1 층보다도 큰 저항을 가지는 제2 층을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따른 제조 방법은, 보호층을 형성할 때에 형성된 손상층보다 더 깊은 위치까지 반도체층의 백 채널층을 산화시키는 공정을 포함한다. 이것에 의해서, 본 방법은 손상층을 산화시켜서 손상층을 부동태화하고(passivate), 박막 트랜지스터의 채널 영역의 전기 도전 특성에 미치는 악영향을 효과적으로 억제할 수 있다. 즉, 본 발명은, 스퍼터링법으로 보호층을 형성할 때에 반도체층이 받는 손상의 불균일성에 기인한 TFT들 간의 특성의 편차를 개선하고, 이 개선된 TFT를 사용하는 액티브 매트릭스형 표시 장치의 화상의 균일성을 향상시킬 수 있다.
결과적으로, 본 방법은 복수의 TFT들 간의 특성의 편차를 억제할 수 있다.
또한, 본 발명은 본 발명에 따른 TFT들에 의해서 구성되는 화소 구동 회로를 이용함으로써 균일한 화상을 나타내는 액티브 매트릭스형 표시 장치를 제공할 수 있다.
본 발명의 추가적인 특징은 첨부된 도면을 참조하는 아래의 예시적인 실시예의 설명으로부터 명백해질 것이다.
도 1은 In, Ga 및 Zn을 포함하는 산화물을 예로 들 때에 조성비를 고려한 이론적인 가중치가 부여된 밀도(weighted density)를 나타내는 표현식.
도 2는 본 발명의 일 실시 형태인 보호층이 제공된 보텀 게이트형 TFT의 단면도.
도 3은 본 발명의 일 실시 형태인 표시 장치의 일례의 단면도.
도 4a 및 도 4b는 반도체층의 산화의 이전 상태를 도시하는 단면 모식도.
도 5a 및 도 5b는 각각 본 발명에 따른 실시 형태 1인 TFT의 반도체층의 주상 구조(columnar structure)를 도시하는 단면의 TEM 사진 및 그 모식도.
도 6은 반도체층에 주상 구조를 갖는 보호층이 제공된 96개의 보텀 게이트형 TFT의 전달 특성을 도시하는 도면.
도 7은 반도체층의 주상 구조가 확인되지 않는 보호층이 제공된 96개의 보텀 게이트형 TFT의 전달 특성을 도시하는 도면.
도 8은 96개의 TFT의 표준 편차 Von을 비교하는 표.
도 9는 본 발명의 일 실시 형태인 n형 Si 기판을 사용하고 보호층이 제공되는 보텀 게이트형 TFT의 단면도.
도 10은 본 발명의 일 실시 형태인 보호층이 제공된 보텀 게이트형 TFT의 단면도 및 TFT의 일부의 확대 단면도.
이하, 본 발명에 따른 박막 트랜지스터, 그 제조 방법 및 그 박막 트랜지스터를 사용한 표시 장치의 실시 형태에 대해서 설명한다.
본 실시 형태에 따른 박막 트랜지스터는, 게이트 전극과, 게이트 절연층과, 아몰퍼스 산화물로 이루어지는 반도체층과, 소스 전극과, 드레인 전극과, 보호층으로 구성된다. 보호층은 반도체층 상에 상기 반도체층과 접촉해서 제공된다. 반도체층은, 적어도 채널층으로서 기능하는 제1 층과, 상기 제1 층보다 큰 저항을 가지는 제2 층을 포함한다. 제1 층은, 반도체층의 게이트 전극 측상에 제공되어 있고, 제2 층은 반도체층의 보호층 측상에 제공되어 있다. 본 실시 형태에 있어서, 상기 제1 층 및 제2 층은 반드시 "층"의 형태로 독립적으로 제공될 필요는 없고, 기능적으로 분리된 영역으로 형성될 수 있을 것이다. 예를 들어, 본 발명은 층 두께의 방향에서의 조성 및 구조를 변화시킴으로써 하나의 연속적인 층상에 실질적으로 상이한 기능을 가지는 2개의 영역이 형성되는 경우도 포함한다.
본 실시 형태에 따른 박막 트랜지스터의 제1 제조 방법은, 게이트 전극을 형성하는 공정과, 게이트 절연층을 형성하는 공정과, 반도체층을 형성하는 공정과, 소스 전극 및 드레인 전극을 형성하는 공정과, 보호층을 형성하는 공정을 포함한다. 보호층은 반도체층 상에 상기 반도체층과 접촉해서 제공된다. 반도체층을 형성하는 공정은, 적어도 채널층으로서 기능하는 제1 층(영역)을 형성하는 공정과, 상기 제1 층보다 큰 저항을 가지는 제2 층(영역)을 형성하는 공정을 포함한다. 보호층은 산화 분위기에서 형성한다.
본 실시 형태에 따른 박막 트랜지스터의 제2 제조 방법은, 게이트 전극을 형성하는 공정과, 게이트 절연층을 형성하는 공정과, 반도체층을 형성하는 공정과, 소스 전극 및 드레인 전극을 형성하는 공정과, 보호층을 형성하는 공정을 포함한다. 이 방법은, 보호층의 형성의 후에, 산화 분위기에서 열처리를 실시하는 공정을 포함한다. 보호층은, 반도체층 상에 상기 반도체층과 접촉해서 제공되고, 열처리를 실시하는 공정은, 반도체층에, 게이트 절연층과 접촉하고 적어도 채널층으로서 기능하는 제1 층(영역)과, 보호층과 접촉하고 상기 제1 층보다 큰 저항을 가지는 제2 층(영역)을 형성하는 공정을 포함한다.
본 실시 형태에서, 제2 층의 질량 밀도를 제1 층의 질량 밀도 이하로 하는 것이 바람직하다. 이러한 구성으로 하면, 반도체층 상에 보호층 형성시에 반도체층에 형성되는 손상부의 깊이보다도 산화부의 깊이를 크게 하는 것이 가능해진다. 따라서, 상기 손상을 받은 층(손상층이라고도 함)이 층 두께 방향 전체에 걸쳐 산화된다. 따라서, 고저항의 제2 층을 형성함으로써 상기 손상층이 고저항을 획득하여, 상기 반도체층이 저저항화되는 것을 효과적으로 억제할 수 있다. 이것은, 손상층이 산화됨으로써 고저항화되고, 반도체의 특성에 악영향을 주지 않게 되기 때문이다. 본 발명에서, 부동태화(passivation)는 손상층이 고저항을 가지도록 변형되고, 반도체층의 전기 특성에 악영향(해로운 영향)을 주지 않는 상태로 정의된다.
본 실시 형태에 있어서, 상기 질량 밀도가 낮은 제2 층을 구현하기 위해 제2 층을 주상 구조로 형성하는 것이 바람직하다. 즉, 제2 층이, 전체적으로는 아몰퍼스 구조를 가지면서도, 금속 원자들 간의 공간적인 소밀로부터 유래하는 주상 구조를 포함함으로써, 상기의 낮은 질량 밀도를 얻을 수 있다. 금속 원자들 간의 공간적 소밀, 즉 국소적으로 질량 밀도가 낮은 경계에 의해 둘러싸인 기둥으로 이루어지는 조밀한 주상 구조체(주상 구조가 밀집한 상태)에서, 인접하는 기둥들 간의 저밀도 경계에서 소위 증속 산화(enhanced oxidation)가 발생하고, 이 고 산소 농도 경계로부터 기둥 내부로의 산화가 발생한다. 즉, 산화 속도가 고밀도 경계 영역과 비교하여 저밀도 경계 영역에서 빨라진다. 따라서, 제2 층에서 산화 속도가 증가하고, 손상층은 모두 산화됨으로써 부동태화된 고저항층으로 된다.
본 실시 형태에서, 적어도 제2 층의 질량 밀도를, 층을 구성하는 재료의 결정 상태에 있어서의 질량 밀도의 90% 이하로 하는 것이 바람직하다. 이 경우에, 제2 층에 있어서의 산화 속도를 손상 침입 속도보다 빠르게 할 수 있다. 여기서, 제2 층에 있어서의 산화 속도는 단위 시간당 산화가 진행하는 속도를 의미한다. 손상 침입 속도는 보호층 형성시에 반도체층 내부에 손상이 침입하는 속도(산소 결함 등이 형성되는 속도)를 의미한다. 제2 층에 있어서의 산화 속도를 손상 침입 속도보다 빠르게 함으로써, 손상층보다도 산화층을 두껍게 할 수 있다(즉, 손상층을 고저항층인 산화층 내부에 포함시킨다).
본 실시 형태에서 구성 재료의 결정 상태에 있어서의 질량 밀도는, In, Ga 및 Zn으로부터 형성되는 산화물을 예에 들어서 설명하면, 도 1에 도시된 D에 의해서 표현된다. 여기서,DIn203, DGa203 및 DZnO는, 각각 In203, Ga203 및 ZnO의 단결정의 밀도를 나타낸다. 또한, CGa/CIn 및 CZn/CIn은, 각각 Ga와 In의 조성비, Zn과 In의 조성비를 나타낸다.
다음으로, 이 주상 구조에서 증속 산화를 효과적으로 하기 위한 기둥의 직경과 반도체층의 층 두께에 대한 조건에 대해서 설명한다. 본 실시 형태에 있어서, 주상 구조를 이루는 기둥의 직경의 평균치를 상기 반도체층의 두께의 2/3 이하로 하는 것이 바람직하다. 이 경우, 제2 층을 효율적으로 산화할 수 있다. 주상 구조의 경계로부터 동경 방향(radial direction)으로의 산화 진행 속도는 입경에 관계없이 같다. 그러나, 주상 구조가 큰 직경을 가지는 경우, 기둥의 중심부에 산화되지 않는 영역이 남아, 주상 구조가 균일하게 고저항화될 수 없다. 한편, 주상 구조의 입경이 작은 경우, 기둥의 중심부까지 산화가 진행되어, 주상 구조는 균일하게 산화되어 고저항화될 수 있다.
본 실시 형태에 있어서는, 상기 제2 층의 질량 밀도가 제1 층보다도 작은 경우에 상기 제2 층을 보다 용이하게 고저항화할 수 있다. 그러나, 주상 구조의 직경을 더 작게 하고, 산화에 의해 고저항화된 층이 적어도 손상층과 동일한 깊이이거나, 손상층보다 깊게 형성될 수 있으면, 제2 층의 질량 밀도는 제1 층의 질량 밀도와 동일하게 될 수 있다. 따라서, 주상 구조는 제2 층에만 한정적으로 형성되는 것이 아니라, 제1 층도 유사한 주상 구조를 포함할 수 있을 것이다.
본 실시 형태에 있어서, 반도체층 재료로서 아몰퍼스 산화물 반도체층의 재료를 선택하고, 그 조성을 최적화함으로써 상기의 효과를 향상시킬 수 있다.
본 실시 형태는 산화 분위기에서 열처리를 행함으로써 손상층을 부동태화할 수도 있으며, 이로 인하여 보호층이 반도체층 상에 형성된 때에 반도체층의 표면으로부터 형성된 손상층보다 깊은 층까지 반도체층을 산화시킨다.
본 실시 형태에 있어서, 보호층 형성시에 형성된 손상층을 산화시켜서 부동태화된 제2 층이 되어 높은 저항을 획득하고, 이 경우, 전기적 특성은 박막 트랜지스터의 실효적인 채널층으로서 동작하는 제1 층에 의해서만 결정된다. 이에 의해, 손상층의 두께가 면내에서 불균일하여도, 손상층이 산화에 의해 부동태화되기 때문에 복수 TFT들 간의 특성의 편차를 억제하는 것이 가능해진다.
본 실시 형태에 따르면, 보호층의 형성시에 반도체층의 백 채널층에 형성되는 손상층보다도 깊은 위치까지 산화 처리를 행한다. 이에 의해, 손상층을 산화함으로써 부동태화하고, 박막 트랜지스터의 채널 영역의 전기 전도 특성에 미치는 악영향을 효과적으로 억제할 수 있다. 그 결과, 복수의 TFT들 간의 특성의 편차를 효과적으로 억제할 수 있다.
또한, 본 발명에 따른 TFT들에 의해 구성되는 화소 구동 회로를 사용한 액티브 매트릭스형 표시 장치는, 균일한 화상을 나타내는 표시 장치가 제공되도록 할 수 있다.
다음으로, 첨부 도면을 참조하여, 본 발명에 따른 박막 트랜지스터, 그 제조 방법 및 그 박막 트랜지스터를 사용한 표시 장치의 실시 형태에 대해서 설명한다.
도 2는, 본 발명의 일 실시 형태인 보호층이 제공된 보텀 게이트형 TFT의 구조를 나타내는 단면 모식도이다.
도 2에 도시된 바와 같이, 본 실시 형태에 따른 보호층이 제공된 보텀 게이트형 TFT는, 기판(1) 상에 게이트 전극(2), 게이트 절연층(3), 반도체층(4), 소스 전극(5), 드레인 전극(6) 및 보호층(7)을 적층해서 형성된다.
기판(1)으로는 유리 기판을 사용한다. 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN) 등의 플라스틱 필름이 기판(1)으로 사용될 수도 있다.
게이트 전극(2)은 기판(1) 상에 적층된다. 게이트 전극(2)은, Ti, Mo, W, Al, Au 등의 금속과, ITO(Indium Tin Oxide) 등의 도전성 산화물을 이용할 수 있다. 또한, 금속으로는, 예를 들어 Mo-W와 같은 합금도 사용할 수 있다. 또한, 막의 밀착성을 높이기 위해서, 산화물과의 밀착성이 좋은 Ti, Al 및 Au 등의 금속을 개재함으로써 준비되는 금속의 적층체를 전극으로 사용할 수 있다.
게이트 절연층(3)은, 기판(1)과 게이트 전극(2) 위로 적층된다. 게이트 절연층(3)에는, SiOx, SiN 및 SiON 등의 Si 산화물 및 Si 질화물이 사용될 수 있다. 또한, 게이트 절연층(3)에는 Si가 아닌 타 금속 원소의 산화물 및 질화물, 예를 들어, Al203, AlN 등이 사용될 수도 있다.
반도체층(4)은 게이트 절연층(3) 상에 적층된다. 반도체층(4)에는, In, Ga 및 Zn 중 적어도 하나를 포함하는 산화물 반도체가 사용된다. 반도체층(4)의 구조는 후술한다.
소스 전극(5) 및 드레인 전극(6)은 반도체층(4) 상에 적층된다. 소스 전극(5) 및 드레인 전극(6)에는, 게이트 전극(2)과 마찬가지로 금속 및 도전성 산화물을 사용할 수 있다.
또한, 금속에 관해서는, 게이트 전극(2)과 마찬가지로 Mo-W과 같은 합금도 사용할 수 있다. 또한, 산화물 반도체와의 기계적 밀착성이나 전기적 접합성을 높이는 목적으로, 예를 들어 Ti와 다른 금속의 적층체를 사용할 수 있다.
임의의 전극이 금속 적층체를 사용하는 경우, 이 금속 적층체는, 인접층과의 계면을 형성하는 금속과, 그 계면에 전하를 수송하거나 전압을 인가하기 위한 금속이 전극의 역할을 분담하도록 할 수 있다.
보호층(7)은, 소스 전극(5), 드레인 전극(6) 및 반도체층(4) 상에 적층된다. 반도체층(4)의 백 채널층을 산화시키기 위해서, 보호층(7)은 산화 분위기에서 성막된다. 보호층(7)에는, 실리콘 산화물 및 실리콘 산질화물 등의 절연성의 금속 산화물이 사용될 수 있다.
보호층(7)의 형성 후에, 생성물 구조체(product structure)는 산소, 산소와 질소의 혼합 기체 등 산화 분위기에서, 전형적으로는 약 100℃ 내지 300℃의 온도 범위에서, 수분 내지 한 시간 정도 열처리를 실시할 수 있을 것이다.
반도체층(4)이 산화물로 이루어지는 보호층(7)으로 덮어져 있을 경우, 보호층의 형성 공정 이후의 성막 공정은, 반도체층(4)의 산화 상태에는 영향을 미치지 않는다.
따라서, 보호층(7) 상에 금속 질화물 등의 추가적인 보호층을 더 제공함으로써, 산화 분위기에 대하여 보다 강한 보호층을 형성하는 것도 가능하다.
본 발명의 효과에 직접 관련되지 않지만, 보호층(7)을 반도체층(4) 상에 성막하고 패터닝한 후에, 소스 전극(5) 및 드레인 전극(6)을 형성할 수 있을 것이다.
이 경우, 반도체층(4)이 보호층(7)로 피복되어, 에칭 프로세스에 의해 소스 전극(5) 및 드레인 전극(6)을 패터닝하는 동작은 반도체층(4)에 거의 손상을 부여하지 않는다.
(반도체층에 대해서)
이하, 도 10을 참조하여, 반도체층(4)의 구조에 대해서 상세하게 설명한다.
도 10에 나타낸 바와 같이, 본 발명의 바람직한 실시 형태의 하나는, 적어도 채널층(반도체 활성 영역)으로서 기능하는 제1 층(4a)과, 제1 층보다 큰 저항을 가지는 제2 층(4b)을 포함하는 반도체층(4)을 포함하는 구조를 가진다. 제1 층(4a)은 반도체층(4)의 게이트 전극(2) 측상에 제공되고, 제2 층(4b)은 보호층(7) 측상에 제공된다.
제2 층(4b)은, 질량 밀도가 제1 층(4a)보다도 낮고, 보호층(7)의 형성 시에 반도체층(4) 내의 백 채널층의 손상을 받을 영역(손상층)을 포함하도록 형성된다.
반도체층(4)을 2개의 층에 나누고 있지만, 이것은 반도체층이 전기적 특성에 있어서 기능적으로 두 개의 영역으로 구분되는 것을 의미한다. 즉, 반도체층이 하나의 층에 의해서 구성되는 경우에도, 층 내부에 기능적으로 분리된 2개의 영역이 존재할 수 있으며, 2개의 영역 사이에 형태적으로 명료한 경계가 반드시 존재하지 않을 수도 있을 것이다.
본 발명의 요점은, 반도체층(4)의 제2 층(4b)에 포함되는 백 채널층에서 산소가 확산하기 쉬운 상태를 제공하고, 표면뿐만 아니라, 보호층 성막 시에 반도체층(4)의 표면으로부터 손상이 침입하는 층의 두께보다도 깊은 층을 산화시키는 것이다.
이에 의해, 반도체층(4)의 손상이 침입한 층(손상층)이 산화되어서 고저항이 획득되어 부동태화된다.
따라서, 반도체층(4) 내에 침입한 손상이 기판 면내의 다른 위치에서 불균일한 경우에도(손상층의 두께가 불균일한 경우에도), 백 채널층 중 손상되어 낮은 저항을 가지도록 변환된 층은 전체적으로 부동태화되어, TFT 특성의 불균일성을 초래하지 않는다.
결정 내의 원자의 확산 현상은 원자가 인접하는 위치로 점프하는 빈도에 의존한다. 결정에 공극(vacancy)이 존재할 경우, 원자의 점프에 대한 전위 장벽이 통상적으로 작아져, 원자가 인접 위치로 점프하는 빈도가 높아진다(원자가 인접 위치로 점프하기 용이하다).
즉, 공극을 통해서 원자가 확산하기 쉽다. 마찬가지로, 명확한 격자 위치를 갖지 않는 아몰퍼스에 있어서도, 아몰퍼스가 낮은 질량 밀도를 가지며 원자 레벨의 공극이 있는 것이 원자가 확산하기 쉬운 조건이다.
전술한 설명을 본 발명의 경우에 적용하면, 상기 확산 현상은, 산화 조건 하의 보호층(7)의 형성시, 또는 보호층(7)의 형성 후에 산화 분위기에서 열처리를 행할 때에, 질량 밀도가 낮은 제2 층(4b)에 있어서, 표면으로부터 산소 원자가 확산하기 쉽고, 산화 속도가 증가되는 현상에 대응한다.
반도체층(7)을 형성하는 프로세스 중에 성막 조건을 바꿈으로써, 제2 층(4b)이 제1 층(4a)보다 낮은 질량 밀도를 얻도록 형성될 수 있다. 예를 들어, 비교적 질량 밀도가 높은 막을 형성할 수 있는 스퍼터링법에 의해서 제1 층(4a)을 성막한 후에, 비교적 저밀도의 막이 얻어질 수 있는 펄스 레이저 퇴적(PLD)법을 통해 제2 층(4b)을 성막함으로써, 각각 질량 밀도가 다른 이중층 구조를 구현할 수 있다.
제2 층(4b)은, 질량 밀도가 층을 구성하는 재료의 결정 상태에 있어서의 질량 밀도의 90%이하가 되도록 형성하는 것이 보다 바람직하다.
예를 들어, PLD법으로 아몰퍼스 산화물 반도체막을 성막할 경우, 성막 압력을 증가시킴으로써, 결정 상태에 있어서의 질량 밀도의 90% 이하의 저밀도막을 형성할 수 있다. 예를 들어, 성막 압력이 1Pa이하에서는 결정 상태에 있어서의 질량 밀도가 92% 내지 93%인 막이 성막되지만, 성막 압력이 5Pa 내지 6Pa 이상에서는 결정 상태에 있어서의 질량 밀도가 82% 내지 84%인 막이 성막된다.
이와 대조적으로, 스퍼터링법으로 성막되는 아몰퍼스 산화물 반도체막의 질량 밀도는, 결정 상태에 있어서의 질량 밀도의 93% 내지 94% 정도이다. 따라서, 스퍼터링법으로 형성한 아몰퍼스 산화물 반도체층 상에 PLD법으로 형성한 아몰퍼스 산화물 반도체층을 적층함으로써 각각 질량 밀도가 다른 이중층 구조가 형성된다. 또한, 스퍼터링법만으로 반도체층(7)을 형성하는 경우에도, 성막 중에 전력 밀도(power density)를 저하시킴으로써, 질량 밀도가 높은 제1 층(4a)과 질량 밀도가 낮은 제2 층(4b)을 구현할 수 있다.
또한, 본 발명에 따른 바람직한 실시 형태 중 하나는 적어도 제2 층(4b)에 주상 구조를 포함하는 구조를 가진다. 이하, 이 실시 형태에 대해서 설명한다.
다결정체에서는, 결정립내에서의 원자의 확산(격자 확산)보다 결정립계에 있어서의 원자의 확산(입계 확산)이 확산 속도가 큰 것으로 알려져 있다. 이것은, 결정입계에서의 원자 밀도가 결정립에서보다 낮기 때문이다. 마찬가지로, 아몰퍼스에 있어서도, 원자 밀도가 낮은 경계가 존재하면, 원자는 그 경계에 따른 방향에서 보다 큰 확산 속도로 확산한다.
일반적으로, 아몰퍼스 막은 균질하다고 간주되어 있지만, 거시적으로는 주상 구조를 취할 수 있다. 이 주상 구조는, 원자의 무질서한 배열을 나타내고 아몰퍼스이지만, 원자 밀도 또는 질량 밀도가 공간적으로 균질하지 않고, 고밀도인 주상 입자가 저밀도의 경계 영역을 통해서 서로 접촉하는 구조를 의미한다.
아몰퍼스 막에 주상 구조가 형성되는 과정에 대해서 이하에서 설명한다. 타깃 재료로부터 스퍼터링되어서 그로부터 이동한 원자는 기판에 충돌해서 퇴적된다. 그 후에, 원자는 기판 표면에 확산하고, 기판에 고정된다. 성막 공정 초기에 타깃으로부터 이동하는 원자는 균일하게 퇴적퇴지 않고, 섬 형상 구조를 형성하고, 퇴적 표면은 미세한 요철을 가진다.
미세한 요철은, 다음에 이동하는 원자에 대하여 쉐도우잉(shadowing) 효과를 나타낸다. 즉, 이동하는 원자는 볼록부의 그림자에 위치하는 영역에 보다 낮은 확률로 도달하는데, 이것은 그 영역이 볼록부로 차폐되기 때문이다. 이러한 이유로, 퇴적 표면상에서의 원자의 운동에너지가 작고, 표면 확산 거리가 섬의 직경보다 짧은 경우, 요철의 골짜기에 도달하는 원자는 거의 없다. 일단 형성된 요철은, 퇴적이 진행함에 따라 쉐도우잉 효과를 증강시키므로, 막은 그 표면의 요철이 강조되도록 성장한다.
막이 성장함에 따라, 골짜기 부분은 주위의 부분으로부터 뒤떨어져서, 저밀도의 경계를 형성한다. 이와 같이 하여, 아몰퍼스의 막은, 섬 형상 구조로부터 저밀도의 경계 영역을 갖는 주상 구조를 갖는 층으로 천이한다.
아몰퍼스의 주상 구조는 기초(underlayer)의 거칠기(roughness)에 의해 영향을 받으면서 형성된다. 기초가 평탄하면, 성막 공정의 초기에는 주상 구조는 형성되지 않는다. 어느 정도의 막 두께까지 퇴적이 진행하고 나서 주상 구조가 확인가능하게 된다. 한편, 초기에 퇴적될 표면이 요철을 가질 경우, 그 요철을 이어받도록 성막 공정의 초기로부터 주상 구조가 형성된다. 이것은 퇴적층의 구조가 기초의 표면 거칠기의 영향을 받기 때문으로 생각된다.
따라서, 상기한 바와 같이, 예를 들어, 반도체층 막의 성막 동안의 스퍼터링 성막 전력을 낮추고, 기판에 퇴적된 원자의 운동에너지를 낮추고, 원자의 확산 거리의 확장에 의해서, 주상 구조의 형성이 유도되거나 촉진될 수 있다. 또한, 퇴적될 표면에 요철을 제공함으로써 주상 구조의 형성이 유도되거나 촉진될 수 있다.
도 4a 및 도 4b는 반도체층의 산화가 진행하는 방식을 나타내는 단면 모식도이다. 도 4a는 주상 구조를 갖지 않는 반도체층을 도시하며, 도 4b는 주상 구조를 갖는 반도체층을 도시한다. 도 4a에 도시된 바와 같이, 반도체층이 주상 구조를 갖지 않는 경우에는 막 두께 방향으로만 산화가 진행한다. 이와 달리, 도 4b에 도시된 바와 같이 반도체층이 주상 구조를 가질 경우, 막 두께 방향으로 산화가 진행할 뿐만 아니라, 주상 구조의 경계 영역으로부터 기둥의 내부로 동경 방향으로 산화가 보다 높은 속도로 진행한다.
이러한 효과에 기인하여, 반도체층 상에 보호층이 퇴적되는 때에 표면으로부터 반도체층이 산화되는 속도가 촉진되어, 보호층 형성시에 반도체층에 형성되는 손상층이 산화되어 부동태화된다.
아몰퍼스에서의 주상 구조는, 예를 들어 TEM(transmission electron microscope)를 이용하여 TFT의 단면을 관찰함으로써 확인할 수 있다. 그러나, 통상의 관찰 방법과는 달리, 의도적으로 TEM 화상을 디포커스(defocus)할 필요가 있다. 고체에 입사한 전자선의 위상은 변화한다.
아몰퍼스에 있어서의 주상 구조의 경계 영역과 같이 저밀도인 부분과, 주상 구조의 내부 간에 위상 변화량은 상이하다. 이 위상차는 콘트라스트(위상 콘트라스트)를 생성하고, 주상 구조의 경계는 언더 포커스(under-focus)에서 고휘도를 가지는 화상으로서 관찰되고, 오버 포커스(over-focus)에서 저휘도를 가지는 화상으로서 관찰된다.
또한, 주상 구조는 STEM-HAADF(Scanning TEM-high angle annular dark field) 화상에 의해 확인될 수 있다. STEM에 의한 암 시야 화상(dark field image)은, 시료에 가늘게 압착한(thinly squeezed) 전자선을 주사하면서, 시료에 산란된 전자의 강도를 측정해서 형성한다.
상기 전자 중에서 고 각도(high angle)로 산란된 전자만을, 환상 검출기로 검출해서 결상함으로써 HAADF 상이 획득된다. 고 각도로 산란되는 전자는 주로 러더포드(Rutherford) 산란에 의한 것이며, 산란 강도는 타깃 원자의 원자 번호의 제곱에 비례한다(Z 콘트라스트).
따라서, HAADF 화상은 조성 및 질량 두께를 반영한 콘트라스트를 나타내어, HAADF 화상에 의해 저밀도의 경계를 갖는 주상 구조를 확인할 수 있다.
상기 TFT의 출력 단자인 소스 전극 또는 드레인 전극을, 발광 소자 또는 광 스위칭 소자의 전극에 접속하여 표시 장치를 형성할 수 있다.
이하, 표시 장치의 단면도를 참조해서 본 발명의 구체적인 표시 장치의 구성의 예에 대해서 설명한다.
도 3은, 본 발명의 일 실시 형태로서, 유기 EL을 발광 소자로서 사용하는 표시 장치의 일례를 나타내는 단면 모식도이다.
기판(301) 상에, 게이트 전극(302)과, 게이트 절연층(303)과, 반도체층(304)과, 드레인 전극(305)과, 소스 전극(306)과, 보호층(307)에 의해 구성되는 TFT를 형성한다.
소스 전극(306)에 층간 절연막(309)을 통해서 하부 전극(308)이 접속된다. 하부 전극(308)은 발광층(310)과 접촉하고, 발광층(310)은 상부 전극(311)과 접촉한다. 여기서, 하부 전극(308), 발광층(310) 및 상부 전극(311)은 유기 EL 소자를 구성한다.
이와 같은 구성에 의해, 반도체층(304)에 형성되는 채널을 통해서 드레인 전극(305)으로부터 소스 전극(306)에 흐르는 전류치가 TFT의 게이트 전극(302)에 인가되는 전압에 의해서 제어될 수 있다. 따라서, 유기 EL 소자의 발광층(310)에 주입하는 전류가 제어될 수 있다.
이하, 본 발명을 실시예에 의해 더욱 상세하게 설명하지만, 본 발명이 이들 실시예에 한정되는 것이 아니다.
(실시예)
[실시예 1]
본 실시예에서, 반도체층에 주상 구조를 포함하는 TFT에 대해서 설명한다.
도 2에 도시된 바와 같이 보호층이 제공된 보텀 게이트형 TFT를 유리 기판을 사용하여 준비한다.
우선, 5nm의 Ti, 40nm의 Mo 및 5nm의 Ti를 포함하는 금속 다층막이 Ti 타깃 및 Mo 타깃을 이용하는 스퍼터링 기술을 이용하여 유리 기판상에 형성된다. 이 금속막을 포토리소그래피에 의해 패터닝하고, 게이트 전극을 형성한다.
그 위에, 타깃으로서 SiO2를 사용하는 스퍼터링법에 의해 아몰퍼스 SiOx의 막을 200nm 성막하고, 게이트 절연층으로 형성한다. 이때, 스퍼터링 가스는 Ar을 사용한다.
그 위에, 타깃으로서 In-Zn-Ga-0를 사용하는 스퍼터링법에 의해 In-Zn-Ga-0를 포함하는 아몰퍼스 산화물 반도체막을 40nm 성막한다. 그 후, 포토리소그래피 및 웨트 에칭을 이용하여 반도체막을 패터닝하여 반도체층을 형성한다.
그 후, 타깃으로서 Ti 타깃 및 Mo 타깃을 사용하는 스퍼터링법에 의해 5nm의 Ti, 100nm의 Mo, 5nm의 Ti를 포함하는 금속막을 성막한다. 이 금속막을, 포토리소그래피에 의해 패터닝하여, 소스 전극 및 드레인 전극을 형성한다.
그 위에, 타깃으로서 SiO2를 사용하는 스퍼터링법에 의해 아몰퍼스 SiOx막을 100nm 성막하여, 보호층(7)을 형성한다. 이때, 보호층을 위한 막은, 스퍼터링 가스로서 산소와 Ar 가스가 50%의 비율로 혼합된 혼합가스를 이용하여 산화 분위기에서 성막한다.
또한, 이 TFT를 20% 산소를 포함하는 질소 가스 분위기에서, 250℃에서 1시간의 열처리를 실시한다.
이렇게 해서, 도 2에 도시된 바와 같은 보호층이 제공된 보텀 게이트형 TFT가 완성된다.
도 5a는 이와 같이 제작되는 TFT의 단면의 TEM 사진을 나타낸다. 여기서, TEM 사진에서, 게이트 절연층과 보호층 사이에 개재된 반도체층이 관찰된다. 이 반도체층에는, 기초층의 게이트 절연층의 요철에 기인하여, 직경이 대략 10nm 내지 20nm 인 주상 구조가 형성되어 있다. 도 5b는 TFT의 모식도이다.
도 6은 반도체층에 주상 구조를 갖고 보호층이 제공된 보텀 게이트형 TFT 96개의 전달 특성(Id-Vg 특성)을 나타낸다. 도 6에서, Id는 드레인 전류(A), Vg는 게이트 전압(V)을 나타낸다. 동도에 도시된 바와 같이, 취득된 TFT는 편차가 작은 균일성이 높은 특성을 나타낸다.
도 7은, 반도체층에 주상 구조를 갖지 않고(확인되지 않고) 보호층이 제공된 보텀 게이트형 TFT 96개의 전달 특성(Id-Vg 특성)을 나타낸다. TFT에서, 게이트 절연층에 표면이 평활한 열산화 Si를 사용하여, 반도체층에 주상 구조는 확인되지 않는다. 동도에 나타낸 바와 같이, 도 6의 반도체층에 주상 구조를 갖는 TFT와 비교하여, TFT가 명백하게 특성의 편차가 큰 것을 알 수 있다.
도 8은, 96개의 TFT에 대한 특성의 편차를, 전달 특성에 도시된 전류의 상승시의 전압(Von)의 표준 편차에 의해 비교한 표이다. 여기서, Von은, 10-10A의 드레인 전류(Id)가 흐르기 시작할 때의 게이트 전압(Vg)의 값이다. 이것에 의하면, 주상 구조가 확인되지 않는 TFT에서는, 보호층을 제공함으로써, Von의 편차가 커지고 있다. 한편, 본 발명의 주상 구조를 갖는 TFT에서는, 보호층이 제공된 후에도 Von의 편차가 낮은 값으로 제어되고 있다.
이렇게 본 발명의 구성에 따르면, 보호층이 제공되는 경우에도 균일성이 높은 TFT를 제작할 수 있다.
[실시예 2]
본 실시예에서는, 질량 밀도가 높은 제1 층과, 질량 밀도가 낮은 제2 층으로 이루어지는 반도체층을 포함하는 TFT에 대해서 설명한다.
n형 Si 기판을 사용하여 도 9에 나타내는 보호층이 제공된 보텀 게이트형 TFT를 제작한다.
우선, n형 Si 기판(92) 상에 두께 100nm의 열산화 Si막[게이트 절연막(93)]을 형성한다. 도 9에서, 게이트 전극은 독립적으로 제공되지 않지만, n형 Si 기판(92)이 게이트 전극으로서 기능한다. 그 위에, 타깃으로서 In-Zn-Ga-0를 사용하는 스퍼터링법에 의해, In-Zn-Ga-0를 포함하는 아몰퍼스 산화물 반도체막(제1 층)을 기판 온도로서 실온에서 30nm 성막한다. 또한 그 위에 PLD법에 의해, In-Zn-Ga-O 를 포함하는 아몰퍼스 산화물 반도체막(제2 층)을, 기판 온도로서 실온에서 10nm 성막한다. 두 아몰퍼스 산화물 반도체막(제1 층 및 제2 층)을, 포토리소그래피와 웨트 에칭에 의해 패터닝하여, 반도체층(94)을 형성한다.
그 후, 그 위에 타깃으로서 Ti 타깃 및 Mo 타깃을 사용하는 스퍼터링법에 의해 5nm의 Ti와, 100nm의 Mo와, 5nm의 Ti를 포함하는 금속막을 성막한다. 이 금속막을 포토리소그래피에 의해 패터닝하고, 소스 전극 및 게이트 전극을 형성한다.
그 위에, 타깃으로서 SiO2를 사용하는 스퍼터링법에 의해 아몰퍼스 SiOx를 100nm 성막하여 보호층(97)으로 한다. 이때, 스퍼터링 가스로서 50%의 비율로 혼합된 산소 및 Ar 가스의 혼합 가스를 이용하는 산화 분위기에서 보호층(97)의 막을 성막한다.
또한, 이 TFT를 산소 20%를 포함하는 질소 가스 분위기에서, 250℃에서 1시간의 열처리를 실시한다.
이렇게 해서, 도 9에 도시된 바와 같이 n형 Si 기판을 사용하고, 보호층이 제공된 보텀 게이트형 TFT가 완성된다.
(성막 공정에 따른 밀도의 차이)
이하, 상기 TFT에 대해서, 성막 공정의 차이에 따른 아몰퍼스 산화물 반도체막의 질량 밀도의 차이를 조사한다.
우선, 성막법으로서 스퍼터링법만을 사용한 경우를 조사한다. n형 Si 기판 상에 두께 100nm의 열산화 Si막을 형성하고, 그 위에 스퍼터링법만에 의해 In-Zn-Ga-0를 포함하는 아몰퍼스 산화물 반도체막을, 기판 온도로서 실온, RF 전력 300W, 성막 압력 0.5Pa을 이용하여 성막한다.
이렇게 얻어진 아몰퍼스 산화물 반도체막의 조성을, 형광 X선 분석에 의해 조사하고, X선 반사율 측정에 의해 질량 밀도가 결정된다. 그 후, 도 1에 도시된 결정 상태에서의 질량 밀도에 대하여 93.7%라는 값이 얻어졌다.
마찬가지로, 두께 100nm의 열산화 Si막이 n형 Si 기판 상에 형성되고, 그 위에 PLD법만에 의해 In-Zn-Ga-O를 포함하는 아몰퍼스 산화물 반도체막을, 기판 온도로서 실온에서, 전력 20mJ의 KrF 엑시머 레이저를 집광해서 타깃 펠릿(pellet)에 조사하고, 산소 압력 6Pa에서 행하였다. 이렇게 얻어진 아몰퍼스 산화물 반도체막의 질량 밀도를 측정하면, 도 1에 도시된 결정 상태에서의 질량 밀도에 대하여 83.7%라는 값이 얻어진다.
따라서, 스퍼터링법과 PLD법을 조합함으로써, 질량 밀도가 높은 제1 층과, 질량 밀도가 낮은 제2 층으로 이루어지는 반도체층을 포함하는 TFT를 제작할 수 있다.
[실시예 3]
본 실시예에서는, 도 3의 TFT를 사용한 표시 장치에 대해서 설명한다.
TFT의 제조 공정은, 실시예 1과 유사하다.
TFT를 제작한 후, 층간 절연막(309)을 성막한다. 이때, 드레인 전극(305)과 하부 전극(308)을 접속하기 위한 콘택트 홀을 형성해 둔다.
다음에, 그 위에 전자 빔 증착법에 의해 Al막을 성막해서 하부 전극(308)을 형성한다. 이 하부 전극(308)은, 콘택트 홀을 통해서 드레인 전극(305)과 접속된다.
다음에, 기상 증착법에 의해 전자 수송층, 발광층, 홀 수송층, 홀 주입층을 순서대로 형성하여, 전체로서 유기 EL 발광층을 형성한다.
마지막으로, 그 위에 스퍼터링법에 의해 ITO막을 성막하여, 상부 전극(311)을 형성한다.
여기서, TFT의 소스 전극(306)에 전압을 인가하고, 게이트 전극(302)의 인가 전압을 변화시키면, 드레인 전극(305)으로부터 하부 전극(308)을 통해서 발광층(310)에 전류가 주입되어, 유기 EL 소자를 구동할 수 있다.
이와 같이 하여, 유기 EL 소자를 사용하는 표시 장치를 형성할 수 있다.
상기 실시 형태 및 실시예에서는 보텀 게이트형 TFT에 적용한 경우를 설명하고 있지만, 본 발명이 반드시 이것에 한정되는 것은 아니다. 본 발명은, TFT가 반도체층 상에 상기 반도체층에 접촉해서 보호층의 일부가 제공되는 구성을 가진다면, 톱 게이트형 TFT의 경우에도 적용가능하다.
이상, 실시 형태 및 실시예를 참조하여 본 발명을 설명했지만, 본 발명은 상기 실시 형태 및 실시예에 한정되는 것이 아니다. 청구범위에 의해서 규정되는 본 발명의 기술적 사상 또는 범위를 벗어나지 않고서 본 발명의 많은 다른 실시예가 실시될 수 있음을 알 수 있을 것이다.
본 출원은, 본 명세서에서 그 전체가 참조로 인용되는 2007년 9월 28일 출원된 일본특허출원 제2007-254364호 및 2008년 7월 30일 출원된 일본특허출원 제2008-196038호의 우선권을 주장한다.
1: 기판
2: 게이트 전극
3: 게이트 절연층
4: 반도체층
4a: 제1 층
4b: 제2 층
5: 소스 전극
6: 드레인 전극
7: 보호층

Claims (10)

  1. 게이트 전극과, 게이트 절연층과, 아몰퍼스(amorphous) 산화물로 형성되는 반도체층과, 소스 전극과, 드레인 전극과, 보호층을 포함하는 박막 트랜지스터에 있어서,
    상기 보호층은 상기 반도체층 상에 상기 반도체층과 접촉하여 제공되고,
    상기 반도체층은 적어도 채널층으로서 기능하는 제1 층과, 상기 제1 층보다 큰 저항을 갖는 제2 층을 포함하고, 상기 제2 층은 상기 반도체층의 보호층 측상에 제공되는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제2 층은 상기 제1 층의 질량 밀도보다 크지 않은 질량 밀도를 갖는 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제2 층은 상기 제2 층을 구성하는 재료의 결정 상태에서의 질량 밀도의 90%보다 크지 않은 질량 밀도를 갖는 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 제2 층은 주상 구조를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 주상 구조는 상기 반도체층의 두께의 2/3보다 크지 않은 직경의 평균치를 갖는 기둥으로 구성되는 것을 특징으로 하는 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 반도체층은 In, Zn 및 Ga 중 적어도 하나를 포함하는 아몰퍼스 산화물 반도체로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 층은 상기 반도체층의 상기 게이트 전극 측상에 제공되는 것을 특징으로 하는 박막 트랜지스터.
  8. 게이트 전극과, 게이트 절연층과, 아몰퍼스 산화물로 형성되는 반도체층과, 소스 전극과, 드레인 전극과, 보호층을 포함하는 박막 트랜지스터의 제조 방법에 있어서,
    상기 방법은,
    상기 게이트 전극을 형성하는 공정과,
    상기 게이트 절연층을 형성하는 공정과,
    상기 반도체층을 형성하는 공정과,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 공정과,
    상기 보호층을 형성하는 공정을 포함하고,
    상기 보호층은 상기 반도체층 상에 상기 반도체층과 접촉하여 제공되고,
    상기 반도체층을 형성하는 공정은, 적어도 채널층으로서 기능하는 제1 층을 형성하는 공정과, 상기 제1 층보다 큰 저항을 갖는 제2 층을 형성하는 공정을 포함하고,
    상기 보호층은 산화 분위기에서 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  9. 게이트 전극과, 게이트 절연층과, 아몰퍼스 산화물로 형성되는 반도체층과, 소스 전극과, 드레인 전극과, 보호층을 포함하는 박막 트랜지스터의 제조 방법에 있어서,
    상기 방법은,
    상기 게이트 전극을 형성하는 공정과,
    상기 게이트 절연층을 형성하는 공정과,
    상기 반도체층을 형성하는 공정과,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 공정과,
    상기 보호층을 형성하는 공정과,
    상기 보호층이 형성된 후에, 산화 분위기에서 열처리를 실시하는 공정을 포함하고,
    상기 보호층은 상기 반도체층 상에 상기 반도체층과 접촉하여 제공되고,
    상기 열처리를 실시하는 공정은, 상기 반도체층에, 상기 게이트 절연층과 접촉하고 적어도 채널층으로서 기능하는 제1 층을 형성하는 공정과, 상기 보호층과 접촉하고 상기 제1 층보다 큰 저항을 갖는 제2 층을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 제1항에 따른 박막 트랜지스터를 사용하는 것을 특징으로 하는 표시 장치.
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