CN106796959A - 半导体装置及其制造方法 - Google Patents

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高丸泰
井手启介
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Abstract

在包含由氧化物半导体构成的半导体层的半导体装置中，抑制TFT间的特性的参差不齐的产生。在由氧化物半导体构成的半导体层(11)的上层形成钝化膜(17)的半导体装置(100)的制造过程中，以使得半导体层(11)的与钝化膜(17)的界面的纯金属比率(纯金属与半导体层(11)的所有构成成分的比例)高于该半导体层(11)的主体中的纯金属比率的方式，设定钝化膜(17)的成膜条件。

Description

半导体装置及其制造方法
技术领域
本发明涉及包含由氧化物半导体构成的半导体层的半导体装置及其制造方法。
背景技术
具有由氧化铟镓锌和氧化锡等氧化物半导体构成的半导体层(沟道层)的TFT(薄膜晶体管)，与使用非晶硅层作为半导体层的TFT相比具有动作速度变快的特征，与使用多晶硅层作为半导体层的TFT相比具有不需要结晶化工序的特征。因此，近年来，具有由氧化物半导体构成的半导体层(氧化物半导体层)的TFT的开发在活跃地进行。
使用氧化物半导体层作为半导体层的TFT与使用非晶硅层作为半导体层的TFT一样，经利用光刻法进行的各种工序制作。光刻法的工序包括基板的清洗、成膜、抗蚀剂涂敷、预烘焙、曝光、显影、后烘焙、蚀刻、抗蚀剂除去等工序。
在利用光刻法制作使用氧化物半导体层作为半导体层的TFT的情况下，存在产生TFT间的特性的参差不齐的情况。因此，在日本的特开2009-099944号公报中公开了一种改善在形成保护层时半导体层受到的损伤的不均匀性所致的TFT间的特性的参差不齐的发明。根据该日本的特开2009-099944号公报中公开的发明，半导体层由作为沟道层发挥作用的第一层和与第一层相比高电阻的第二层(第二层在半导体层中设置于保护层侧)构成。因为像这样在作为沟道层发挥作用的第一层的上层设置有高电阻的第二层，所以形成保护层的工序对TFT的沟道区域的电传导特性产生的影响小，TFT间的特性的参差不齐的产生受到抑制。
现有技术文献
专利文献
专利文献1：日本特开2009-099944号公报
发明内容
发明所要解决的技术问题
此外，在利用光刻法进行的TFT的制作过程中，在形成半导体层的图案时进行湿式蚀刻。因此，半导体层的图案的周缘部、上表面部暴露于蚀刻液。由此，半导体层的图案的周缘部、上表面部成为膜质容易发生变化的状态。氧化物半导体层中，例如In(铟)、Ga(镓)和Zn(锌)以氧化物的状态存在。但是，如上述那样半导体层的图案的周缘部、上表面部暴露于蚀刻液，因此成为组成比容易发生变化的状态。其结果是，有在多个TFT间产生特性的参差不齐(例如，阈值电压的大小的参差不齐)的情况。关于这一点，在日本的特开2009-099944号公报中公开的发明中，仅采取针对半导体层的图案的上面侧的措施，因此，由于半导体层的图案的周缘部暴露于蚀刻液，该周缘部的膜质发生变化。由此，成为在多个TFT间产生特性的参差不齐的结果。此外，认为在混有不同形状的TFT的情况下特性的参差不齐会进一步变大。
因此，本发明的目的在于在包含由氧化物半导体构成的半导体层的半导体装置中，抑制TFT间的特性的参差不齐的产生。
解决技术问题的技术方案
本发明的第一方面是一种以形成薄膜晶体管的方式层叠有包含由氧化物半导体构成的半导体层的多个层的半导体装置，该半导体装置的特征在于：
在上述半导体层中，表示纯金属与上述氧化物半导体的所有构成成分的比例的纯金属比率，与上述半导体层的主体中相比，在上述半导体层的与上述半导体层的上层的界面更高。
本发明的第二方面在本发明的第一方面的基础上，特征在于：
上述界面中的上述半导体层的图案的周缘部的纯金属比率比上述主体中的纯金属比率高。
本发明的第三方面在本发明的第一方面的基础上，特征在于：
上述界面中的上述半导体层的图案的上表面部的纯金属比率比上述主体中的纯金属比率高。
本发明的第四方面在本发明的第一方面的基础上，特征在于：
上述界面中的上述半导体层的图案的周缘部的纯金属比率和上述界面中的上述半导体层的图案的上表面部的纯金属比率这两者，比上述主体中的纯金属比率高。
本发明的第五方面在本发明的第一方面的基础上，特征在于：
作为上述半导体层的上层，形成有用于保护上述半导体层的钝化膜。
本发明的第六方面在本发明的第一方面的基础上，特征在于：
作为上述半导体层的上层，形成有用于将上述薄膜晶体管的栅极电极与上述半导体层绝缘的绝缘膜。
本发明的第七方面在本发明的第一方面的基础上，特征在于：
上述半导体层的上层由氧化硅膜构成。
本发明的第八方面在本发明的第一方面的基础上，特征在于：
上述氧化物半导体为氧化铟镓锌。
本发明的第九方面在本发明的第八方面的基础上，特征在于：
上述氧化铟镓锌具有结晶性。
本发明的第十方面是以形成薄膜晶体管的方式层叠有包含由氧化物半导体构成的半导体层的多个层的半导体装置的制造方法，该制造方法的特征在于，包括：
形成上述半导体层的半导体层形成步骤；和
形成上述半导体层的上层的上层形成步骤，
在上述上层形成步骤中，以使得在上述半导体层中，表示纯金属与上述氧化物半导体的所有构成成分的比例的纯金属比率，与上述半导体层的主体中相比，在上述半导体层的与上述半导体层的上层的界面更高的方式，进行上述上层的成膜。
本发明的第十一方面在本发明的第十方面的基础上，特征在于：
在上述上层形成步骤中，以使得上述界面中的上述半导体层的图案的周缘部的纯金属比率比上述主体中的纯金属比率高的方式，进行上述上层的成膜。
本发明的第十二方面在本发明的第十方面的基础上，特征在于：
在上述上层形成步骤中，以使得上述界面中的上述半导体层的图案的上表面部的纯金属比率比上述主体中的纯金属比率高的方式，进行上述上层的成膜。
本发明的第十三方面在本发明的第十方面的基础上，特征在于：
在上述上层形成步骤中，以使得上述界面中的上述半导体层的图案的周缘部的纯金属比率和上述界面中的上述半导体层的图案的上表面部的纯金属比率这两者比上述主体中的纯金属比率高的方式，进行上述上层的成膜。
本发明的第十四方面在本发明的第十方面的基础上，特征在于：
在上述上层形成步骤中，作为上述半导体层的上层，形成钝化膜。
本发明的第十五方面在本发明的第十方面的基础上，特征在于：
在上述上层形成步骤中，作为上述半导体层的上层，形成用于将上述薄膜晶体管的栅极电极与上述半导体层绝缘的绝缘膜。
本发明的第十六方面在本发明的第十方面的基础上，特征在于：
上述半导体层的上层由氧化硅膜构成。
本发明的第十七方面在本发明的第十六方面的基础上，特征在于：
在上述上层形成步骤中，形成上述氧化硅膜时的成膜温度设定为150度以上250度以下。
本发明的第十八方面在本发明的第十六方面的基础上，特征在于：
在上述上层形成步骤中，形成上述氧化硅膜时的成膜功率设定为800W以上。
本发明的第十九方面在本发明的第十六方面的基础上，特征在于：
在上述上层形成步骤中，对上述氧化硅膜实施烘焙处理时的烘焙温度设定为250度以上350度以下。
发明的效果
根据本发明的第一方面，在包含由氧化物半导体构成的半导体层的半导体装置中，半导体层的与该半导体层的上层的界面的纯金属比率(纯金属与氧化物半导体的所有构成成分的比例)比该半导体层的主体中的纯金属比率高。因此，在半导体层的界面，关于氧化物半导体的构成成分，成为纯金属和氧化物混合存在的状态。纯金属和氧化物混合存在的状态为稳定的状态，因此即使半导体层的界面暴露于蚀刻液，也能够抑制构成氧化物半导体的元素的脱离等。因而，氧化物半导体的构成成分的组成比稳定化。其结果是，多个TFT(薄膜晶体管)间的特性的参差不齐的发生得到抑制。如上所述，在包含由氧化物半导体构成的半导体层的半导体装置中，TFT间的特性的参差不齐的发生得到抑制。
根据本发明的第二方面，在半导体层的界面中的周缘部，关于氧化物半导体的构成成分，成为纯金属和氧化物混合存在的状态。由此抑制该周缘部暴露于蚀刻液所致的TFT间的特性的参差不齐的产生。
根据本发明的第三方面，在半导体层的界面中的上表面部，关于氧化物半导体的构成成分，成为纯金属和氧化物混合存在的状态。由此抑制该上表面部暴露于蚀刻液所致的TFT间的特性的参差不齐的产生。
根据本发明的第四方面，在半导体层的与上层的界面整体，纯金属比率提高。因此，在包含由氧化物半导体构成的半导体层的半导体装置中，TFT间的特性的参差不齐的产生得到有效抑制。
根据本发明的第五方面，在半导体层上形成有钝化膜的半导体装置中，与本发明的第一方面一样，TFT间的特性的参差不齐的产生受到抑制。
根据本发明的第六方面，在具备顶栅结构的TFT的半导体装置中，与本发明的第一方面一样，TFT间的特性的参差不齐的产生受到抑制。
根据本发明的第七方面，在半导体层中不会强烈地进行还原。因此，半导体层的纯金属比率的降低受到抑制。
根据本发明的第八方面，使用具有迁移率高且漏电流小的特性的氧化物半导体，因此能够大幅削减显示装置的耗电。
根据本发明的第九方面，能够实现显示装置的高精细化和小型化。
根据本发明的第十方面，在包含由氧化物半导体构成的半导体层的半导体装置的制造过程中，形成半导体层之后，以使得半导体层的与上层的界面的纯金属比率(纯金属与氧化物半导体的所有构成成分的比例)比该半导体层的主体中的纯金属比率高的方式，进行半导体层的上层的成膜。因此，在半导体层的界面，关于氧化物半导体的构成成分，成为纯金属和氧化物混合存在的状态。因为纯金属和氧化物混合存在的状态是稳定的状态，所以即使半导体层的界面暴露于蚀刻液，也能够抑制构成氧化物半导体的元素的脱离等。因而，氧化物半导体的构成成分的组成比稳定化。其结果是，多个TFT(薄膜晶体管)间的特性的参差不齐的产生得到抑制。如上述那样，在包含由氧化物半导体构成的半导体层的半导体装置中，TFT间的特性的参差不齐的产生得到抑制。
根据本发明的第十一方面，在半导体层的界面中的周缘部，关于氧化物半导体的构成成分，成为纯金属和氧化物混合存在的状态。由此，该周缘部暴露于蚀刻液所致的TFT间的特性的参差不齐的产生得到抑制。
根据本发明的第十二方面，在半导体层的界面中的上表面部，关于氧化物半导体的构成成分，成为纯金属和氧化物混合存在的状态。由此，该上表面部暴露于蚀刻液所致的TFT间的特性的参差不齐的产生得到抑制。
根据本发明的第十三方面，在半导体层的与上层的界面整体中，纯金属比率提高。因此，在包含由氧化物半导体构成的半导体层的半导体装置中，TFT间的特性的参差不齐的产生得到有效抑制。
根据本发明的第十四方面，在半导体层上形成有钝化膜的半导体装置中，与本发明的第十方面一样，TFT间的特性的参差不齐的产生得到抑制。
根据本发明的第十五方面，在具备顶栅结构的TFT的半导体装置中，与本发明的第十方面一样，TFT间的特性的参差不齐的产生得到抑制。
根据本发明的第十六方面，在半导体层中不会强烈地进行还原。因此，半导体层的纯金属比率的降低受到抑制。
根据本发明的第十七方面，能够向半导体层适度地供给氧，因此，能够在半导体层的与上层的界面维持恰当的纯金属比率。
根据本发明的第十八方面，与本发明的第十七方面一样，能够在半导体层的与上层的界面维持恰当的纯金属比率。
根据本发明的第十九方面，与本发明的第十七方面一样，能够在半导体层的与上层的界面维持恰当的纯金属比率。
附图说明
图1是图7的A-A线截面图。
图2是用于对半导体层进行说明的图。
图3是表示按某个成膜条件(成膜条件A)进行钝化膜的成膜时的俄歇分析的结果的图表。
图4是表示按成膜条件A进行钝化膜的成膜时的TFT特性的图表。
图5是表示按与成膜条件A不同的成膜条件(成膜条件B)进行钝化膜的成膜时的俄歇分析的结果的图表。
图6是表示按成膜条件B进行钝化膜的成膜时的TFT特性的图表。
图7是本发明的第一实施方式的半导体装置中所含的TFT的概略俯视图。
图8是图7的B-B线截面图。
图9是用于对上述第一实施方式的半导体层中的纯金属比率进行说明的图。
图10是用于对上述第一实施方式的半导体装置的制造方法进行说明的流程图。
图11是用于对上述第一实施方式的第一变形例的半导体层中的纯金属比率进行说明的图。
图12是用于对上述第一实施方式的第二变形例的半导体层中的纯金属比率进行说明的图。
图13是本发明的第二实施方式的半导体装置中所含的TFT的概略俯视图。
图14是图13的B-B线截面图。
图15是用于对上述第二实施方式的半导体装置的制造方法进行说明的流程图。
图16是本发明的第三实施方式的半导体装置中所含的TFT的概略俯视图。
图17是图16的A-A线截面图。
图18是图16的B-B线截面图。
图19是用于对上述第三实施方式的半导体装置的制造方法进行说明的流程图。
具体实施方式
＜0.基础研究＞
在对实施方式进行说明之前，参照图2～图6对本发明的概略进行说明。本发明的半导体装置(半导体基板)由含有半导体层的多个层构成。另外，此处，假设是在半导体层的下层形成栅极绝缘膜，在半导体层的上层形成钝化膜的结构，对该结构进行说明。此外，为了便于说明而将半导体层的与钝化膜的界面(形成边界的表面)称为“Pas界面”。
如上所述，在利用光刻法进行的TFT的制作过程中，半导体层的图案的周缘部(图2中以标记51表示的部分)和上表面部(图2中以标记52表示的部分)暴露于蚀刻液。因此，在现有技术中，在半导体层的图案的周缘部和上表面部，膜质发生变化，产生TFT特性的参差不齐。
图3是表示按某个成膜条件(以下称为“成膜条件A”)进行钝化膜的成膜时的俄歇分析的结果的图表。图4是表示按该成膜条件A进行钝化膜的成膜时的TFT特性的图表。图5是表示按与成膜条件A不同的成膜条件(以下称为“成膜条件B”)进行钝化膜的成膜时的俄歇分析的结果的图表。图6是表示按该成膜条件B进行钝化膜的成膜时的TFT特性的图表。
由图3可知，在按成膜条件A进行钝化膜的成膜时，在半导体层的Pas界面附近，In(铟)和Zn(锌)几乎不以纯金属的状态存在，In和Zn以氧化物的状态存在。此外，关于半导体层，可以认为纯金属和氧化物混合存在的状态是稳定的状态。在不稳定的状态下，元素可能部分脱离。此处，因为在In、Ga(镓)和Zn中Zn最容易脱离，所以在不存在纯金属而成为不稳定的状态的区域，所有构成要素中的In的比率变高。其结果是，如图4所示，无论栅极电压的大小如何，TFT都成为导通状态。在利用图4所示那样的图表表示TFT特性时，TFT不是正常地动作。
与此相对，在按成膜条件B进行钝化膜的成膜时，如图5所示，在半导体层的Pas界面附近，关于In和Zn纯金属和氧化物混合存在。此时，In、Ga、Zn的组成比成为所期望的组成比。而且，由图6可知，TFT具有正常的TFT特性。
根据以上说明，通过使半导体层的图案的Pas界面含有一定程度的量的纯金属，半导体层的构成成分(例如In、Ga、Zn)的组成比可以认为是稳定的。因此，在本发明中，为了使半导体层的构成成分的组成比稳定，提高半导体层的Pas界面的纯金属比率(纯金属与半导体层的所有构成成分的比例)。具体而言，使得图2中以标记51表示的部分的纯金属比率，或者图2中以标记52表示的部分的纯金属比率，或者图2中以标记51表示的部分和图2中以标记52表示的部分的纯金属比率比半导体层的主体中的纯金属比率高。
根据以上的内容，以下参照附图对本发明的实施方式进行说明。
＜1.第一实施方式＞
＜1.1半导体装置(半导体基板)的结构＞
对本发明的第一实施方式的半导体装置(半导体基板)的结构进行说明。图7是本实施方式的半导体装置中包含的TFT10的概略俯视图(从上方看到的图)。另外，为了便于说明，在图7中仅示出TFT10的构成要素中的半导体层11、栅极电极12、源极电极13和漏极电极14。此外，在图7中，对所有栅极电极和栅极总线(扫描信号线)标注标记12，对所有源极电极和源极总线(视频信号线)标注标记13。
由图7可知，在栅极电极12的上层侧形成有半导体层11，在半导体层11的上层侧形成有源极电极13和漏极电极14。即，在本实施方式中，TFT10具有底栅结构，关于半导体层11与源极电极13及漏极电极14的关系，采用顶接触型(半导体层11的上表面与源极电极13和漏极电极14接触的形态)。
图1是图7的A-A线截面图。图8是图7的B-B线截面图。如图1和图8所示，本实施方式的半导体装置100中包含的TFT10包括：在玻璃基板15上形成的栅极电极12；以覆盖栅极电极12的方式形成的栅极绝缘膜16；在栅极绝缘膜16上形成的岛状的半导体层(沟道层)11；以与半导体层11接触的方式在栅极绝缘膜16上形成的源极电极13和漏极电极14；以覆盖半导体层11、源极电极13和漏极电极14的方式形成的钝化膜17；和在钝化膜17上形成的有机绝缘膜18。另外，该半导体装置100作为液晶显示装置和有机EL显示装置等显示装置的基板使用。
栅极电极12例如由依次层叠膜厚10～100nm的钛(Ti)膜、膜厚50～500nm的铝(Al)膜和膜厚50～300nm的钛膜而形成的层叠金属膜构成。另外，栅极电极12也可以由依次层叠钛膜和铜(Cu)膜而形成的层叠金属膜构成。
栅极绝缘膜16例如由在膜厚100～500nm的氮化硅(SiNx)膜上层叠膜厚20～100nm的氧化硅(SiO2)膜而形成的层叠绝缘膜构成。另外，栅极绝缘膜16既可以由依次层叠氮化硅膜和氮氧化硅膜而形成的层叠绝缘膜构成，也可以由氧化硅膜等的单层绝缘膜构成。
半导体层11是由氧化物半导体构成的氧化物半导体层。氧化物半导体层例如是In-Ga-Zn-O类的半导体层。氧化物半导体层的膜厚例如为20～200nm左右。氧化物半导体层例如含有In-Ga-Zn-O类的半导体。此处，In-Ga-Zn-O类半导体为In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga和Zn的比例(组成比)并无特别限定。例如也可以为In:Ga:Zn＝2:2:1、In:Ga:Zn＝1:1:1、In:Ga:Zn＝1:1:2等。
具有In-Ga-Zn-O类半导体层的TFT具有高的迁移率(与a-SiTFT相比超过20倍的迁移率)和低的漏电流(与a-SiTFT相比不到100分之1的漏电流)，因此优选用作驱动TFT和像素TFT。如果使用具有In-Ga-Zn-O类半导体层的TFT，则能够大幅削减显示装置的耗电。
In-Ga-Zn-O系半导体既可以为非晶硅，也可以包含晶质部分而具有结晶性。作为晶质In-Ga-Zn-O类半导体，优选c轴与层面大致垂直地取向的晶质In-Ga-Zn-O类半导体。这样的In-Ga-Zn-O类半导体的结晶结构例如在日本特开2012-134475号公报中公开。
氧化物半导体层还可以包含其它氧化物半导体来代替In-Ga-Zn-O类半导体。例如Zn-O类半导体(ZnO)、In-Zn-O类半导体(IZO(注册商标))、Zn-Ti-O类半导体(ZTO)、Cd-Ge-O类半导体、Cd-Pb-O类半导体、CdO(氧化镉)、Mg-Zn-O类半导体、In-Sn-Zn-O类半导体(例如In2O3-SnO2-ZnO)、In-Ga-Sn-O类半导体等。
此外，在本实施方式中，半导体层11的图案中的周缘部(图9中以标记61表示的部分)的纯金属比率(纯金属与半导体层11的所有构成成分的比例)比半导体层11的主体中的纯金属比率高。即，当设半导体层11的图案的周缘部的纯金属比率为“R1”、半导体层11的主体中的纯金属比率为“R2”时，R1比R2大。
在半导体层11的上表面，隔着规定的距离地配置有源极电极13和漏极电极14。如图8所示，源极电极13和漏极电极14延伸设置至栅极绝缘膜16上。源极电极13和漏极电极14例如由依次层叠膜厚10～100nm的钛膜、膜厚50～400nm的铝膜、膜厚50～300nm的钛膜而形成的层叠金属膜构成。另外，源极电极13和漏极电极14也可以由钛、铝、铜、钨(W)、钼(Mo)、钽(Ta)等的单层金属膜构成。此外，源极电极13和漏极电极14还可以由铝-钕(Nd)、钛-铝、钼-钨、铟-锡等的单层合金膜构成。进一步，源极电极13和漏极电极14也可以由在钛膜上层叠铜膜而形成的层叠金属膜、在钛膜上层叠铝膜而形成的层叠金属膜、在钛膜上层叠钼膜而形成的层叠金属膜等构成。
钝化膜17以覆盖半导体层11、源极电极13和漏极电极14的方式形成。钝化膜70例如由膜厚50～500nm的氧化硅膜构成。有机绝缘膜18为在钝化膜17的上表面形成的平坦化膜。有机绝缘膜18例如由膜厚1～4μm的丙烯酸类树脂膜构成。
＜1.2制造方法＞
参照图10，对本实施方式的半导体装置100的制造方法进行说明。首先，在玻璃基板15上，例如使用溅射法，按钛膜、铝膜、钛膜的顺序连续进行成膜，形成层叠金属膜。接着，在该层叠金属膜的表面，使用光刻法形成抗蚀剂图案。以该抗蚀剂图案为掩模，利用干式蚀刻法对层叠金属膜进行蚀刻。如以上那样形成栅极电极12(步骤S110)。另外，在该步骤S110中，还形成栅极总线、辅助电容电极、下部配线等。
接着，使用等离子体化学气相沉积法(以下，称为“等离子体CVD法”)，以覆盖包含栅极电极12的玻璃基板15整体的方式，连续地形成氮化硅膜和氧化硅膜，形成栅极绝缘膜16(步骤S120)。由此，栅极电极12被栅极绝缘膜16覆盖。
接着，使用DC(Direct Current：直流电)溅射法，在栅极绝缘膜16的表面形成含有铟、镓、锌和氧的氧化物半导体膜。氧化物半导体膜使用将氧化铟(In2O3)、氧化镓(Ga2O3)和氧化锌(ZnO)分别等摩尔混合并烧结而得到的溅射靶，利用DC溅射法形成。接着，在氧化物半导体膜的表面形成抗蚀剂图案，将该抗蚀剂图案作为掩模，利用湿式蚀刻法对氧化物半导体膜进行蚀刻。由此，形成岛状的半导体层(沟道层)11(步骤S130)。
接着，例如使用溅射法，按钛膜、铝膜、钛膜的顺序连续地进行成膜，形成层叠金属膜。之后，在该层叠金属膜的表面，使用光刻法形成抗蚀剂图案。以该抗蚀剂图案为掩模，利用干式蚀刻法对层叠金属膜进行蚀刻。如以上那样形成源极电极13和漏极电极14(步骤S140)。另外，在该步骤S140中，还形成源极总线等。
接着，使用等离子体CVD法，以覆盖包含源极电极13和漏极电极14在内的玻璃基板15整体的方式，形成钝化膜17(步骤S150)。在该步骤S150中，以使得上述的Pas界面中的半导体层11的图案的周缘部的纯金属比率比该半导体层11的主体中的纯金属比率高的方式，设定钝化膜17的成膜条件。具体而言，通过进行成膜温度、成膜功率、烘焙温度等的调整，将成膜条件最佳化。另外，以使得沟道间不被纯金属充满的方式，确定半导体层11的图案的周缘部的纯金属比率的上限值。此外，在利用氧化硅膜形成钝化膜17的情况下，在半导体层11中不会强烈地进行还原。因此，不会沟道间全部纯金属化。
接着，通过使用旋涂法在钝化膜17上例如形成丙烯酸类树脂膜，形成有机绝缘膜18(步骤S160)。
另外，在本实施方式中，通过步骤S130实现半导体层形成步骤，通过步骤S150实现上层形成步骤。
＜1.3成膜条件的具体例＞
此处，关于钝化膜17的成膜条件说明三个具体例。另外，本发明并不限定于以下的三个具体例，也可以通过其它成膜条件使得半导体层11的图案的周缘部的纯金属比率比该半导体层11的主体中的纯金属比率高。
(第一例)
将形成钝化膜17时的成膜温度设定为150度以上250度以下。另外，以采用氧化硅(SiO2)膜作为钝化膜17为前提。当在半导体层11中成为氧缺陷的状态时，由于产生载流子电子而半导体层11的电阻变低，因此TFT10的漏电流增大。关于这一点，通过如上述那样将成膜温度设定为150度以上250度以下进行钝化膜17的成膜，向半导体层11适当地供氧。由此在Pas界面维持恰当的纯金属比率。假如成膜温度设定为250度以上，则半导体层11被过度供氧，虽然半导体层11的膜中缺陷变少，但是由于金属元素氧化，Pas界面的纯金属比率降低。此外，当成膜温度设定为150度以下时，半导体层11的膜的致密性受损。因此会制作出不具有正常的TFT特性的TFT或在可靠性方面不充分的TFT。
(第二例)
将形成钝化膜17时的成膜功率设定为800W以上。另外，以采用氧化硅(SiO2)膜作为钝化膜17、基板尺寸为620mm×750mm为前提。在该第二例中，也与上述第一例一样，能够向半导体层11适度地供氧，在Pas界面维持恰当的纯金属比率。
(第三例)
将对钝化膜17实施烘焙处理时的烘焙温度设定为250度以上350度以下。另外，以采用氧化硅(SiO2)膜作为钝化膜17为前提。通过将烘焙温度设定为250度以上350度以下，能够向半导体层11恰当地供氧，在Pas界面维持恰当的纯金属比率。假如烘焙温度被设定为350度以上，则半导体层11会被过度供氧，虽然半导体层11的膜中缺陷变少，但由于金属元素氧化，Pas界面的纯金属比率降低。此外，当烘焙温度被设定为250度以下时，半导体层11的膜的致密性受损。因此会制作出不具有正常的TFT特性的TFT或在可靠性方面不充分的TFT。
＜1.4效果＞
根据本实施方式，在进行作为半导体层11的上层的钝化膜17的成膜时，以使得半导体层11的图案的周缘部的纯金属比率比该半导体层11的主体中的纯金属比率高的方式设定钝化膜17的成膜条件。由此，钝化膜17形成后，在半导体层11的图案的周缘部，关于氧化物半导体的构成成分成为纯金属和氧化物混合存在的状态。因为纯金属和氧化物混合存在的状态是稳定的状态，所以即使半导体层11的图案的周缘部暴露于蚀刻液，例如也能够抑制Zn等元素的脱离。因而，氧化物半导体的构成成分的组成比稳定化。其结果是，抑制TFT10间的特性的参差不齐(例如阈值电压的参差不齐)的产生。如上所述，根据本实施方式，在包含由氧化物半导体构成的半导体层11的半导体装置100中，TFT10间的特性的参差不齐的产生被抑制。
此外，氧化物半导体具有迁移率高且漏电流小的特性。因此，通过使用该半导体装置100作为基板，能够大幅削减显示装置的耗电。进一步，通过采用具有结晶性的In-Ga-Zn-O类半导体，能够实现显示装置的高精细化和小型化。
＜1.5变形例＞
在上述第一实施方式中，半导体层11的图案的周缘部的纯金属比率比该半导体层11的主体中的纯金属比率高。但是，本发明并不限定于此。以下，说明关于将纯金属比率提高的部分的变形例。
＜1.5.1第一变形例＞
图11是用于说明上述第一实施方式的第一变形例的半导体层11中的纯金属比率的图。在本变形例中，在进行钝化膜17的成膜时，以使得半导体层11的图案的上表面部(图11中以标记62表示的部分)的纯金属比率比该半导体层11的主体中的纯金属比率高的方式设定钝化膜17的成膜条件。由此，在钝化膜17形成后，在半导体层11的图案的上表面部，纯金属比率变高。因此，即使半导体层11的图案的上表面部暴露于蚀刻液，在该上表面部，也能够抑制氧化物半导体的构成成分的组成比的参差不齐的产生。其结果是，TFT10间的特性的参差不齐的产生被抑制。
＜1.5.2第二变形例＞
图12是用于说明上述第一实施方式的第二变形例的半导体层11中的纯金属比率的图。在本变形例中，在进行钝化膜17的成膜时，以使得半导体层11的图案的周缘部(图12中以标记61表示的部分)和上表面部(图12中以标记62表示的部分)这两者的纯金属比率比该半导体层11的主体中的纯金属比率高的方式，设定钝化膜17的成膜条件。由此，在钝化膜17形成后，在半导体层11的图案的周缘部和上表面部，纯金属比率变高。因此，即使半导体层11的图案的周缘部、上表面部暴露于蚀刻液，在该周缘部和该上表面部，也能够抑制氧化物半导体的构成成分的组成比的参差不齐的产生。这样，在上述的Pas界面整体抑制氧化物半导体的构成成分的组成比的参差不齐的产生，因此TFT10间的特性的参差不齐的产生被有效抑制。
＜2.第二实施方式＞
＜2.1半导体装置(半导体基板)的结构＞
对本发明的第二实施方式的半导体装置(半导体基板)的结构进行说明。另外，对于与上述第一实施方式相同之处省略说明。图13是本实施方式的半导体装置中所含的TFT20的概略俯视图(从上方看到的图)。由图13可知，在栅极电极22的上层侧形成有半导体层21，在半导体层21的下层侧形成有源极电极23和漏极电极24。即，在本实施方式中，TFT20具有底栅结构，关于半导体层21与源极电极23及漏极电极24的关系，采用底接触型(半导体层21的下表面与源极电极23及漏极电极24接触的形态)。
图14是图13的B-B线截面图。图13的A-A线截面图为图1所示。如图1和图14所示，本实施方式的半导体装置200中包含的TFT20包括：在玻璃基板25上形成的栅极电极22；以覆盖栅极电极22的方式形成的栅极绝缘膜26；在栅极绝缘膜26上形成的源极电极23和漏极电极24；以与源极电极23及漏极电极24接触的方式在栅极绝缘膜26上形成的岛状的半导体层(沟道层)21；以覆盖半导体层21、源极电极23和漏极电极24的方式形成的钝化膜27；和在钝化膜27上形成的有机绝缘膜28。另外，栅极电极22、栅极绝缘膜26、源极电极23、漏极电极24、半导体层21、钝化膜27和有机绝缘膜28的结构与上述第一实施方式相同。
在本实施方式中，半导体层21的图案中的周缘部的纯金属比率也比半导体层21的主体中的纯金属比率高。另外，也可以与上述第一实施方式的第一变形例一样，半导体层21的图案中的上表面部的纯金属比率比半导体层21的主体中的纯金属比率高。此外，还可以与上述第一实施方式的第二变形例一样，半导体层21的图案中的周缘部和上表面部这两者的纯金属比率比半导体层21的主体中的纯金属比率高。
＜2.2制造方法＞
参照图15，对本实施方式的半导体装置200的制造方法进行说明。另外，图15的步骤S210、步骤S220、步骤S250和步骤S260分别相当于图10的步骤S110、步骤S120、步骤S150和步骤S160。在本实施方式中，在进行栅极绝缘膜的形成(步骤S220)之后，形成源极电极13和漏极电极14(步骤S230)。然后，在源极电极13和漏极电极14形成之后，形成半导体层(沟道层)21(步骤S240)。另外，在本实施方式中，通过步骤S240实现半导体层形成步骤，通过步骤S250实现上层形成步骤。
此外，在本实施方式中，也在形成钝化膜27(步骤S250)时，以使得上述的Pas界面中的半导体层21的图案的周缘部的纯金属比率比该半导体层21的主体中的纯金属比率高的方式设定钝化膜27的成膜条件。
＜2.3效果＞
根据本实施方式，在包含由氧化物半导体构成的半导体层21且关于半导体层21与源极电极23及漏极电极24的关系采用底接触型的半导体装置200中，与上述第一实施方式一样地抑制TFT20间的特性的参差不齐的产生。
＜3.第三实施方式＞
＜3.1半导体装置(半导体基板)的结构＞
对本发明的第三实施方式的半导体装置(半导体基板)的结构进行说明。另外，对于与上述第一实施方式相同之处省略说明。图16是本实施方式的半导体装置中包含的TFT30的概略俯视图(从上方看到的图)。由图16可知，在半导体层31的上层侧形成有栅极电极32。即，在本实施方式中，TFT30具有顶栅结构。此外，在栅极电极32的上层侧形成有源极电极33和漏极电极34。
图17是图16的A-A线截面图。图18是图16的B-B线截面图。如图17和图18所示，本实施方式的半导体装置300中包含的TFT30包括在玻璃基板35上形成的第一绝缘膜36、在第一绝缘膜36上形成的岛状的半导体层(沟道层)31、在半导体层31上形成的第二绝缘膜37、在第二绝缘膜37上形成的栅极电极32、以覆盖栅极电极32的方式形成的第三绝缘膜38以及在半导体层31上形成的源极电极33和漏极电极34。
半导体层31为氧化物半导体层，与上述第一实施方式同样地构成。栅极电极32、源极电极33和漏极电极34与上述第一实施方式同样地构成。
第一绝缘膜36例如由膜厚约100nm的氧化硅(SiO2)膜构成。第二绝缘膜37例如由膜厚约250nm的氧化硅(SiO2)膜构成。第三绝缘膜38例如由膜厚约1000nm的氧化硅(SiO2)膜构成。另外，第一绝缘膜36、第二绝缘膜37和第三绝缘膜38既可以由氮化硅(SiNx)膜构成，也可以由依次层叠氮化硅膜和氧化硅膜而形成的层叠绝缘膜构成。
在本实施方式中，提高半导体层31的与第二绝缘膜37的界面(以下，为了便于说明而称为“第二绝缘膜界面”)的纯金属比率。更详细而言，第二绝缘膜界面中的半导体层31的图案的周缘部的纯金属比率比该半导体层31的主体中的纯金属比率高。另外，也可以与上述第一实施方式的第一变形例一样，使得半导体层31的图案中的上表面部的纯金属比率比半导体层31的主体中的纯金属比率高。此外，还可以与上述第一实施方式的第二变形例一样，使得半导体层31的图案中的周缘部和上表面部这两者的纯金属比率比半导体层31的主体中的纯金属比率高。
＜3.2制造方法＞
参照图19，对本实施方式的半导体装置300的制造方法进行说明。首先，使用等离子体CVD法，在玻璃基板35上形成氧化硅膜，形成第一绝缘膜36(步骤S310)。
接着，使用DC溅射法，在第一绝缘膜36的表面形成含有铟、镓、锌和氧的氧化物半导体膜。氧化物半导体膜使用将氧化铟(In2O3)、氧化镓(Ga2O3)和氧化锌(ZnO)分别等摩尔混合并烧结而得到的溅射靶，利用DC溅射法形成。接着，在氧化物半导体膜的表面形成抗蚀剂图案，将该抗蚀剂图案作为掩模，利用湿式蚀刻法对氧化物半导体膜进行蚀刻。由此，形成岛状的半导体层(沟道层)31(步骤S320)。
接着，使用等离子体CVD法，以覆盖半导体层31的方式，形成第二绝缘膜37(步骤S330)。在该步骤S330中，以使得上述的第二绝缘膜界面中的半导体层31的图案的周缘部的纯金属比率比该半导体层31的主体中的纯金属比率高的方式设定第二绝缘膜37的成膜条件。具体而言，通过进行成膜温度、成膜功率、烘焙温度等的调整，将成膜条件最佳化。
接着，在第二绝缘膜37上，例如使用溅射法，按钛膜、铝膜、钛膜的顺序连续进行成膜，形成层叠金属膜。接着，在该层叠金属膜的表面，使用光刻法形成抗蚀剂图案。以该抗蚀剂图案为掩模，利用干式蚀刻法对层叠金属膜进行蚀刻。如以上那样形成栅极电极32(步骤S340)。另外，在该步骤S340中，还形成栅极总线、辅助电容电极、下部配线等。
接着，利用等离子体CVD法或溅射法，形成第三绝缘膜38(步骤S350)。之后，在氧化物半导体层31上的第二绝缘膜37和第三绝缘膜38形成接触孔。
接着，例如使用溅射法，按钛膜、铝膜、钛膜的顺序连续地进行成膜，形成层叠金属膜。之后，在该层叠金属膜的表面，使用光刻法形成抗蚀剂图案。以该抗蚀剂图案为掩模，利用干式蚀刻法对层叠金属膜进行蚀刻。如以上那样形成源极电极33和漏极电极34(步骤S360)。另外，在该步骤S360中，还形成源极总线等。
＜3.3效果＞
根据本实施方式，在具备包含由氧化物半导体构成的半导体层31的顶栅结构的TFT30的半导体装置300中，与上述第一实施方式一样，能够抑制TFT30间的特性的参差不齐的产生。
＜4.其它＞
本发明并不限定于上述各实施方式，只要不脱离本发明的范围就能够进行各种变形。例如，半导体装置的层结构也可以为上述各实施方式所示以外的结构。
附图标记的说明
10、20、30 TFT(薄膜晶体管)
11、21、31 半导体层
12、22、32 栅极电极
13、23、33 源极电极
14、24、34 漏极电极
15、25、35 玻璃基板
16、26 栅极绝缘膜
17、27 钝化膜
18、28 有机绝缘膜
36 第一绝缘膜
37 第二绝缘膜
38 第三绝缘膜
100、200、300 半导体装置(半导体基板)

Claims (19)

1.一种半导体装置，其是以形成薄膜晶体管的方式层叠有包含由氧化物半导体构成的半导体层的多个层的半导体装置，该半导体装置的特征在于：
在所述半导体层中，表示纯金属与所述氧化物半导体的所有构成成分的比例的纯金属比率，与所述半导体层的主体中相比，在所述半导体层的与所述半导体层的上层的界面更高。
2.如权利要求1所述的半导体装置，其特征在于：
所述界面中的所述半导体层的图案的周缘部的纯金属比率比所述主体中的纯金属比率高。
3.如权利要求1所述的半导体装置，其特征在于：
所述界面中的所述半导体层的图案的上表面部的纯金属比率比所述主体中的纯金属比率高。
4.如权利要求1所述的半导体装置，其特征在于：
所述界面中的所述半导体层的图案的周缘部的纯金属比率和所述界面中的所述半导体层的图案的上表面部的纯金属比率这两者，比所述主体中的纯金属比率高。
5.如权利要求1所述的半导体装置，其特征在于：
作为所述半导体层的上层，形成有用于保护所述半导体层的钝化膜。
6.如权利要求1所述的半导体装置，其特征在于：
作为所述半导体层的上层，形成有用于将所述薄膜晶体管的栅极电极与所述半导体层绝缘的绝缘膜。
7.如权利要求1所述的半导体装置，其特征在于：
所述半导体层的上层由氧化硅膜构成。
8.如权利要求1所述的半导体装置，其特征在于：
所述氧化物半导体为氧化铟镓锌。
9.如权利要求8所述的半导体装置，其特征在于：
所述氧化铟镓锌具有结晶性。
10.一种半导体装置的制造方法，该半导体装置是以形成薄膜晶体管的方式层叠有包含由氧化物半导体构成的半导体层的多个层的半导体装置，该制造方法的特征在于，包括：
形成所述半导体层的半导体层形成步骤；和
形成所述半导体层的上层的上层形成步骤，
在所述上层形成步骤中，以使得在所述半导体层中，表示纯金属与所述氧化物半导体的所有构成成分的比例的纯金属比率，与所述半导体层的主体中相比，在所述半导体层的与所述半导体层的上层的界面更高的方式，进行所述上层的成膜。
11.如权利要求10所述的制造方法，其特征在于：
在所述上层形成步骤中，以使得所述界面中的所述半导体层的图案的周缘部的纯金属比率比所述主体中的纯金属比率高的方式，进行所述上层的成膜。
12.如权利要求10所述的制造方法，其特征在于：
在所述上层形成步骤中，以使得所述界面中的所述半导体层的图案的上表面部的纯金属比率比所述主体中的纯金属比率高的方式，进行所述上层的成膜。
13.如权利要求10所述的制造方法，其特征在于：
在所述上层形成步骤中，以使得所述界面中的所述半导体层的图案的周缘部的纯金属比率和所述界面中的所述半导体层的图案的上表面部的纯金属比率这两者比所述主体中的纯金属比率高的方式，进行所述上层的成膜。
14.如权利要求10所述的制造方法，其特征在于：
在所述上层形成步骤中，作为所述半导体层的上层，形成钝化膜。
15.如权利要求10所述的制造方法，其特征在于：
在所述上层形成步骤中，作为所述半导体层的上层，形成用于将所述薄膜晶体管的栅极电极与所述半导体层绝缘的绝缘膜。
16.如权利要求10所述的制造方法，其特征在于：
所述半导体层的上层由氧化硅膜构成。
17.如权利要求16所述的制造方法，其特征在于：
在所述上层形成步骤中，形成所述氧化硅膜时的成膜温度设定为150度以上250度以下。
18.如权利要求16所述的制造方法，其特征在于：
在所述上层形成步骤中，形成所述氧化硅膜时的成膜功率设定为800W以上。
19.如权利要求16所述的制造方法，其特征在于：
在所述上层形成步骤中，对所述氧化硅膜实施烘焙处理时的烘焙温度设定为250度以上350度以下。
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