JP5322531B2 - 配線基板の製造方法 - Google Patents

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Description

本発明は配線基板の製造方法に係り、さらに詳しくは、半導体パッケージの基板に適用できる配線基板の製造方法に関する。
従来、基板の上に配線層と樹脂層とが相互に形成された多層配線を備えたビルドアップ配線板がある。従来技術のビルドアップ配線板の製造方法では、図１（ａ）に示すように、まず、基板１００の上に第１配線層２００を形成する。次いで、図１（ｂ）に示すように、第１配線層２００の上に樹脂フィルムを圧着することにより層間絶縁層３００を形成する。
続いて、図１（ｃ）に示すように、層間絶縁層３００をレーザ加工することにより、第１配線層２００に到達する深さのビアホールＶＨを形成する。
さらに、図１（ｄ）に示すように、過マンガン酸カリウム溶液などでビアホールＶＨ内をデスミア処理することにより、ビアホールＶＨの底に残留する樹脂スミアをクリーニングする。このとき同時に、過マンガン酸カリウム溶液によってビアホールＶＨの側面及び層間絶縁層３００の表面に凹凸が形成されて粗面化される。
次いで、セミアディティブ法によってビアホールＶＨを介して第１配線層２００に接続される第２配線層を層間絶縁層３００の上に形成する。詳しく説明すると、図２（ａ）に示すように、まず、ビアホールＶＨの内面及び層間絶縁層３００の上に銅からなるシード層４２０を無電解めっきにより形成する。層間絶縁層３００の表面を粗化することより、アンカー効果によってシード層４２０が層間絶縁層３００の上に密着性よく形成される（図２（ａ）の部分拡大断面図）。
続いて、図２（ｂ）に示すように、シード層４２０の上に、第２配線層が配置される部分に開口部５００ａが設けられためっきレジスト５００を形成する。さらに、シード層４２０をめっき給電経路に利用する電解めっきにより、ビアホールＶＨ内及びめっきレジスト５００の開口部５００ａに銅めっき層４４０を形成する。その後に、図２（ｃ）に示すように、めっきレジスト５００を除去してシード層４２０を露出させる。
次いで、図２（ｄ）に示すように、銅めっき層４４０をマスクにしてシード層４２０をウェットエッチングすることにより、シード層４２０と銅めっき層４４０とにより構成される第２配線層４００を得る。
特許文献１には、絶縁樹脂基板の表面を改質処理してアミド基を生成させ、還元電位が銅より卑である金属酸化物層を形成した後に、銅を析出させることにより、密着性の高い数十ミクロン以下の微細な銅配線を形成することが記載されている。
特許文献２には、多層ビルドアップ基板などの被加工物の表面に収差除去シートを設けた状態でレーザ加工した後に、収差除去シートを取り除くことにより、被加工物の形状崩れを防止すると共に、高アスペクト比の加工形状を得ることが記載されている。
特開２０００−２８６５５９号公報 特開２００４−２０２５１７号公報
前述した従来技術において、ビアホールＶＨ内をデスミア処理する際に（図１（ｄ））、ビア接続の信頼性が得られるようにデスミア処理を十分に行うと、層間絶縁層３００の表面粗さ（Ｒａ）は４００〜１０００ｎｍとなり、表面の凹凸がかなり大きくなってしまう。
前述したセミアディティブ法でのシード層４２０をエッチングする工程では、層間絶縁層３００の表面の凹凸が大きいほど残渣が発生しやすい傾向がある。
このため、図３（ａ）に示すように、従来技術では、シード層４２０をエッチングする際にかなりのオーバーエッチングが必要となるので、エッチレートの高いシード層４２０のアンダーカット量が大きくなり、出来上がりの第２配線層４００の線幅も細くなりやすい。
このため、図３（ｂ）に示すように、特に、第２配線層４００のライン：スペースが１５：１５μｍ以下になってくると、第２配線層４００の設計幅に対するシード層４２０のアンダーカット量の比率が大きくなり、線幅が設計スペックよりかなり細くなってしまい、引いては配線層がパターン飛びしてしまう。
このように、従来技術では、配線層のライン：スペースが１５：１５μｍ以下の設計ルールになると、設計スペックの配線層を歩留りよく形成することは困難である。
本発明は以上の課題を鑑みて創作されたものであり、配線層の微細化（ライン：スペースが１５：１５μｍ以下）に対応できると共に、配線層とその下の絶縁層との十分な密着性が得られる配線基板の製造方法を提供することを目的とする。
上記課題を解決するため、本発明は配線基板の製造方法に係り、下地層の上に第１配線層を形成する工程と、前記第１配線層の上に、絶縁層と保護層とを形成する工程と、前記保護層及び前記絶縁層を加工することにより、前記第１配線層に到達するビアホールを形成する工程と、前記保護層をマスクにして前記ビアホール内をデスミア処理してその側面を粗化する第１の粗化処理工程と、前記保護層を除去して前記絶縁層の表面を露出させる工程と、前記絶縁層の表面を粗化する第２の粗化処理工程と、前記ビアホールを介して前記第１配線層に接続される第２配線層を前記絶縁層の上に形成する工程とを有し、前記絶縁層の表面粗さ（Ｒａ）は、前記ビアホールの側面の表面粗さ（Ｒａ）より低く設定され、前記絶縁層の表面を粗化する第２の粗化処理工程は、プラズマで処理する工程、ウェットエッチングで処理する工程、又は前記絶縁層の表面にＵＶ照射する工程であることを特徴とする。
本発明では、まず、第１配線層の上に絶縁層と保護層（ＰＥＴフィルムや金属層など）とが積層された積層体を形成した後に、それらを加工して第１配線層に到達するビアホールを形成する。さらに、保護層をマスクにしてビアホール内をデスミア処理してその側面を粗化する（第１の粗化処理工程）。第１の粗化処理工程では、絶縁層は保護層で被覆されて処理されるので、十分なデスミア処理を行っても絶縁層の表面は平滑のままで維持される。次いで、保護層を除去して絶縁層の表面を露出させる。
その後に、本発明の一つの好適な態様では、絶縁層の表面を第２の粗化処理工程で粗化する。この態様では、第１の粗化処理工程でデスミア処理を行う際に絶縁層を保護層で被覆しておき、保護層を除去した後に第２の粗化処理工程で絶縁層の表面粗化が行われる。このように、ビアホールのデスミア処理（粗化処理）と絶縁層の表面粗化とを別の工程で行うようにしているので、絶縁層の表面が所望の粗さになるように調整することができ、過大な凹凸が形成されることが回避される。
このような方法を採用することにより、絶縁層の表面を微細加工と密着性を両立させることができる適度な表面粗さに調整することができる。これにより、特に、セミアディティブ法によってビアホールを介して第１配線層に接続される第２配線層を絶縁層の上に形成する場合、シード層のオーバーエッチング量を抑えることができるので、微細な配線層（例えば、ライン：スペース＝１５：１５μｍ以下）を歩留りよく形成できるようになる。
しかも、ビアホール内は第１のプラズマ処理によって十分にデスミア処理されるので、ビア導通の十分な信頼性を確保することができる。
また、本発明の別の一つの好適な態様では、保護層を除去して絶縁層の表面を露出させた後に、絶縁層の表面を粗化せずに、第２配線層が絶縁層の上に形成される。この態様の場合、例えば、絶縁層としてフィラー（含有率：３０〜７０ｗｔ％）が分散された樹脂が使用され、保護層として金属層が使用される。そして、金属層で被覆された状態で樹脂が熱処理されて硬化して絶縁層となる。その後に、金属層を除去することにより、表面粗さ（Ｒａ）が小さく、かつ配線層との密着性の高い絶縁層が得られる。
また、上記課題を解決するため、本発明は配線基板に係り、第１配線層と、前記第１配線層の上に形成された絶縁層と、前記絶縁層に設けられて、前記第１配線層に到達するビアホールと、前記絶縁層の上に形成され、前記ビアホールを介して前記第１配線層に接続された第２配線層とを有し、前記絶縁層の表面粗さ（Ｒａ）は、前記ビアホールの側面の表面粗さ（Ｒａ）より低く設定されていることを特徴とする。
上記した配線基板の製造方法を採用することにより、絶縁層の表面粗さ（Ｒａ）とビアホールの側面の表面粗さ（Ｒａ）とをそれぞれ独立して最適値に設定することができる。本発明の配線基板では、絶縁層の表面粗さ（Ｒａ）がビアホールの側面の表面粗さ（Ｒａ）より低く設定されている。
しかも、上記した製造方法で説明したように、絶縁層の表面粗さ（Ｒａ）を小さくしつつ、絶縁層の表面を配線層との密着性が高い状態にすることができる。これにより、絶縁層の上に微細な配線層が歩留りよく形成されると共に、ビア接続の高い信頼性が得られ、電気特性の優れた高性能な配線基板が構成される。
以上説明したように、本発明では、配線層の微細化（ライン：スペースが１５：１５μｍ以下）に対応できると共に、配線層とその下の絶縁層との十分な密着性が得られる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図４〜図７は本発明の第１実施形態の配線基板の製造方法を示す断面図である。第１実施形態の配線基板の製造方法では、図４（ａ）に示すように、まず、基板１０の上に銅などからなるパターン状の第１配線層２０を形成する。第１配線層２０の形成方法は後述するセミアディティブ法などの各種の方法を採用することができる。
第１配線層２０が形成される下地層として基板１０（ガラスエポキシ樹脂など）を例示するが、基板１０上に形成された絶縁層などであってもよく、基板１０はリジットタイプであってもよいし、フレキシブルタイプであってもよい。
次いで、図４（ｂ）に示すように、樹脂フィルム３４の上に保護層３６が設けられた保護層付きフィルム３２を用意する。樹脂フィル３４はエポキシ樹脂やポリイミド樹脂などからなり、保護層３６はＰＥＴ（ポリエチレンテレフタレート）フィルム、レジスト、銅箔やアルミニウム箔などの金属箔などからなる。保護層３６は樹脂フィルム３４から容易に剥離できるように仮接着されている。
そして、保護層付きフィルム３２の樹脂フィルム３４の面を基板１０の上に熱圧着して第１配線層２０を樹脂フィルム３４で被覆する。その後に、図４（ｃ）に示すように、保護層付きフィルム３２を熱処理して硬化させることにより層間絶縁層３０を得る。これにより、第１配線層２０が層間絶縁層３０で被覆され、層間絶縁層３０の上に保護層３６が形成された状態となる。
保護層３６は、後述するように、ビアホール内をプラズマでデスミア処理する際に、層間絶縁層３０の表面に不必要な凹凸が生じないように防御するために設けられる。また、保護層３６は、樹脂フィルム３４を圧着して層間絶縁層３０を形成する際に、層間絶縁層３０に損傷が生じないように保護する機能もある。
なお、上記した形態では、好適な例として、保護層付きフィルム３２を第１配線層２０の上に圧着したが、第１配線層２０の上に絶縁層と保護層とが順に積層された積層体を形成すればよい。つまり、第１配線層２０の上に、樹脂フィルムを圧着するなどして層間絶縁層３０を形成した後に、層間絶縁層３０の上に保護層３６を剥離できるように仮接着してもよい。
次いで、図５（ａ）に示すように、保護層３６及び層間絶縁層３０をレーザ加工することにより、第１配線層２０に到達する深さのビアホールＶＨを形成する。なお、ドリル加工や異方性ドライエッチング（ＲＩＥなど）によってビアホールＶＨを形成してもよい。
続いて、図５（ｂ）に示すように、保護層３６をマスクにしてビアホールＶＨ内を第１のプラズマで処理することにより、ビアホールＶＨ内をデスミア処理する（第１の粗化処理工程）。これにより、ビアホールＶＨ内に残留する樹脂スミアがクリーニングされる。また同時に、ビアホールＶＨの側面がプラズマ処理されて粗化される（図５（ｂ）の部分拡大図）。好適には、ビアホールＶＨの側面の表面粗さ（Ｒａ）は１００〜６００ｎｍに設定される。
本実施形態では、保護層３６をマスクとしてビアホールＶＨ内がプラズマによってデスミア処理されるので、層間絶縁層３０の表面は保護層３６によってプラズマから防御される。従って、ビアホールＶＨ内を十分にデスミア処理するとしても、層間絶縁層３０の表面は何ら影響を受けず平滑の状態で維持される。
第１のプラズマ処理（第１の粗化処理工程）で使用されるガスとしては、ＣＦ4（四フッ化炭素）などのフッ素原子を含むガス、Ｃｌ2（塩素）などの塩素原子を含むガス、ＨＢｒ（臭化水素）などの臭素原子を含むガス、Ｈｅ（ヘリウム）、Ａｒ（アルゴン）、Ｘｅ（キセノン）などの希ガス、Ｏ2（酸素）、Ｈ2Ｏ（水）、Ｈ2（水素）、Ｎ2（窒素）、及びＮＨ3（アンモニア）の群から選択されるいずれかのガス、又は２つ以上のガスを組み合わせた混合ガスが使用される。好適なガスの一例としては、ＣＦ4にＯ2又はＮ2などが添加された混合ガスが使用される。
プラズマ処理は、ドライエッチング装置によって行われ、そのエッチング方式としては、異方性ドライエッチング（ＲＩＥなど）でもよいし、等方性ドライエッチングであってもよい。
ビアホールＶＨ内のデスミア処理（粗化処理）工程は、上記したプラズマ処理の他に、ウェットエッチングで処理してもよい。ウェットエッチングよるデスミア処理では、過マンガン酸系溶液（好適な例としては過マンガン酸カリウム溶液）によって層間絶縁層３０（絶縁樹脂）の表面がエッチングされて粗化される。絶縁樹脂の表面を粗化できるエッチャント（薬液）であれば過マンガン酸系溶液の他にも各種のものを使用することができる。
その後に、必要に応じて、ビアホールＶＨ内を超音波水洗によって洗浄する。次いで、図５（ｃ）に示すように、保護層３６を除去して層間絶縁層３０の表面を露出させる。保護層３６としてＰＥＴフィルム、銅箔、アルミニウム箔を使用する場合は、周縁部からそれらを剥離することによって除去する。保護層３６としてレジストを使用する場合は、レジスト剥離液又はドライアッシングによって除去される。
前述したように、第１のプラズマ処理（第１の粗化処理）では、層間絶縁層３０は保護層３６でプラズマから防御されるので、露出する層間絶縁層３０の表面は平滑面となっている。
続いて、図６（ａ）に示すように、層間絶縁層３０を第２のプラズマで処理することにより、層間絶縁層３０の表面に凹凸を形成して粗面化する（第２の粗化処理）（部分拡大図）。このとき、ビアホールＶＨは既に第１のプラズマ処理によってデスミア処理されているので、ビアホールＶＨのデスミア処理を考慮することなく、層間絶縁層３０の表面が所要の粗さに設定されるようにプラズマ処理の条件が調整される。好適には、層間絶縁層３０の表面粗さ（Ｒａ）は１０〜１００ｎｍに設定される。
ビアホールＶＨ内は、第１のプラズマ処理に加えて第２のプラズマ処理が行われることになるが、ビアホールＶＨの側面やその底部の第１配線層２０がさらに粗化されるだけであり、特に問題は発生しない。
第２のプラズマ処理（第２の粗化処理）で使用されるガスとしては、前述した第１のプラズマ処理と同様に、ＣＦ4などのフッ素原子を含むガス、Ｃｌ2などの塩素原子を含むガス、ＨＢｒなどの臭素原子を含むガス、Ｈｅ、Ａｒ、Ｘｅなどの希ガス、Ｏ2、Ｈ2Ｏ、Ｈ2、Ｎ2、及びＮＨ3の群から選択されるいずれかのガス、又は２つ以上のガスを組み合わせた混合ガスが使用される。
同様に、好適なガスの一例としては、ＣＦ4にＯ2又はＮ2などが添加された混合ガスが使用される。また同様に、プラズマ処理の方式としては、異方性ドライエッチング（ＲＩＥなど）でもよいし、等方性ドライエッチングであってもよい。
ドライエッチング装置において、ガスの種類やガスの流量、チャンバ圧力、ＲＦパワー、処理時間などを調整することにより、層間絶縁層３０の表面を所要の表面粗さに設定することができる。このため、本実施形態では、従来技術と違って、層間絶縁層３０の表面に過大な凹凸が形成されることなく、層間絶縁層３０の表面は、微細な配線層の形成に適した所要の表面粗さに調整された粗化面となる。従って、後述するように、設計スペックの線幅の微細な第２配線層を十分な密着性をもって層間絶縁層３０の上に形成することができる。
あるいは、層間絶縁層３０の表面粗化は、上記したプラズマ処理の他に、ＵＶ（紫外線）照射によって行ってもよい。例えば、層間絶縁層３０をＴｉＯ2懸濁溶液に浸漬した状態で、ＵＶ光（主波長：２５３．７ｎｍ）を照射することによって、層間絶縁層３０の表面改質を行うことによりプラズマ処理と同等な粗化面を得ることができる。
または、前述したビアホールＶＨのデスミア工程（第１の粗化処理工程）と同様に、過マンガン酸系溶液などによるウェットエッチング処理によって層間絶縁層３０の表面を粗化してもよい。
このように、第２の粗化処理工程では、プラズマ処理、ウェットエッチング処理、又はＵＶ照射を使用することができる。そして、好適には、第２の粗化処理工程は、第１の粗化処理工程（デスミア処理）より層間絶縁層３０に対して粗化能力が弱い条件に設定される。
本実施形態では、層間絶縁層３０の表面粗さ（Ｒａ）とビアホールＶＨの側面の表面粗さ（Ｒａ）とをそれぞれ独立して最適値に設定することが可能である。ビア接続の信頼性及び配線層のさらなる微細化を考慮する場合は、層間絶縁層３０の表面粗さ（Ｒａ）をビアホールＶＨの側面の表面粗さ（Ｒａ）より低く設定することが好ましい。
次に、層間絶縁層３０の上にセミアディティブ法によって第２配線層を形成する方法について説明する。図６（ｂ）に示すように、まず、ビアホールＶＨの内面及び層間絶縁層３０の上に、銅などからなるシード層４２を形成する。シード層４２は無電解めっき又はスパッタ法によって形成される。
前述したように、層間絶縁層３０の表面は適度に粗化されているので（表面粗さ（Ｒａ）：１０〜１００ｎｍ）、シード層４２はアンカー効果によって層間絶縁層３０の上に十分な密着性をもって形成される（図６（ｂ）の部分拡大図）。
続いて、図６（ｃ）に示すように、第２配線層が配置される部分に開口部１２ａが設けられためっきレジスト１２をシード層４２の上に形成する。めっきレジスト１２は、ドライフィルムレジストを貼着するか、あるいは液状レジストを塗布した後に、フォトリソグラフィ（露光・現像）によってパターン化されて形成される。
その後に、図７（ａ）に示すように、シード層４２をめっき給電経路に利用する電解めっきによりビアホールＶＨ内からめっきレジスト１２の開口部１２ａにかけて銅などからなる金属めっき層４４を形成する。さらに、図７（ｂ）に示すように、めっきレジスト１２を除去することによりシード層４２を露出させる。
次いで、図７（ｃ）に示すように、金属めっき層４４をマスクにしてシード層４２をエッチングする。これにより、シード層４２と金属めっき層４４とにより構成される第２配線層４０が層間絶縁層３０の上に形成される。
本実施形態では、層間絶縁層３０を保護層３６で保護した状態で、第１のプラズマ処理でビアホールＶＨ内のデスミア処理（第１の粗化処理）を行い、保護層３６を除去した後に、第２のプラズマ処理で層間絶縁層３０の表面を粗化している（第２の粗化処理）。つまり、ビアホールＶＨのデスミア処理と層間絶縁層３０の表面粗化とを別のプラズマ処理で独立して処理するようにしている。
このため、層間絶縁層３０の表面の凹凸が必要以上に大きく設定されることが回避され、層間絶縁層３０の表面を所望の表面粗さ（表面粗さ（Ｒａ）：１０〜１００ｎｍ）に設定することができる。従って、セミアディティブ法におけるシード層４２のエッチング工程でのオーバーエッチング量を従来技術より減らすことが可能になる。層間絶縁層３０の凹凸が小さくなるにつれて、シード層４２の残渣が発生しにくくなるからである。
これにより、第２配線層４０のライン：スペースが１５：１５μｍ以下の設計ルールになるとしても、第２配線層４０は設計スペック内の線幅で形成され、パターン飛びも発生しなくなる。しかも、層間絶縁層３０の表面粗さ（Ｒａ）が１０〜１００ｎｍに設定されて適度に粗化されるので、アンカー効果によって第２配線層４０の十分な密着性が得られる。
さらに、ビアホールＶＨもプラズマ処理によって十分にデスミア処理されるので、第１配線層２０と第２配線層４０とのビアホールＶＨを介するビア接続の十分な信頼性を得ることができる。
このように、本実施形態では、ビアホールＶＨのデスミア処理と層間絶縁層３０の表面粗化を別の工程で行うようにしたので、ビアホールＶＨのデスミア処理が十分に行われると共に、層間絶縁層３０の表面を所望の粗さに調整して粗化することができる。
これにより、セミアディティブ法で形成される配線層の微細化を図ることができ、かつ配線層の十分な密着性を確保できる共に、ビア接続の十分な信頼性を得ることができる。
第１配線層２０を形成する工程から第２配線層４０を形成する一連の工程を繰り返すことにより、ｎ層（ｎは２以上の整数）の多層配線層を任意に形成することができる。
本発明では、セミアディティブ法で微細な配線層を歩留りよく形成する際に特に有用であるが、セミアディティブ法の他に、サブトラクティブ法やフルアディティブ法などの各種の配線形成方法に適用してもよく、その場合も配線層の密着性やビア接続の信頼性を十分に確保することができる。
配線基板を構成する一例としては、特に図示しないが、基板１０には貫通電極（スルーホールめっき層など）が設けられており、基板１０の両面側に貫通電極を介して相互接続される配線層が積層される。そして、基板１０の一方の面側に半導体チップが実装され、他方の面側に外部接続端子が設けられる。
本実施形態では、微細な配線層を歩留りよく形成できるので、高性能な半導体チップを実装するための配線基板を容易に製造することができる。
（第２の実施の形態）
図８〜図１１は本発明の第２実施形態の配線基板の製造方法を示す断面図、図１２は同じく配線基板の一例を示す断面図である。
第２実施形態が第１実施形態と異なる点は、第１実施形態の層間絶縁層３０の表面を粗化する第２の粗化工程（図６（ａ））を省略することにある。第２実施形態では、第１実施形態と同一工程については、その詳しい説明を省略する。
第２実施形態の配線基板の製造方法では、図８（ａ）に示すように、まず、第１実施形態と同様に、基板１０の上に銅などからなるパターン状の第１配線層２０を形成する。
次いで、図８（ｂ）に示すように、樹脂フィルム３４の上に金属層３７（保護層）が設けられた金属層付きフィルム３３を用意する。樹脂フィルム３４としては、シリカなどのフィラーが３０〜７０ｗｔ％の含有率で分散されたエポキシ樹脂フィルムなどが好適に使用される。また、金属層３７としては、銅層などの金属層を蒸着などで樹脂フィルム３４の上に成膜してもよいし、あるいは、銅箔やアルミニウム箔などの金属箔を樹脂フィルムの上に接着してもよい。
そして、金属層付きフィルム３３の樹脂フィルム３４の面を基板１０の上に熱圧着して第１配線層２０を樹脂フィルム３４で被覆する。その後に、図８（ｃ）に示すように、金属層付きフィルム３３を温度：１８０℃、処理時間：３０分の条件で熱処理して硬化させることにより層間絶縁層３０を得る。これにより、第１配線層２０が層間絶縁層３０で被覆され、層間絶縁層３０の上に金属層３７が形成された状態となる。
金属層３７は、第１実施形態と同様に、ビアホール内をデスミア処理する際に、層間絶縁層３０の表面に不必要な凹凸が生じないように防御するために設けられる。
なお、上記した形態では、好適な例として、金属層付きフィルム３３を第１配線層２０の上に圧着したが、第１配線層２０の上に絶縁層３０と金属層３７とが順に積層された積層体を形成すればよい。つまり、第１配線層２０の上に樹脂フィルム３４を圧着した後に、金属箔を貼着してもよい。あるいは、第１配線層２０の上に樹脂フィルム３４を圧着した後に、蒸着などによって金属層を成膜してもよい。この場合も、樹脂フィルム３４は、金属層３７で被覆された状態で熱処理されて層間絶縁層３０となる。
次いで、図９（ａ）に示すように、金属層３７及び層間絶縁層３０をレーザ加工などにより、第１配線層２０に到達する深さのビアホールＶＨを形成する。続いて、図９（ｂ）に示すように、第１実施形態と同様に、金属層３７をマスクにしてビアホールＶＨ内をデスミア処理（粗化処理）する。
デスミア処理としては、第１実施形態と同様に、プラズマ処理、又は過マンガン酸系溶液などを使用するウェットエッチング処理を採用することができる。これにより、ビアホールＶＨ内に残留する樹脂スミアがクリーニングされる。また同時に、ビアホールＶＨの側面が粗化される（図９（ｂ）の部分拡大図）。ビアホールＶＨの側面の表面粗さ（Ｒａ）は１００〜６００ｎｍ（好適には３００ｎｍ程度）に設定される。
本実施形態では、金属層３７をマスクとしてビアホールＶＨ内がデスミア処理されるので、層間絶縁層３０の表面は金属層３７によってデスミア処理から防御される。従って、ビアホールＶＨ内を十分にデスミア処理するとしても、層間絶縁層３０の表面は何ら影響を受けない。
続いて、図９（ｃ）に示すように、金属層３７を除去して層間絶縁層３０の上面を露出させる。金属層３７として金属箔を使用する場合は、周縁部からそれらを剥離することによって除去する。また、金属層が蒸着などで成膜される場合は、ウェットエッチングによって除去される。金属層３７の膜厚（０．５〜１μｍ程度）は第１配線層２０の膜厚（３０〜４０μｍ）に対してかなり薄く設定されるので、第１配線層２０及び金属層３７が共に銅からなる場合であっても特に問題は発生しない。
第２実施形態では、第１実施形態と違って、層間絶縁層３０の表面の粗化処理工程が省略される。このとき、金属層３７を除去した後の層間絶縁層３０の表面粗さ（Ｒａ）は１０〜１００ｎｍ（好適には１０〜５０ｎｍ）となる。
第２実施形態では、前述したように、３０〜７０ｗｔ％の含有率でフィラーが分散された樹脂フィルム３４を金属層３７で被覆した状態で熱処理することによって樹脂フィルム３４を硬化している。このような手法を採用することにより、層間絶縁層３０の表面粗化を特別に行なわなくとも、層間絶縁層３０の表面は配線層との密着性がよい状態となる。
このように、第２実施形態では、層間絶縁層３０の表面粗さ（Ｒａ：１０〜１００ｎｍ）は、層間絶縁層３０に設けられたビアホールＶＨの側面の表面粗さ（Ｒａ：１００〜６００ｎｍ）より小さく設定される。
なお、第２実施形態では、層間絶縁層３０の表面を粗化せずに配線層の高い密着性を得るには、樹脂フィルム３４を被覆する保護層として金属層３７が適している。保護層としてＰＥＴフィルムやレジストなどを使用することも可能であるが、その場合は、金属層３７を使用する場合より配線層の密着性が低くなる傾向がある。保護層の材料によって層間絶縁層３０の表面状態が変化するためである。
また、フィラーが分散された樹脂フィルム３４を使用して層間絶縁層３０を形成することにより、層間絶縁層３０と第１配線層２０との間で熱膨張係数（ＣＴＥ）を近似させることができるので、多層配線の信頼性を向上させるという観点からも都合がよい。
次に、第１実施形態と同様に、層間絶縁層３０の上にセミアディティブ法によって第２配線層が形成される。まず、図１０（ａ）に示すように、ビアホールＶＨの側面及び層間絶縁層３０の上に、銅などからなるシード層４２を形成する。
第２実施形態では、層間絶縁層３０の表面粗化を行わないが、表面が配線層との密着性がよい状態となっているので、シード層４２は層間絶縁層３０の上に十分な密着性をもって形成される。しかしながら、第２実施形態では、層間絶縁層３０の表面粗化が省略されることから、第１実施形態よりもアンカー効果による密着性は低くなる傾向がある。
このため、第２実施形態では、スパッタ法によってシード層４２を形成することが好ましい。スパッタ法を使用することにより、上述した粗化処理を行っていない層間絶縁層３０の上に十分な密着強度でシード層４２が形成される。
続いて、図１０（ｃ）に示すように、第２配線層が配置される部分に開口部１２ａが設けられためっきレジスト１２をシード層４２の上に形成する。その後に、シード層４２をめっき給電経路に利用する電解めっきによりビアホールＶＨ内からめっきレジスト１２の開口部１２ａにかけて銅などからなる金属めっき層４４を形成する。さらに、図１１（ａ）に示すように、めっきレジスト１２を除去することによりシード層４２を露出させる。
次いで、図１１（ｂ）に示すように、金属めっき層４４をマスクにしてシード層４２をエッチングする。これにより、シード層４２と金属めっき層４４とにより構成される第２配線層４０が層間絶縁層３０の上に形成される。
第２実施形態では、層間絶縁層３０の表面粗化を行わないので、第１実施形態よりも層間絶縁層３０の表面粗さ（Ｒａ）を小さく設定することができる。従って、セミアディティブ法におけるシード層４２のエッチング工程でのオーバーエッチング量を第１実施形態より減らすことが可能になる。これにより、第１実施形態よりも微細な第２配線層４０を歩留りよく形成することができる。
しかも、層間絶縁層３０の表面粗さ（Ｒａ）を小さく設定しつつ、層間絶縁層３０の表面を配線層との密着性がよい状態にすることができるので、十分な密着性をもつ第２配線層４０が層間絶縁層３０上に形成される。
さらに、ビアホールＶＨを十分にデスミア処理することができるので、第１配線層２０と第２配線層４０とのビアホールＶＨを介するビア接続の十分な信頼性を得ることができる。
次に、第２実施形態の配線基板について説明する。図１２は本発明の第２実施形態の配線基板の一例を示す断面図である。図１２に示すように、第２実施形態の配線基板１では、コア基板５０にはスルーホールＴＨが設けられており、スルーホールＴＨには貫通電極５２が充填されている。
コア基板５０の両面側には、貫通電極５２を介して相互接続された第１配線層６０がそれぞれ形成されている。あるいは、両面側の第１配線層６０がスルーホールＴＨの内壁に設けられたスルーホールめっき層を介して相互接続され、スルーホールＴＨ内の孔が樹脂で充填されていてもよい。
また、コア基板５０の両面側には第１配線層６０を被覆する層間絶縁層７０がそれぞれ形成されている。コア基板５０の両面側の層間絶縁層７０には第１配線層６０に到達するビアホールＶＨがそれぞれ設けられている。ビアホールＶＨの側面は前述した方法によって粗化されており、その表面粗さ（Ｒａ）は１００〜６００ｎｍ（好適には３００ｎｍ程度）に設定されている。
また、層間絶縁層７０の表面は粗化処理が行われておらず、その表面粗さ（Ｒａ）は１０〜１００ｎｍ（好適には１０〜５０ｎｍ）に設定されている。層間絶縁層７０は、例えば、シリカなどのフィラーが３０〜７０ｗｔ％の含有率で分散されたエポキシ樹脂から形成される。
コア基板５０の両面側の層間絶縁層７０の上には、ビアホールＶＨを介して第１配線層６０に電気接続された第２配線層６２がそれぞれ形成されている。さらに、コア基板５０の両面側には、第２配線層６２の接続部上に開口部７２ａが設けられたソルダレジスト７２がそれぞれ形成されている。第２配線層６２の接続部にはＮｉ／Ａｕめっき層などからなるコンタクト層（不図示）が形成される。
そして、コア基板５０の一方の面側の第２配線層６２の接続部に半導体チップが実装され、他方の面側の第２配線層６２の接続部に外部接続端子が設けられる。なお、コア基板５０の両面側に形成される配線層の積層数は任意に設定することができる。
第２実施形態の配線基板１では、層間絶縁層７０の第２配線層６２が形成された面の表面粗さ（Ｒａ）が層間絶縁層７０に設けられたビアホールＶＨの側面の表面粗さ（Ｒａ）より低く設定されている。
第２実施形態では、層間絶縁層７０の表面は粗化処理されていないが、層間絶縁層７０の表面を配線層との密着性がよい状態とすることができる。つまり、層間絶縁層７０の表面粗さ（Ｒａ）を１０〜５０ｎｍと小さく設定しても第２配線層６２の十分な密着性が得られるようになっている。このため、十分な密着性をもつ微細な第２配線層６２を歩留りよく形成することができる。
また、ビアホールＶＨの側面は十分に粗化されているので、第１配線層６０と第２配線層６２とのビアホールＶＨを介するビア接続の十分な信頼性を得ることができる。さらには、多段のスタックビアを形成する場合であってもビア導通の信頼性を確保することができる。
このように、第２実施形態の配線基板１では、平滑な層間絶縁層７０（表面粗さ（Ｒａ）：１００ｎｍ以下）の上に微細な配線層６２（ライン：スペースが１５：１５μｍ以下）が密着性よく形成される。これにより、電気特性が優れた配線基板を構成することができ、高性能な半導体チップを実装するための実装基板として使用することができる。
なお、本発明では、層間絶縁層の表面粗さ（Ｒａ）がビアホールの側面の表面粗さ（Ｒａ）より低く設定されていればよく、図１２に例示した配線基板１以外にも、コア基板をもたないコアレス配線基板などの各種配線基板に適用することができる。
図１（ａ）〜（ｄ）は従来技術の配線基板の製造方法を示す断面図（その１）である。 図２（ａ）〜（ｄ）は従来技術の配線基板の製造方法を示す断面図（その２）である。 図３（ａ）及び（ｂ）は従来技術の配線基板の製造方法の問題点を示す断面図である。 図４（ａ）〜（ｃ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（その１）である。 図５（ａ）〜（ｃ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（その２）である。 図６（ａ）〜（ｃ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（その３）である。 図７（ａ）〜（ｃ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（その４）である。 図８（ａ）〜（ｃ）は本発明の第２実施形態の配線基板の製造方法を示す断面図（その１）である。 図９（ａ）〜（ｃ）は本発明の第２実施形態の配線基板の製造方法を示す断面図（その２）である。 図１０（ａ）〜（ｃ）は本発明の第２実施形態の配線基板の製造方法を示す断面図（その３）である。 図１１（ａ）及び（ｂ）は本発明の第２実施形態の配線基板の製造方法を示す断面図（その４）である。 図１２は本発明の第２実施形態の配線基板の一例を示す断面図である。
符号の説明
１…配線基板、１０…基板、１２…めっきレジスト、１２ａ…開口部、２０，６０…第１配線層、３０，７０…層間絶縁層、３２…保護層付きフィルム、３３…金属層付フィルム、３４…樹脂フィルム、３６…保護層、３７…金属層、４０，６２…第２配線層、４２…シード層、４４…金属めっき層、５０…コア基板、７２…ソルダレジスト、７２ａ…開口部、ＶＨ…ビアホール、ＴＨ…スルーホール。

Claims (5)

  1. 下地層の上に第１配線層を形成する工程と、
    前記第１配線層の上に、絶縁層と保護層とを形成する工程と、
    前記保護層及び前記絶縁層を加工することにより、前記第１配線層に到達するビアホールを形成する工程と、
    前記保護層をマスクにして前記ビアホール内をデスミア処理してその側面を粗化する第１の粗化処理工程と、
    前記保護層を除去して前記絶縁層の表面を露出させる工程と、
    前記絶縁層の表面を粗化する第２の粗化処理工程と、
    前記ビアホールを介して前記第１配線層に接続される第２配線層を前記絶縁層の上に形成する工程とを有し、
    前記絶縁層の表面粗さ（Ｒａ）は、前記ビアホールの側面の表面粗さ（Ｒａ）より低く設定され、
    前記絶縁層の表面を粗化する第２の粗化処理工程は、プラズマで処理する工程、ウェットエッチングで処理する工程、又は前記絶縁層の表面にＵＶ照射する工程であることを特徴とする配線基板の製造方法。
  2. 前記第２配線層を形成する工程は、
    前記ビアホール内及び前記絶縁層の上にシード層を形成する工程と、
    前記シード層の上に、前記第２配線層が配置される部分に開口部が設けられたレジストを形成する工程と、
    前記シード層をめっき給電経路に利用する電解めっきにより、前記ビアホール及び前記レジストの開口部に金属めっき層を形成する工程と、
    前記レジストを除去する工程と、
    前記金属めっき層をマスクにして前記シード層をエッチングすることにより、前記シード層及び前記金属めっき層から構成される前記第２配線層を得る工程とを含むことを特徴とする請求項１に記載の配線基板の製造方法。
  3. 前記保護層は、ＰＥＴフィルム、レジスト、又は金属層のいずれかであることを特徴とする請求項１又は２に記載の配線基板の製造方法。
  4. 前記プラズマによる処理は、ドライエッチング装置による異方性エッチング又は等方性エッチングにより行われることを特徴とする請求項１乃至３のいずれか一項に記載の配線基板の製造方法。
  5. 前記プラズマで使用されるガスは、フッ素原子を含むガス、希ガス、酸素、水、水素、窒素、及びアンモニアの群から選択される１つのガス、又は２つ以上を組み合わせた混合ガスであることを特徴とする請求項４に記載の配線基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5138459B2 (ja) * 2008-05-15 2013-02-06 新光電気工業株式会社 配線基板の製造方法
JP5282487B2 (ja) * 2008-08-28 2013-09-04 住友ベークライト株式会社 多層プリント配線板の製造方法、多層プリント配線板および半導体装置
JP2011100798A (ja) * 2009-11-04 2011-05-19 Panasonic Electric Works Co Ltd 回路基板
JP5483658B2 (ja) * 2010-07-29 2014-05-07 京セラＳｌｃテクノロジー株式会社 配線基板の製造方法
CN104797093B (zh) * 2010-08-10 2018-01-02 日立化成株式会社 树脂组合物、树脂固化物、配线板及配线板的制造方法
US8952540B2 (en) * 2011-06-30 2015-02-10 Intel Corporation In situ-built pin-grid arrays for coreless substrates, and methods of making same
JP6057641B2 (ja) * 2012-09-20 2017-01-11 新光電気工業株式会社 配線基板及びその製造方法
JP6322885B2 (ja) * 2012-11-01 2018-05-16 味の素株式会社 プリント配線板の製造方法
WO2014104154A1 (ja) * 2012-12-27 2014-07-03 ウシオ電機株式会社 デスミア処理方法およびデスミア処理装置
US8945984B2 (en) * 2013-02-28 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace methods and structures in packaging
US20140353019A1 (en) * 2013-05-30 2014-12-04 Deepak ARORA Formation of dielectric with smooth surface
JP6247032B2 (ja) * 2013-07-01 2017-12-13 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
KR101531097B1 (ko) * 2013-08-22 2015-06-23 삼성전기주식회사 인터포저 기판 및 이의 제조방법
JP6228785B2 (ja) * 2013-09-02 2017-11-08 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP6234132B2 (ja) 2013-09-19 2017-11-22 新光電気工業株式会社 配線基板の製造方法
JP5874720B2 (ja) 2013-12-20 2016-03-02 ウシオ電機株式会社 配線基板材料のデスミア処理方法、配線基板材料の製造方法および複合絶縁層形成材料
JP5967147B2 (ja) * 2013-12-26 2016-08-10 ウシオ電機株式会社 デスミア処理装置
JP6503633B2 (ja) * 2014-04-24 2019-04-24 味の素株式会社 回路基板の製造方法
JP6375243B2 (ja) * 2014-05-21 2018-08-15 新光電気工業株式会社 配線基板の製造方法
JP2016025217A (ja) * 2014-07-22 2016-02-08 日立化成株式会社 プリント配線板及びその製造方法並びに熱硬化性樹脂組成物及び樹脂フィルム
JP2016051870A (ja) * 2014-09-02 2016-04-11 イビデン株式会社 パッケージ基板及びパッケージ基板の製造方法
JP2016058615A (ja) * 2014-09-11 2016-04-21 凸版印刷株式会社 プリント配線板およびその製造方法
JP2016092307A (ja) * 2014-11-07 2016-05-23 株式会社アルバック 樹脂基板の加工方法
JP6507668B2 (ja) * 2015-01-26 2019-05-08 日立化成株式会社 プリント配線板の製造方法
KR20160099381A (ko) * 2015-02-12 2016-08-22 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
JP2016207893A (ja) * 2015-04-24 2016-12-08 イビデン株式会社 プリント配線板およびその製造方法
JP2016213283A (ja) * 2015-05-01 2016-12-15 ソニー株式会社 製造方法、および貫通電極付配線基板
EP3386282A4 (en) * 2015-11-30 2019-07-17 Toppan Printing Co., Ltd. MULTILAYER FITTED PCB AND METHOD FOR THE MANUFACTURE THEREOF
JP6672895B2 (ja) * 2016-03-03 2020-03-25 ウシオ電機株式会社 配線基板の製造方法
JP2017199824A (ja) * 2016-04-28 2017-11-02 株式会社ジェイデバイス 半導体パッケージの製造方法
CN106376184B (zh) * 2016-07-22 2019-02-01 深南电路股份有限公司 埋入式线路制作方法和封装基板
JP2018166173A (ja) * 2017-03-28 2018-10-25 日本メクトロン株式会社 プリント配線板の製造方法、および保護フィルム
JP6658722B2 (ja) * 2017-12-25 2020-03-04 味の素株式会社 プリント配線板の製造方法
JP2019121771A (ja) * 2018-01-11 2019-07-22 イビデン株式会社 プリント配線板
JP7424741B2 (ja) * 2018-05-31 2024-01-30 株式会社レゾナック 配線基板の製造方法
JP7263710B2 (ja) * 2018-07-26 2023-04-25 株式会社レゾナック 配線基板の製造方法
JP6627944B2 (ja) * 2018-10-09 2020-01-08 味の素株式会社 回路基板の製造方法
JP7430990B2 (ja) * 2019-06-26 2024-02-14 新光電気工業株式会社 配線基板の製造方法
JP2021009911A (ja) * 2019-07-01 2021-01-28 株式会社アルバック 電子部品の製造方法
JP7120261B2 (ja) * 2020-02-05 2022-08-17 味の素株式会社 プリント配線板の製造方法及び半導体装置の製造方法
EP3890456A1 (en) * 2020-03-31 2021-10-06 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier hole cleaning by dry etching with protected insulation layer
JP7512122B2 (ja) 2020-08-06 2024-07-08 新光電気工業株式会社 配線基板の製造方法
US11393747B2 (en) * 2020-08-31 2022-07-19 Advanced Semiconductor Engineering, Inc. Substrate structure having roughned upper surface of conductive layer
KR20220074373A (ko) * 2020-11-27 2022-06-03 엘지이노텍 주식회사 회로기판 및 이의 제조 방법
JP7529562B2 (ja) 2020-12-28 2024-08-06 Tdk株式会社 電子部品及びその製造方法
KR20230050025A (ko) * 2021-10-07 2023-04-14 엘지이노텍 주식회사 회로기판 및 이를 포함하는 패키지 기판

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4707565A (en) * 1985-03-19 1987-11-17 Nitto Boseki Co., Ltd. Substrate for printed circuit
JP2993065B2 (ja) * 1990-07-27 1999-12-20 三菱瓦斯化学株式会社 表面平滑金属箔張積層板
US6286207B1 (en) * 1998-05-08 2001-09-11 Nec Corporation Resin structure in which manufacturing cost is cheap and sufficient adhesive strength can be obtained and method of manufacturing it
JP4240243B2 (ja) * 1998-07-17 2009-03-18 日立化成工業株式会社 ビルドアップ多層配線板の製造方法
JP2001007468A (ja) * 1999-06-24 2001-01-12 Nec Kansai Ltd 配線基板，多層配線基板およびその製造方法
CN100496195C (zh) * 2001-09-05 2009-06-03 日本瑞翁株式会社 多层电路基板、树脂基材及其制造方法
US6596384B1 (en) * 2002-04-09 2003-07-22 International Business Machines Corporation Selectively roughening conductors for high frequency printed wiring boards
JP2007073834A (ja) * 2005-09-08 2007-03-22 Shinko Electric Ind Co Ltd 絶縁樹脂層上の配線形成方法
JP4895795B2 (ja) * 2006-12-20 2012-03-14 新光電気工業株式会社 多層配線基板の製造方法

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