JP4852160B2 - ソレノイド駆動回路 - Google Patents

Description

本発明は電磁弁を駆動するソレノイド駆動回路に関するものである。

電磁弁を駆動させるものとして、ソレノイドコイルに通電することでプランジャ吸着動作を行わせるソレノイド駆動回路が知られている。ソレノイド駆動回路としては、特許文献１に示すように、コンデンサを含むタイマ回路と、タイマ回路によって規定されるタイマ時間に亘ってオンとなることでプランジャ吸着動作に対応した吸着電流が流れる吸着トランジスタと、タイマ時間経過後にオンとなることで吸着電流よりも小さい保持電流が流れる保持トランジスタと、を備えているものが知られている。

ここで、ソレノイドコイルへの通電が停止することによってサージ電圧が発生する。当該サージ電圧を吸収するために、特許文献１のソレノイド駆動回路は、ソレノイドコイルに対して並列に逆接続されたダイオードを備えている。サージ電圧はダイオードの順方向の閾値電圧まで吸収されるため、他の素子に対するサージ電圧の影響が低減されている。

特開平１０−１８４９７４号公報

しかしながら、サージ電圧が閾値電圧よりも小さくなるまでソレノイドコイルに電流が流れる。この場合、ダイオードの順方向の閾値電圧は低電圧（１Ｖ程度）であるため、サージ電圧に基づくソレノイドコイルの通電時間が長くなり、サージ電圧に起因する電磁弁の応答遅れ時間が長くなる。

ここで、近年では高速切換可能な電磁弁が求められている。このため、上記サージ電圧による応答遅れ時間が長い場合、高速切換に対応できないといった不都合が生じ得る。

本発明は、こうした実情に鑑みてなされたものであり、サージ電圧に起因する応答遅れを抑制することにより高速切換可能なソレノイド駆動回路を提供することを主たる目的とするものである。

以下、上記課題を解決するのに有効な手段等について効果等を示しつつ説明する。

手段１．通電されることにより磁界を発生し、電磁弁を駆動させるソレノイドコイルと、前記ソレノイドコイルに対して直列に接続されたスイッチング素子と、を備え、前記ソレノイドコイル及び前記スイッチング素子の直列接続体は電源電圧を印加する一対の電源端子に接続されており、前記電源電圧が印加されている状況において前記スイッチング素子がオン状態となることにより前記ソレノイドコイルの通電経路が形成され、当該ソレノイドコイルの通電が行われるソレノイド駆動回路において、前記スイッチング素子として、前記電源電圧が印加されてからあらかじめ定められた特定時間が経過するまでオン状態となる第１スイッチング素子と、前記第１スイッチング素子に対して並列に接続され、前記電源電圧が印加されている間に亘ってオン状態となる第２スイッチング素子と、を備え、前記ソレノイドコイルの通電経路として、前記第１スイッチング素子を介した第１通電経路と、前記第２スイッチング素子を介した第２通電経路と、が設けられており、前記第２通電経路上には、当該第２通電経路上を流れる電流が前記第１通電経路上を流れる電流よりも小さくなるように制限抵抗が設けられており、前記各通電経路とは別に、前記第１スイッチング素子の入力端子と前記一対の電源端子の一方とを接続する第１入力経路と、前記第２スイッチング素子の入力端子と前記一方の電源端子とを接続する第２入力経路と、が並列に設けられており、前記第１入力経路上に設けられ、前記特定時間に亘って前記第１スイッチング素子に対して当該第１スイッチング素子がオン状態となる駆動電力を供給するタイマ回路と、ツェナダイオード又はバリスタを有し、前記ソレノイドコイルへの通電が停止した場合に発生するサージ電圧を前記ツェナダイオード又は前記バリスタが導通状態となる閾値電圧まで吸収するサージ吸収回路と、を備え、前記閾値電圧まで吸収されたサージ電圧が前記各スイッチング素子に印加されるように構成されていることを特徴とするソレノイド駆動回路。

手段１によれば、電源電圧が印加されると各スイッチング素子がオン状態となる。この場合、第２通電経路上には制限抵抗が設けられているため、第１通電経路を電流が流れる。その後、電源電圧の印加開始タイミングに対して特定時間が経過したタイミングで、第１スイッチング素子がオフ状態となり、第２通電経路を電流が流れる。当該電流は、第１通電経路上を流れる電流よりも小さい。これにより、電源電圧の印加が開始されることに基づいて電磁弁のプランジャ吸着動作に対応した電流を流し、当該プランジャ吸着動作完了後はその電流よりも小さい電流を流すことにより消費電力の低減を図ることができる。

かかる構成において、サージ電圧が発生した場合、当該サージ電圧はツェナダイオード又はバリスタによって閾値電圧であるツェナ電圧又はバリスタ電圧まで吸収される。これらツェナ電圧又はバリスタ電圧は、ダイオードの順方向の閾値電圧よりも高く設定することができるため、サージ電圧を吸収するものとしてダイオードが設ける構成と比較して、閾値電圧維持時間を短くすることができる。これにより、電磁弁の応答遅れ時間の短縮化を図ることができ、高速切換に対応することができる。よって、電磁弁の高速切換に対応することができる。しかしながら、閾値電圧が高く設定されている状況において当該閾値電圧まで下げられたサージ電圧が比較的耐圧性の弱い素子に印加されると、当該素子が破壊するおそれがある。特にタイマ回路としてコンデンサを設ける場合にはサージ電圧によってコンデンサが破壊されるおそれがある。

これに対して、本手段によれば、閾値電圧まで吸収されたサージ電圧が各スイッチング素子に印加されるため、当該サージ電圧が他の素子に印加されることが規制される。これにより、他の素子へのサージ電圧の影響を低減することができる。よって、他の素子の破壊等を抑制しつつ、電磁弁の応答遅れ時間の短縮化を図ることができる。

手段２．前記サージ吸収回路は、前記ソレノイドコイルに対して並列に接続されているとともに、前記各スイッチング素子に対して直列に接続されており、前記サージ電圧が前記各入力経路に伝送されないように前記各入力経路と前記各通電経路とが独立していることを特徴とする手段１に記載のソレノイド駆動回路。

手段２によれば、ソレノイドコイルに対して並列にサージ吸収回路が設けられているため、サージ電圧が発生した場合には、ソレノイドコイルとサージ吸収回路とで閉ループ回路が形成される。そして、サージ電圧が閾値電圧となるまで閉ループ回路にてサージ電圧が吸収される。

かかる構成において、サージ電圧によって各スイッチング素子がオン状態となると、サージ電圧がスイッチング素子ではなく他の素子に印加され、当該他の素子が破壊されるおそれがある。

また、ソレノイド駆動回路に対して並列に他の回路を設ける場合、サージ電圧保護の観点から、本ソレノイド駆動回路に対して並列にサージ電圧に対して順方向となるようにダイオードを設ける場合がある。この場合、サージ電圧によってスイッチング素子がオン状態となると、スイッチング素子、ダイオード及びソレノイドコイルによって閉ループ回路が形成される。すると、サージ電圧が閾値電圧よりも更に低い電圧（ダイオードの順方向の閾値電圧）になるまでソレノイドコイルにおいて電流が流れ続ける。このため、他の素子に対するサージ電圧の影響を低減することができる一方、電磁弁の応答遅れ時間がツェナダイオード又はバリスタの閾値電圧に基づく応答遅れ時間よりも長くなる。

これに対して、本手段によれば、各スイッチング素子の入力経路と、サージ電圧が発生する各通電経路とがそれぞれ独立しているため、サージ電圧が各入力経路に対して伝送されない。これにより、各スイッチング素子がサージ電圧に基づいてオン状態とならない。よって、上記不都合を回避することができる。

手段３．前記第２入力経路上には、前記第２スイッチング素子の入力端子に供給する駆動電力を規定する規定抵抗が設けられており、前記タイマ回路は、時定数抵抗及び当該時定数抵抗に対して直列に接続されたコンデンサを備え、前記各入力経路が接続されることで前記規定抵抗、前記時定数抵抗及び前記コンデンサを含む閉ループが形成されており、前記閉ループは、前記コンデンサに蓄積された電荷の放電が行われる放電経路を構成することを特徴とする手段１又は手段２に記載のソレノイド駆動回路。

手段３によれば、電源電圧の印加が停止した場合、各入力経路を接続することで形成された閉ループにて、コンデンサに蓄積された電荷の放電が行われる。この場合、各スイッチング素子に対して供給される駆動電力を規定するものとして、第１入力経路上には時定数抵抗及びコンデンサが設けられており、第２入力経路上には規定抵抗が設けられている。このため、各入力経路上に、所定の閾値電圧が印加された場合に非導通状態から導通状態となる半導体素子を設ける必要がない。これにより、放電経路上に上記半導体素子を設けないようにすることにより、コンデンサに蓄積された電荷を好適に放電させることができる。

すなわち、仮にコンデンサの放電経路上に発光ダイオードやトランジスタ等の半導体素子が設けられている場合、これらの半導体素子が導通状態となるのに必要な閾値電圧に対応した電荷が放電されることなく残留する。この残留電荷は自然放電によって放出されることとなるため、コンデンサに蓄積された電荷が完全に放電するまでに要する放電時間が長くなる。すると、電源電圧の印加が停止してから再度電源電圧の印加が開始されたタイミングにおいて、コンデンサに電荷が残留している場合がある。この場合、残留している電荷量に応じて特定時間が変動するため、プランジャ吸着動作が完了する前に第１スイッチング素子がオフ状態となるおそれがある。かといって、上記残留電荷量に基づく第１スイッチング素子のオン時間の変動に対応させて特定時間を長く設定すると、消費電力の増大化が懸念される。

これに対して、本手段によれば、放電経路上に半導体素子を設けないようにすることによって、自然放電を行うことなくコンデンサに蓄積された電荷が完全に放電させることができるため、自然放電が行われる場合と比較して放電時間を短くすることができる。これにより、特定時間を短く設定することができ、消費電力の低減を図ることができる。

手段４．前記コンデンサに蓄積された電荷の放電が完了するのに要する時間が、前記サージ電圧が前記閾値電圧まで吸収されるのに要する時間よりも短くなるように前記規定抵抗の抵抗値が設定されていることを特徴とする手段３に記載のソレノイド駆動回路。

手段４によれば、タイマ回路としてコンデンサが設けられている状況において電源電圧の印加が停止すると、サージ電圧が発生するとともに、コンデンサの放電が開始される。この場合、第２入力経路を介してコンデンサに蓄積されている電荷が第２スイッチング素子の入力端子に対して入力され、第２スイッチング素子がオン状態となるおそれがある。

これに対して、本手段によれば、サージ電圧が閾値電圧になるタイミングよりも前のタイミングでコンデンサの電荷の放電が完了するように規定抵抗の抵抗値が設定されているため、サージ電圧が閾値電圧となるタイミングにおいて第２スイッチング素子はオフ状態となっている。これにより、手段２にて説明した効果を確保しつつ、コンデンサに蓄積された電荷を好適に放電させることができる。

手段５．前記第１スイッチング素子はＮＰＮ型の第１バイポーラトランジスタであり、前記第２スイッチング素子はＮＰＮ型の第２バイポーラトランジスタであり、前記各通電経路は、前記ソレノイドコイルの一端を前記一対の電源端子の＋端子に接続するとともに、他端を前記各バイポーラトランジスタのコレクタ端子に接続し、さらに前記各バイポーラトランジスタのエミッタ端子を前記一対の電源端子の−端子に接続することで形成されるものであり、前記制限抵抗は、前記第２バイポーラトランジスタのコレクタと前記ソレノイドコイルの他端との間に設けられており、前記第１入力経路は、前記第１バイポーラトランジスタのベース端子を、前記タイマ回路を構成する時定数抵抗及びコンデンサを介して前記＋端子に接続するとともに、抵抗を介して前記−端子に接続することで形成されるものであり、前記第２入力経路は、前記第２バイポーラトランジスタのベース端子を、第１規定抵抗を介して前記＋端子に接続するとともに、第２規定抵抗を介して前記−端子に対して接続することで形成されるものであり、前記ツェナダイオード又はバリスタは、前記ソレノイドコイルに対して並列に接続されるとともに前記各バイポーラトランジスタに対して直列に接続されていることを特徴とする手段１乃至４のいずれか１に記載のソレノイド駆動回路。

手段５によれば、電源電圧が印加された場合にソレノイドコイルに対してプランジャ吸着動作に対応した吸着電流を流し、特定時間が経過した場合には吸着電流よりも小さい保持電流を流すことができる。そして、電源電圧の印加が停止した場合には各バイポーラトランジスタがオフ状態となる。この場合、ソレノイドコイルにおいてサージ電圧が発生するが、当該サージ電圧は各バイポーラトランジスタのベースに入力されないようになっているため、サージ電圧に基づいて各バイポーラトランジスタがオン状態となることが抑制されている。

また、電源電圧の印加が停止した場合には、コンデンサに蓄積された電荷は各入力経路を介して放電される。この場合、各入力経路上には導通状態となるために所定の閾値電圧を要する半導体素子が設けられていないため、コンデンサに蓄積された電荷が残留することなく放電される。これにより、吸着電流が流れる特定時間の変動を抑制することができ、特定時間の短縮化を図ることができる。よって、消費電力の低減を図ることができる。

第１実施形態のソレノイド駆動回路の回路図。 ソレノイドコイルに流れる電流変化及びソレノイド駆動回路の動作を説明するためのタイミングチャート。 （ａ）サージ電圧の吸収の様子を説明するための説明図、（ｂ）コンデンサの放電の様子を説明するための説明図。 第２実施形態のソレノイド駆動回路の回路図。

＜第１実施形態＞
以下、本発明の第１実施形態について図面を参照しつつ説明する。図１は電磁弁を駆動させるソレノイド駆動回路１０の回路図である。

ソレノイド駆動回路１０は、プランジャ吸着動作を行うソレノイドコイル１１と、当該ソレノイドコイル１１に対して直列に接続された吸着トランジスタ１２（第１スイッチング素子）とを備えている。吸着トランジスタ１２はＮＰＮ型のバイポーラトランジスタである。なお、以降の説明においてバイポーラトランジスタを単にトランジスタと言う。

ソレノイドコイル１１の一端はスイッチ１３を介して一対の電源端子１４ａ，１４ｂのうちの一方の電源端子に対応する＋端子１４ａに接続されている。ソレノイドコイル１１の他端は吸着トランジスタ１２のコレクタに接続されている。吸着トランジスタ１２のエミッタはダイオード１５を介して他方の電源端子に対応する−端子１４ｂに接続されている。吸着トランジスタ１２のベースには、スイッチ１３及びタイマ回路１６を介して＋端子１４ａが接続されている。当該吸着トランジスタ１２のベースと＋端子１４ａとを接続する経路が第１入力経路に相当する。

タイマ回路１６は、スイッチ１３がオンとなってから（電源電圧が印加されてから）特定時間に亘って、吸着トランジスタ１２のベースに対して当該吸着トランジスタ１２がオン（導通状態）となる駆動電流を供給するものである。具体的には、タイマ回路１６は、コンデンサ２１と当該コンデンサ２１に対して直列に接続された抵抗２２（時定数抵抗）とを備えている。抵抗２２及びコンデンサ２１の直列接続体を介して＋端子１４ａからの電源電圧が吸着トランジスタ１２のベースに印加されるように各素子が接続されている。これにより、スイッチ１３がオフからオンとなり＋端子１４ａから電源電圧（例えば＋２４Ｖ）が印加された場合には、コンデンサ２１に電荷が蓄積されるまで吸着トランジスタ１２のベースに駆動電流が供給され、吸着トランジスタ１２がオンとなる。

この場合、吸着トランジスタ１２を介してソレノイドコイル１１に所定の電流が流れる。吸着トランジスタ１２を介した通電経路が第１通電経路Ａに相当する。

ちなみに、ソレノイド駆動回路１０は、タイマ回路１６に対して直列に接続された抵抗２３を備えている。当該抵抗２３の一端はコンデンサ２１に接続されており、他端はダイオード１５を介して−端子１４ｂに接続されている。これにより、スイッチ１３がオフとなった場合（電源電圧の印加が停止した場合）にはコンデンサ２１に蓄積された電荷が抵抗２２，２３を介して放電される。このため、抵抗２２，２３はコンデンサ２１の放電経路を形成するものであるとも言える。

なお、コンデンサ２１に電荷が蓄積されていない状況において電源電圧が印加された場合に、吸着トランジスタ１２のベースに対して駆動電流が供給されるように各抵抗２２，２３の抵抗値が設定されている。

ソレノイド駆動回路１０は、ソレノイドコイル１１の通電経路として上記第１通電経路Ａの他に、第１通電経路Ａを流れる電流よりも小さい電流が流れる第２通電経路Ｂを備えている。具体的には、ソレノイド駆動回路１０は、ソレノイドコイル１１に対して直列に接続されているとともに吸着トランジスタ１２に対して並列に接続された制限抵抗３１及びＮＰＮ型の保持トランジスタ３２（第２スイッチング素子）を備えている。これら制限抵抗３１及び保持トランジスタ３２は直列に接続されており、詳細には制限抵抗３１の一端が保持トランジスタ３２のコレクタに接続されている。制限抵抗３１の他端はソレノイドコイル１１の他端に接続されており、保持トランジスタ３２のエミッタはダイオード１５を介して−端子１４ｂに接続されている。

保持トランジスタ３２のベースには、スイッチ１３がオンとなった場合に保持トランジスタ３２がオンとなる駆動電流が供給されるように構成されている。詳細には、ソレノイド駆動回路１０は、抵抗３３ａ及び当該抵抗３３ａに対して直列に接続された抵抗３３ｂを有するベース電流供給回路３３を備えている。ベース電流供給回路３３は電源電圧が印加されるように構成されており、具体的には抵抗３３ａの一端がスイッチ１３を介して＋端子１４ａに接続されており、抵抗３３ｂの他端がダイオード１５を介して−端子１４ｂに接続されている。保持トランジスタ３２のベースは抵抗３３ｂに対して並列に接続されている。スイッチ１３がオンの場合に保持トランジスタ３２のベースに対して駆動電流が供給されるように各抵抗３３ａ，３３ｂの抵抗値が設定されている。保持トランジスタ３２のベースと＋端子１４ａとを接続する経路が第２入力経路に相当し、抵抗３３ａ，３３ｂが規定抵抗に相当する。

かかる構成によれば、スイッチ１３がオンである場合、保持トランジスタ３２のベースに駆動電流が供給され、保持トランジスタ３２がオンとなる。かかる状況において吸着トランジスタ１２がオフとなると、制限抵抗３１及び保持トランジスタ３２を介してソレノイドコイル１１にて電流が流れる。これら制限抵抗３１及び保持トランジスタ３２を介した通電経路が第２通電経路Ｂに相当する。第２通電経路Ｂを流れる電流は、制限抵抗３１が設けられている分だけ、第１通電経路Ａを流れる電流よりも小さくなっている。

ここで、ソレノイドコイル１１への通電が停止した場合、当該ソレノイドコイル１１において一時的に電源電圧よりも高いサージ電圧が発生する。当該サージ電圧に対して、本ソレノイド駆動回路１０にはサージ吸収回路として双方向ツェナダイオード４０が設けられている。

双方向ツェナダイオード４０は、ソレノイドコイル１１に対して並列に接続されているとともに、制限抵抗３１及び保持トランジスタ３２からなる直列接続体並びに吸着トランジスタ１２に対して直列に接続されている。双方向ツェナダイオード４０のツェナ電圧は吸着トランジスタ１２及び保持トランジスタ３２の耐圧（例えば５０Ｖ）よりも小さく設定されており、具体的には４７Ｖに設定されている。

かかる構成によれば、ソレノイドコイル１１においてツェナ電圧以上のサージ電圧が発生した場合、双方向ツェナダイオード４０が導通状態となり、双方向ツェナダイオード４０を介してソレノイドコイル１１にサージ電流が流れる。その後、電圧降下によってサージ電圧がツェナ電圧よりも小さくなると、双方向ツェナダイオード４０が非導通状態となる。これにより、サージ電圧がツェナ電圧まで吸収されることとなる。

なお、ツェナ電圧は、ソレノイド駆動回路１０に印加される電源電圧（２４Ｖ）よりも高く設定されている。これにより、電源電圧が印加されている状況において双方向ツェナダイオード４０は非導通状態であり、ソレノイドコイル１１に所定の電流が流れるようになっている。

ソレノイド駆動回路１０が駆動していることを報知するために、ソレノイド駆動回路１０には発光ダイオード５０が設けられている。当該発光ダイオード５０は、アノードがスイッチ１３を介して＋端子１４ａに接続されており、カソードがダイオード１５を介して−端子１４ｂに接続されている。これにより、発光ダイオード５０は電源電圧が印加されている状況において発光することとなる。

次に、本ソレノイド駆動回路１０の動作について図２及び図３を用いて説明する。図２（ａ）はソレノイドコイル１１に流れる電流変化を示すグラフ、図２（ｂ）はスイッチ１３のオンオフを示すタイミングチャート、図２（ｃ）は吸着トランジスタ１２のオンオフを示すタイミングチャート、図２（ｄ）は保持トランジスタ３２のオンオフを示すタイミングチャートである。図３（ａ）はサージ電圧の吸収の様子を説明するための説明図、図３（ｂ）はコンデンサ２１の放電の様子を説明するための説明図である。

先ず、スイッチ１３がオフからオンとなった場合について説明し、その後スイッチ１３がオンからオフとなった場合について説明する。

ｔ０のタイミングにてスイッチ１３がオンとなると、タイマ回路１６のコンデンサ２１の充電が開始される。この場合、吸着トランジスタ１２のベースに対して駆動電流が供給され、吸着トランジスタ１２がオンとなる（図２（ｃ）参照）。これにより、第１通電経路Ａを電流が流れる。当該電流によってプランジャ吸着動作が行われ、電磁弁が駆動する。当該電流（プランジャ吸着動作が行われる電流）を吸着電流という。すなわち、吸着トランジスタ１２は、ソレノイドコイル１１に対して吸着電流を流すためのスイッチング素子であるともいえる。

なお、図２（ｄ）に示すように、スイッチ１３がオンとなると、保持トランジスタ３２のベースに対して駆動電流が供給され、保持トランジスタ３２がオンとなる。この場合、第２通電経路Ｂ上には制限抵抗３１が設けられているため、第１通電経路Ａを流れる吸着電流が支配的となる。

また、上記電源電圧の印加に基づいて発光ダイオード５０が発光し、電磁弁が駆動していることが報知される。

その後、コンデンサ２１に充電される電荷量が増加するに従って吸着トランジスタ１２のベース電流が小さくなっていく。そして、ｔ１のタイミングにてベース電流が吸着トランジスタ１２の閾値電流よりも小さくなると、図２（ｃ）に示すように、吸着トランジスタ１２がオフとなり、ソレノイドコイル１１には吸着トランジスタ１２を介した吸着電流が流れなくなる。この場合、第２通電経路Ｂを電流が流れ、プランジャの位置が保持される。当該電流（プランジャの位置が保持される電流）を保持電流という。すなわち、第２通電経路Ｂ上に設けられた保持トランジスタ３２は、ソレノイドコイル１１に対して保持電流を流すためのスイッチング素子であるともいえる。保持電流は、図２（ａ）に示すように、第２通電経路Ｂ上に制限抵抗３１が設けられている分だけ吸着電流よりも小さくなっている。

以上のことから、所定の時間（電源電圧が印加されてから吸着トランジスタ１２のベース電流が閾値電流よりも小さくなるまでの時間）に亘ってソレノイドコイル１１に対して吸着電流が流れ、当該所定の時間が経過した場合にはソレノイドコイル１１に流れる電流が吸着電流から保持電流に切り換わる。これにより、プランジャ吸着動作を行いつつ、電磁弁の駆動に係る消費電力の低減を図ることができる。

ここで、過渡現象の時間を含めて吸着電流が流れる吸着時間Ｔ１（ｔ０のタイミング〜ｔ１のタイミングまでの時間）は、各抵抗２２，２３の抵抗値及びコンデンサ２１の静電容量によって決まる。このため、上記抵抗値及び静電容量を調整することによって、吸着時間Ｔ１を調整することができる。

次に、電源電圧の印加が停止した場合について説明する。

ｔ２のタイミングにてスイッチ１３がオフとなると、ソレノイドコイル１１及びコンデンサ２１への通電が停止する。これにより、ソレノイドコイル１１においてサージ電圧が発生するとともに、コンデンサ２１において放電が行われる。各現象に基づく動作について説明する。

先ず、サージ電圧について説明すると、図３（ａ）に示すように、ソレノイドコイル１１にて発生したサージ電圧は双方向ツェナダイオード４０に印加され、双方向ツェナダイオード４０とソレノイドコイル１１とで閉ループ回路が形成される。これにより、サージ電圧がツェナ電圧になるまで当該閉ループ回路にてサージ電流が流れることとなる。当該閉ループ回路は、サージ電圧がツェナ電圧まで下がることによって双方向ツェナダイオード４０がオフとなるまで維持される。

その後、サージ電圧がツェナ電圧よりも小さくなるｔ３のタイミングにて、上記閉ループ回路が形成されなくなり、ソレノイドコイル１１にはサージ電流が流れなくなる。すなわち、電源電圧の印加の停止タイミング（ｔ２のタイミング）からサージ電圧がツェナ電圧よりも小さくなるタイミング（ｔ３のタイミング）までの時間が、電磁弁の応答遅れ時間Ｔ２となっている。

ここで、サージ電圧を吸収する観点に着目すれば、双方向ツェナダイオード４０に代えて、サージ電圧が順方向に印加されるようにダイオードを設ける構成も考えられる。しかしながら、この場合、サージ電圧がダイオードにおける順方向の閾値電圧（約１Ｖ程度）になるまでソレノイドコイル１１にサージ電流が流れることとなるため、電磁弁の応答遅れ時間Ｔ２が双方向ツェナダイオード４０を設けた場合と比較して長くなる。

これに対して、本実施形態によれば、サージ電圧がダイオードにおける順方向の閾値電圧よりも高いツェナ電圧まで降下することに基づいて閉ループ回路が形成されなくなるため、上記ダイオードの閾値電圧とツェナ電圧との差分だけ、電磁弁の応答遅れ時間Ｔ２を短縮することができる。

また、閉ループ回路が形成されていない状況においては吸着トランジスタ１２及び保持トランジスタ３２はオフであるため、これら各トランジスタ１２，３２に対してツェナ電圧に対応したサージ電圧が印加される。これにより、コンデンサ２１や発光ダイオード５０に対するサージ電圧の印加が抑制されている。よって、コンデンサ２１や発光ダイオード５０が破壊されることを抑制しつつ、ツェナ電圧を高く設定することができる。

すなわち、電磁弁の応答遅れ時間Ｔ２を短縮するために閉ループ回路が形成されなくなる閾値電圧（ツェナ電圧）を高く設定する場合、当該閾値電圧に相当するサージ電圧が素子に印加されると当該素子が破壊されるおそれがある。特に、コンデンサ２１や発光ダイオード５０は、逆電圧が印加されることによって破壊され易い。

これに対して、本実施形態によれば、サージ電圧が発生している状況、すなわち電源電圧の印加が停止している状況において吸着トランジスタ１２及び保持トランジスタ３２がオフである。これにより、これら各トランジスタ１２，３２に対してサージ電圧が印加され、コンデンサ２１及び発光ダイオード５０に対するサージ電圧の印加が規制されている。よって、ツェナ電圧を高く設定したことによって生じ得る各素子の破壊という不都合を回避することができる。換言すれば、吸着トランジスタ１２及び保持トランジスタ３２は、サージ電圧がコンデンサ２１及び発光ダイオード５０に印加されないように規制するサージ規制トランジスタであるとも言える。

特に、ツェナ電圧は、基準電位（０Ｖ）に対して各トランジスタ１２，３２の耐圧（５０Ｖ）寄りの電圧（４７Ｖ）に設定されている。これにより、各トランジスタ１２，３２が破壊されない範囲内で応答遅れ時間Ｔ２の短縮化を図ることができる。

また、各トランジスタ１２，３２のベースにはサージ電圧が印加されないように形成されている。具体的には、各トランジスタ１２，３２のベースはソレノイドコイル１１の各通電経路Ａ，Ｂを介することなく直接＋端子１４ａに接続されている。換言すれば、各トランジスタ１２，３２のベースと＋端子１４ａとを接続する各入力経路とソレノイドコイル１１の通電経路Ａ，Ｂとが独立している。これにより、各トランジスタ１２，３２がサージ電圧によってオンとなることが抑制されている。よって、仮に本ソレノイド駆動回路１０に対してダイオードＤが逆接続された場合であっても、電磁弁の応答遅れ時間Ｔ２が変動しない。

すなわち、ソレノイド駆動回路１０に対してコントローラ回路等の各種回路を接続する場合がある。この場合、ソレノイドコイル１１から生じるサージ電圧が上記各種回路に印加されないようするために、図３（ａ）に示すように、ダイオードＤを逆接続する場合がある。かかる構成において、仮に上記サージ電圧によって保持トランジスタ３２がオンとなると、当該保持トランジスタ３２、制限抵抗３１、ダイオードＤ及びソレノイドコイル１１によって閉ループ回路が形成され、ソレノイドコイル１１に対してサージ電流が流れることとなる。このため、図３（ａ）の２点鎖線Ｚ１に示すように、双方向ツェナダイオード４０を設けたのにも関わらず、電磁弁の応答遅れ時間Ｔ２が長くなるという不都合が生じ得る。

これに対して、本実施形態によれば、保持トランジスタ３２のベースはソレノイドコイル１１の各通電経路Ａ，Ｂを介することなく＋端子１４ａに接続されているため、当該保持トランジスタ３２のベースに対してサージ電圧が印加されない。これにより、保持トランジスタ３２がサージ電圧によってオンとなり、上記閉ループ回路が形成されることがない。よって、上記不都合を回避することができる。すなわち、本ソレノイド駆動回路１０に対して接続される他の回路構成に関わらず電磁弁の応答遅れ時間Ｔ２は一定となる。

次に、コンデンサ２１の放電について説明すると、図３（ｂ）に示すように、本ソレノイド駆動回路１０において複数（具体的には３つ）の放電経路５１，５２，５３が形成される。各放電経路５１，５２，５３について以下に説明する。

先ず、第１放電経路５１について説明すると、コンデンサ２１に蓄積された電荷は発光ダイオード５０を介して放電される。

次に、第２放電経路５２について説明すると、コンデンサ２１に蓄積された電荷によって保持トランジスタ３２のベースに対して一時的に駆動電流が供給される。このため、図２（ｄ）に示すように、スイッチ１３のオフ後も保持トランジスタ３２が所定時間だけオンとなる。これにより、コンデンサ２１に蓄積された電荷はソレノイドコイル１１及び保持トランジスタ３２を介して放電される。

ここで、上記２つの放電経路５１，５２上には、オンとなるために所定の閾値電圧を要する半導体素子が設けられている。詳細には、第１放電経路５１上には発光ダイオード５０が設けられており、第２放電経路５２上には保持トランジスタ３２が設けられている。このため、これらの半導体素子がオンとなるのに必要な閾値電圧に対応した電荷が放電されることなく残留する。具体的には、約１Ｖに相当する電荷が残留する。この残留電荷は自然放電によって放出されることとなるため、コンデンサ２１に蓄積された電荷が完全に放電するまでに要する放電時間が長くなる。すると、スイッチ１３がオフとなってから再度スイッチ１３がオンとなるタイミングにおいて、コンデンサ２１に電荷が残留している場合がある。この場合、残留している電荷量に応じて吸着トランジスタ１２のオン時間が変動するため、プランジャ吸着動作が完了する前に吸着トランジスタ１２がオフとなるおそれがある。そのため、図２（ａ）の２点鎖線Ｚ２に示すように、上記残留電荷量に基づく吸着トランジスタ１２のオン時間の変動に対応させて吸着時間Ｔ１を長く設定する必要が生じ、消費電力の増大化が懸念される。

これに対して、本ソレノイド駆動回路１０は、第３放電経路５３としてタイマ回路１６、抵抗２３及びベース電流供給回路３３により形成される閉ループ回路を備えている。これにより、コンデンサ２１に蓄積された電荷は、図２（ｂ）に示すように、各抵抗３３ａ，３３ｂを介した第３放電経路５３にて放電される。すなわち、各抵抗３３ａ，３３ｂはコンデンサ２１の放電用抵抗３３ａ，３３ｂであるとも言える。

第３放電経路５３上には抵抗（詳細には各抵抗２２，２３，３３ａ，３３ｂ）のみが設けられており、オンとなるのに所定の閾値電圧を要する半導体素子が設けられていない。これにより、コンデンサ２１に蓄積された電荷を完全に放電させることができるため、自然放電が行われる場合と比較してコンデンサ２１の放電時間を短くすることができる。よって、コンデンサ２１の残留電荷量に基づく吸着トランジスタ１２のオン時間の変動を低減させることができるため、吸着電流を流す吸着時間Ｔ１の短縮化を図ることができる。したがって、消費電力の低減を図ることができる。

ここで、コンデンサ２１の放電によって保持トランジスタ３２がオンとなるため、既に説明した通り、仮にダイオードＤを設けた場合にサージ電圧に基づくサージ電流がダイオードＤを介して流れるおそれがある。これに対して、サージ電圧がツェナ電圧になるまでに要する時間よりもコンデンサ２１の放電時間が短くなるように各放電用抵抗３３ａ，３３ｂの抵抗値が（低く）設定されている。これにより、図２（ｄ）に示すように、サージ電圧がツェナ電圧よりも小さくなるタイミング（ｔ３のタイミング）では、保持トランジスタ３２はオフであるため、サージ電流が流れない。よって、コンデンサ２１に蓄積された電荷の放電を好適に行いつつ、当該コンデンサ２１の放電に基づく不都合（保持トランジスタ３２がオンとなることによって生じ得る電磁弁の応答遅れ時間Ｔ２の長時間化）を抑制することができる。

以上詳述した本実施形態によれば以下の優れた効果を奏する。

ソレノイドコイル１１に対して並列に双方向ツェナダイオード４０を設け、これらソレノイドコイル１１及び双方向ツェナダイオード４０に対して直列に吸着トランジスタ１２及び保持トランジスタ３２を設けた。これにより、電源電圧が印加されない場合には各トランジスタ１２，３２をオフとすることによって、ツェナ電圧まで下がったサージ電圧が他の素子に印加されないようになっている。よって、サージ電圧による素子の破壊を抑制しつつ、ツェナ電圧を高く設定することができる。

各トランジスタ１２，３２のベースを、ソレノイドコイル１１を介することなく＋端子１４ａに接続した。これにより、サージ電圧が各トランジスタ１２，３２のベースに印加されないようになっているため、サージ電圧に基づいて各トランジスタ１２，３２がオンとならないようになっている。よって、仮に本ソレノイド駆動回路１０に対してダイオードＤを設けた場合であっても電磁弁の応答遅れ時間Ｔ２が長くなることがない。

さらに、各トランジスタ１２，３２のベース端子を−端子１４ｂに接続した。これにより、コンデンサ２１の放電経路として、オンとなるために所定の閾値電圧を要する半導体素子が設けられていない第３放電経路５３が形成されるため、コンデンサ２１に蓄積された電荷を完全に放電させることができる。よって、吸着トランジスタ１２のオン時間の変動を抑制することができる。したがって、当該変動に対応させて吸着時間Ｔ１を長く設定する必要がなくなるため、上記吸着時間Ｔ１を短く設定することができ、消費電力の低減を図ることができる。

＜第２実施形態＞
本実施形態では、サージ電圧を吸収する構成が第１実施形態と相違する。当該相違点について図４を用いて説明する。図４は、第２実施形態におけるソレノイド駆動回路１００の回路図である。なお、上記第１実施形態と同様の構成については同一の符号を付すとともに、その説明を省略する。

上記第１実施形態では、双方向ツェナダイオード４０をソレノイドコイル１１に対して並列に接続したが、これに代えて、ツェナダイオード１０１を吸着トランジスタ１２のベース・コレクタ間に接続する。具体的には、ツェナダイオード１０１のアノードを吸着トランジスタ１２のベースに対して接続し、カソードを吸着トランジスタ１２のコレクタに接続する。これにより、ツェナダイオード１０１を介して吸着トランジスタ１２のベース端子に入力されるベース経路と、第１通電経路Ａとが接続されることとなる。

かかる構成によれば、ツェナ電圧よりも大きいサージ電圧が発生した場合、ツェナダイオード１０１が導通状態となる。すると、サージ電圧に基づくサージ電流が吸着トランジスタ１２のベースに供給され、吸着トランジスタ１２がオンとなる。これにより、吸着トランジスタ１２及び抵抗３３ａ，３３ｂを介した閉ループ回路が形成され、サージ電圧がツェナ電圧となるまで閉ループ回路にてサージ電流が流れる。

その後、サージ電圧がツェナ電圧よりも小さくなると、吸着トランジスタ１２のベースに対してサージ電流が供給されなくなるため、吸着トランジスタ１２がオフ状態となる。これにより、ソレノイドコイル１１にサージ電流が流れなくなり、電磁弁の駆動が停止する。よって、電磁弁の応答遅れ時間Ｔ２の短縮化を図ることができる。換言すれば、ツェナダイオード１０１は、サージ電圧がツェナ電圧よりも大きい状況においてはサージ電流が吸着トランジスタ１２のベースに対して供給されるように前記サージ電圧を伝送するとともに、サージ電圧がツェナ電圧よりも小さい状況においては上記サージ電圧の伝送を規制するものであると言える。

ちなみに、コンデンサ２１に蓄積された電荷の放電について第１実施形態と異なる点について説明すると、各抵抗３３ａ，３３ｂを流れる電流方向が、上記閉ループ回路に基づくものと電荷の放電に基づくものとで逆向きとなるため、閉ループ回路が形成されている場合には、各抵抗３３ａ，３３ｂを介した電荷の放電は行われない。このため、サージ電圧がツェナ電圧よりも小さくなってから（閉ループ回路が形成されなくなってから）所定の期間経過後に、コンデンサ２１の電荷の完全放電が完了する。

なお、ツェナダイオード１０１を吸着トランジスタ１２のコレクタ・エミッタ間に逆接続する構成としてもよい。詳細には、コレクタにツェナダイオード１０１のカソードを接続し、エミッタにツェナダイオード１０１のカソードを接続する。この場合、吸着トランジスタ１２がオンとなることなく、サージ電圧がツェナ電圧となるまでツェナダイオード１０１、抵抗３３ａ，３３ｂを介した閉ループ回路が形成される。

本発明は上記各実施形態の記載内容に限定されず例えば次のように実施してもよい。

（１）上記各実施形態では、サージ電圧をツェナ電圧にまで下げるために双方向ツェナダイオード４０又はツェナダイオード１０１を設けたが、これに限られず、これらに代えて、バリスタを設ける構成としてもよい。

（２）上記各実施形態では、スイッチング素子としてＮＰＮ型のトランジスタを用いたが、これに限られず、例えばＰＮＰ型のトランジスタを用いてもよい。この場合、ＰＮＰ型のトランジスタに合わせて接続関係を設定する。また、トランジスタに限られず、ＭＯＳＦＥＴ等の他のスイッチング素子を用いてもよい。

（３）上記各実施形態では、発光ダイオード５０に対して電流を流す経路を別に設けたが、これに限られず、例えば抵抗３３ａ又は抵抗３３ｂを発光ダイオード５０に置換してもよい。これにより、構成の簡素化を図ることができる。但し、コンデンサ２１の放電を完全に行うことができる点に着目すれば、抵抗３３ａ又は抵抗３３ｂを設ける構成の方が優れている。

（４）本ソレノイド駆動回路１０に対してさらに別のソレノイド駆動回路や他の周辺回路を並列接続させてもよい。このような場合であっても、他の回路の回路構成に関わらず電磁弁の応答遅れ時間Ｔ２は一定となる。

１０…ソレノイド駆動回路、１１…ソレノイドコイル、１２…スイッチング素子としての吸着トランジスタ、１４ａ…一方の電源端子としての＋端子、１４ｂ…他方の電源端子としての−端子、１６…タイマ回路、２１…コンデンサ、３１…制限抵抗、３２…スイッチング素子としての保持トランジスタ、３３…ベース電流供給回路、４０…双方向ツェナダイオード、５１〜５３…放電経路、１０１…ツェナダイオード、Ａ，Ｂ…放電経路。

Claims (2)

1. 通電されることにより磁界を発生し、電磁弁を駆動させるソレノイドコイルと、
   前記ソレノイドコイルに対して直列に接続されたスイッチング素子と、
   を備え、
   前記ソレノイドコイル及び前記スイッチング素子の直列接続体は電源電圧を印加する一対の電源端子に接続されており、
   前記電源電圧が印加されている状況において前記スイッチング素子がオン状態となることにより前記ソレノイドコイルの通電経路が形成され、当該ソレノイドコイルの通電が行われるソレノイド駆動回路において、
   前記スイッチング素子として、
   前記電源電圧が印加されてからあらかじめ定められた特定時間が経過するまでオン状態となる第１スイッチング素子と、
   前記第１スイッチング素子に対して並列に接続され、前記電源電圧が印加されている間に亘ってオン状態となる第２スイッチング素子と、
   を備え、
   前記ソレノイドコイルの通電経路として、
   前記第１スイッチング素子を介した第１通電経路と、
   前記第２スイッチング素子を介した第２通電経路と、
   が設けられており、
   前記第２通電経路上には、当該第２通電経路上を流れる電流が前記第１通電経路上を流れる電流よりも小さくなるように制限抵抗が設けられており、
   前記各通電経路とは別に、
   前記第１スイッチング素子の入力端子と前記一対の電源端子の一方とを接続する第１入力経路と、
   前記第２スイッチング素子の入力端子と前記一方の電源端子とを接続する第２入力経路と、
   が並列に設けられており、
   前記第１入力経路上に設けられ、前記特定時間に亘って前記第１スイッチング素子に対して当該第１スイッチング素子がオン状態となる駆動電力を供給するタイマ回路と、
   ツェナダイオード又はバリスタを有し、前記ソレノイドコイルへの通電が停止した場合に発生するサージ電圧を前記ツェナダイオード又は前記バリスタが導通状態となる閾値電圧まで吸収するサージ吸収回路と、
   を備え、
   前記閾値電圧まで吸収されたサージ電圧が前記各スイッチング素子に対して印加されるように構成されており、
   前記第２入力経路上には、前記第２スイッチング素子の入力端子に供給する駆動電力を規定する規定抵抗が設けられており、
   前記タイマ回路は、時定数抵抗及び当該時定数抵抗に対して直列に接続されたコンデンサを備え、
   前記各入力経路が接続されることで前記規定抵抗、前記時定数抵抗及び前記コンデンサを含む閉ループが形成されており、
   前記閉ループは、前記コンデンサに蓄積された電荷の放電が行われる放電経路を構成し、
   前記コンデンサに蓄積された電荷の放電が完了するのに要する時間が、前記サージ電圧が前記閾値電圧まで吸収されるのに要する時間よりも短くなるように前記規定抵抗の抵抗値が設定されていることを特徴とするソレノイド駆動回路。
2. 前記サージ吸収回路は、前記ソレノイドコイルに対して並列に接続されているとともに、前記各スイッチング素子に対して直列に接続されており、
   前記サージ電圧が前記各入力経路に伝送されないように前記各入力経路と前記各通電経路とが独立していることを特徴とする請求項１に記載のソレノイド駆動回路。

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