JP5148452B2 - インダクタ駆動回路 - Google Patents

Description

本発明は、インダクタを駆動するためのインダクタ駆動回路に関する。

リレーや電磁接触器等には、単純な構造で高速動作が可能なソレノイドが一般的に使用されている。特に、扱い易さの観点から、直流のソレノイドが使用されることが多い。ここで注意すべきことは、電源ＯＦＦ時に発生するサージである。ソレノイドへの通電がＯＦＦすると、ソレノイドには逆起電圧が発生し、それによりサージが発生する。サージは、ソレノイドへの電力供給を制御するための半導体スイッチ等を破壊する恐れがある。そのようなサージへの対策として、様々なものが提案されている（特許文献１、特許文献２、特許文献３参照）。

図１は、直流ソレノイドを駆動するための駆動回路の一例を示している。直流電源ＤＣＰＳが、スイッチング素子ＳＷを介してソレノイド１００に接続されている。スイッチング素子ＳＷがＯＮすると（電源ＯＮ）、ソレノイド１００には直流駆動電圧が印加され、直流電流が流れる。スイッチング素子ＳＷがＯＦＦすると（電源ＯＦＦ）、直流駆動電圧の印加が停止する。図１の例では、還流ダイオード１１０がソレノイド１００と並列に設けられている。ここで、還流ダイオード１１０のカソードが正極端子に接続されており、アノードが負極端子に接続されている。そのため、電源ＯＮ時には、還流ダイオード１１０に電流は流れない。電源がＯＦＦすると、ソレノイド１００に逆起電圧が発生する。この時、ソレノイド１００と還流ダイオード１１０によってループが形成され、図１中の矢印で示されるように循環電流が流れる。これにより、直流電源ＤＣＰＳやスイッチング素子ＳＷ等へのサージの影響が有効に軽減される。

ここで、電源ＯＦＦ後の循環電流のエネルギーは、ソレノイド１００を駆動するインダクタ（コイル）におけるジュール熱として消費される。そのため、循環電流が十分に減衰するまでの減衰時間が比較的長くなってしまう。この場合、ソレノイド１００への通電ＯＦＦのタイミングから、ソレノイド１００につながる物理接点がＯＦＦするタイミングまでの時間が長くなる。すなわち、電源ＯＦＦに対する機械的動作の遅延が大きくなる。このことは、機械の高速動作の観点から好ましくない。

図２及び図３は、駆動回路の他の例を示している。図２の例では、正極端子と負極端子との間にキャパシタ１２１と減衰抵抗器１２２が直列に接続されている。図３の例では、正極端子と負極端子との間にバリスタ１３０が接続されている。図２や図３の例の場合、電源ＯＦＦ時に比較的高電圧が発生し、その高電圧と電流との積に依存する減衰エネルギーが大きくなる。すなわち、電源ＯＦＦ後のインダクタ電流の減衰時間が短くなる。その一方で、その高電圧が、直流電源ＤＣＰＳやスイッチング素子ＳＷに過電圧等を及ぼすことが懸念される。

特開平９−１９９３２４号公報 特開２００１−１３２８６６号公報 特開２００２−１５９１６号公報

本発明の１つの目的は、インダクタを駆動するインダクタ駆動回路において、電源ＯＦＦ後のインダクタ電流を素早く減衰させることができる技術を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係るインダクタ駆動回路（１）は、直流電圧が印加される正極端子（ＴＰ）及び負極端子（ＴＮ）と、正極端子（ＴＰ）と負極端子（ＴＮ）との間に直列に接続されたインダクタ（１０）及びトランジスタ（５０）と、ゲート制御回路（７０）と、ダイオード（５５）と、還流ダイオード（３０）とを備える。ゲート制御回路（７０）は、直流電圧の印加に応答してトランジスタ（５０）をＯＮし、直流電圧の印加の停止に応答してトランジスタ（５０）をＯＦＦする。ダイオード（５５）は、トランジスタ（５０）のソース端子（５２）とドレイン端子（５１）との間に接続されており、そのカソードが正極端子（ＴＰ）の側に接続され、そのアノードが負極端子（ＴＮ）の側に接続されている。還流ダイオード（３０）のカソードは正極端子（ＴＰ）に接続され、そのアノードは負極端子（ＴＮ）に接続されている。

好適には、上記トランジスタ（５０）はパワートランジスタであり、上記ダイオード（５０）は、そのパワートランジスタに内蔵されている内蔵ダイオードである。

本発明に係るインダクタ駆動回路（１）は、上述のソース端子（５２）とドレイン端子（５１）との間に接続された減衰抵抗器（６０）を更に備えていてもよい。

上記ゲート制御回路（７０）は、正極端子（ＴＰ）と負極端子（ＴＮ）との間に直列に接続された定電圧ダイオード（７１）及び抵抗器（７２）を含んでいてもよい。その場合、上記トランジスタ（５０）のゲート端子は、定電圧ダイオード（７１）と抵抗器（７２）との間のノード（７３）に接続される。

上記ゲート制御回路（７０）は、更に、上記抵抗器（７２）に直列に接続された発光ダイオード（８０）を含んでいてもよい。

本発明によれば、インダクタを駆動するインダクタ駆動回路において、電源ＯＦＦ後のインダクタ電流を素早く減衰させることができる。

添付図面を参照して、本発明の実施の形態に係るインダクタ駆動回路を説明する。

１．構成
図４は、本実施の形態に係るインダクタ駆動回路１の構成例を示す回路図である。インダクタ駆動回路１は、直流電源ＤＣＰＳ、スイッチング素子ＳＷ、正極端子ＴＰ、負極端子ＴＮ、インダクタ１０を含む誘導性部品２０、還流ダイオード３０、及び電流減衰回路４０を備えている。

直流電源ＤＣＰＳは、正極端子ＴＰと負極端子ＴＮに接続されている。直流電源ＤＣＰＳと正極端子ＴＰとの間には、スイッチング素子ＳＷが介在している。典型的には、スイッチング素子ＳＷは、パワーＭＯＳＦＥＴ等の半導体スイッチである。スイッチング素子ＳＷがＯＮすると（電源ＯＮ）、正極端子ＴＰと負極端子ＴＮとの間には直流駆動電圧が印加される。スイッチング素子ＳＷがＯＦＦすると（電源ＯＦＦ）、直流駆動電圧の印加が停止する。

誘導性部品２０は、インダクタ（コイル）１０を利用した部品である。誘導性部品２０としては、ソレノイド、リレー、電磁石、電磁接触器、電磁弁などが例示される。図４において、インダクタ１０は正極端子ＴＰに接続されている。

還流ダイオード３０は、正極端子ＴＰと負極端子ＴＮとの間に接続されている。ここで、還流ダイオード３０のカソードが正極端子ＴＰに接続されており、そのアノードが負極端子ＴＮに接続されている。そのため、電源ＯＮ時には、還流ダイオード３０に電流は流れない。

電流減衰回路４０は、電源ＯＦＦ後にインダクタ１０を流れる電流を急速に減衰させるための回路である。具体的には、電流減衰回路４０は、パワーＭＯＳＦＥＴ５０、減衰抵抗器６０、及びゲート制御回路７０を含んでいる。

パワーＭＯＳＦＥＴ５０と上述のインダクタ１０は、正極端子ＴＰと負極端子ＴＮとの間に直列に接続されている。図４の例において、パワーＭＯＳＦＥＴ５０はＮチャネル型であり、パワーＭＯＳＦＥＴ５０のドレイン端子５１は正極端子ＴＰの側に接続されており、そのソース端子５２は負極端子ＴＮの側に接続されている。また、パワーＭＯＳＦＥＴ５０には、ソース−ドレイン間を接続する内蔵ダイオード５５が形成されている。つまり、内蔵ダイオード５５は、パワーＭＯＳＦＥＴ５０のドレイン端子５１とソース端子５２との間に接続されている。内蔵ダイオード５５のカソードはドレイン端子５１に接続されており、そのアノードはソース端子５２に接続されている。パワーＭＯＳＦＥＴ５０のソース−ドレイン間耐圧は、内蔵ダイオード５５のアバランシェ電圧によって決まる。

減衰抵抗器６０は、パワーＭＯＳＦＥＴ５０のドレイン端子５１とソース端子５２との間に接続されている。

ゲート制御回路７０は、電源ＯＮに応答してパワーＭＯＳＦＥＴ５０をＯＮし、電源ＯＦＦに応答してパワーＭＯＳＦＥＴ５０をＯＦＦする。図４の例において、ゲート制御回路７０は、定電圧ダイオード（ツェナーダイオード）７１と抵抗器７２を含んでいる。定電圧ダイオード７１と抵抗器７２は、正極端子ＴＰと負極端子ＴＮとの間に直列に接続されている。定電圧ダイオード７１と抵抗器７２との間のノードは、接続ノード７３である。定電圧ダイオード７１のカソードは正極端子ＴＰに接続されており、そのアノードは接続ノード７３に接続されている。抵抗器７２は、接続ノード７３と負極端子ＴＮとの間に接続されている。そして、この接続ノード７３が、パワーＭＯＳＦＥＴ５０のゲート端子に接続されている。

２．動作
（電源ＯＮ時の動作）
図５を参照して、電源ＯＮ時のインダクタ駆動回路１の動作を説明する。電源がＯＮすると、正極端子ＴＰと負極端子ＴＮとの間に直流駆動電圧が印加される。ゲート制御回路７０内の接続ノード７３には、正極端子ＴＰの電源電圧から定電圧ダイオード（ツェナーダイオード）７１の電圧を差し引いた電圧が印加される。その接続ノード７３の電圧がパワーＭＯＳＦＥＴ５０のゲート端子に印加され、パワーＭＯＳＦＥＴ５０が短時間でＯＮする。

その結果、図５中の矢印で示されるように、直流駆動電流Ｉｄが、正極端子ＴＰから、インダクタ１０及びパワーＭＯＳＦＥＴ５０を通して、負極端子ＴＮに流れる。この時、パワーＭＯＳＦＥＴ５０のＯＮ抵抗が小さいため、減衰抵抗器６０には電流はほとんど流れない。従って、パワーＭＯＳＦＥＴ５０と減衰抵抗器６０のいずれにおいても、損失はほとんど無い。

インダクタ１０に直流駆動電流Ｉｄが流れる結果、そのインダクタ１０を利用した誘導性部品２０が機械的に動作する。

（電源ＯＦＦ時の動作）
次に、図６を参照して、電源ＯＦＦ時のインダクタ駆動回路１の動作を説明する。電源がＯＦＦすると、直流駆動電圧の印加が停止する。この時、インダクタ１０に逆起電圧が発生する。本実施の形態によれば、上述の通り還流ダイオード３０が設けられている。従って、図１の場合と同様に、この還流ダイオード３０によって循環ループが形成される。その結果、図６中の矢印で示されるように循環電流Ｉｃが流れる。これにより、直流電源ＤＣＰＳやスイッチング素子ＳＷ等へのサージの影響が有効に軽減される。

電流減衰回路４０の作用は、次の通りである。電源がＯＦＦされると、ゲート制御回路７０内の接続ノード７３の電圧が下がる。その結果、パワーＭＯＳＦＥＴ５０がＯＦＦする。具体的には、パワーＭＯＳＦＥＴ５０のソース端子５２と定電圧ダイオード７１との間の電位差は−１．５Ｖ程度になる。これにより、パワーＭＯＳＦＥＴ５０のゲート電荷が定電圧ダイオード７１を経由して移動し、パワーＭＯＳＦＥＴ５０がＯＦＦする。

パワーＭＯＳＦＥＴ５０がＯＦＦすると、循環電流Ｉｃが減衰抵抗器６０に流れ、減衰する。この時、循環電流Ｉｃが減衰抵抗器６０を流れることにより、減衰抵抗器６０の両端間に高電圧が発生する。減衰抵抗器６０における減衰エネルギーは、その高電圧と循環電流Ｉｃの積に依存する。また、その高電圧の大きさは、減衰抵抗器６０の抵抗値と減衰抵抗器６０を流れる循環電流Ｉｃとの積によって決まる。減衰抵抗器６０の抵抗値は、その高電圧がインダクタ１０の許容耐電圧を超えないように設計されている。

上記高電圧が、パワーＭＯＳＦＥＴ５０の内蔵ダイオード５５のアバランシェ電圧（降伏電圧）を超えると、その内蔵ダイオード５５においてアバランシェ降伏が発生する。その結果、内蔵ダイオード５５によるアバランシェ吸収によっても、循環電流Ｉｃのエネルギーが消費される。すなわち、減衰抵抗器６０と内蔵ダイオード５５の両方において損失が発生し、循環電流Ｉｃが急速に減衰する。

尚、このときのドレイン端子５１とソース端子５２との間の電圧の上限値は、内蔵ダイオード５５のアバランシェ電圧である。このアバランシェ電圧が大きいほど、循環電流Ｉｃは早く減衰する。よって、最大減衰を得るために、インダクタ１０の許容耐電圧を超えない範囲で、できるだけ耐電圧が高いパワーＭＯＳＦＥＴ５０を選定するとよい。

３．効果
本実施の形態によれば、還流ダイオード３０が設けられている。そのため、電源ＯＦＦ時に、その還流ダイオード３０によって循環ループが形成され、図６に示されるように循環電流Ｉｃが流れる。その結果、直流電源ＤＣＰＳやスイッチング素子ＳＷ等へのサージの影響が有効に軽減される。

また、本実施の形態によれば、電流減衰回路４０が設けられている。そのため、電源ＯＦＦ後に、循環電流Ｉｃが急速に減衰する。循環電流Ｉｃが十分に減衰するまでの減衰時間は、図１の場合と比較して大幅に短縮される。従って、インダクタ１０への通電ＯＦＦのタイミングから、誘導性部品２０につながる物理接点がＯＦＦするタイミングまでの時間が短縮される。

図７及び図８は、電源ＯＦＦ時のコイル電圧、物理接点出力、及びコイル電流の状態を示している。図７は、比較例として、電流減衰回路４０が設けられない場合を示している。一方、図８は、本実施の形態の場合を示しており、ここでは、減衰抵抗器６０の抵抗値は１ｋΩである。比較例の場合、電流減衰回路４０が設けられていないため、循環電流Ｉｃの減衰に時間がかかる。電源がＯＦＦされる時刻ｔ１から物理接点がＯＦＦする時刻ｔ２までの期間は７５ｍｓｅｃである。一方、本実施の形態の場合、電流減衰回路４０が設けられているため、循環電流Ｉｃが急速に減衰する。電源がＯＦＦされる時刻ｔ１から物理接点がＯＦＦする時刻ｔ２までの期間は１４ｍｓｅｃである。

このように、本実施の形態によれば、電源ＯＦＦに対する機械的動作の遅延が小さくなる。このことは、機械の高速動作の観点から好ましい。

４．変形例
減衰抵抗器６０は必ずしも必要ではない。内蔵ダイオード５５のアバランシェ許容エネルギーで、必要な電流減衰が得られる場合には、減衰抵抗器６０を省略することも可能である。

また、パワーＭＯＳＦＥＴ５０の代わりに、通常のＭＯＳＦＥＴが用いられてもよい。その場合、パワーＭＯＳＦＥＴ５０の内蔵ダイオード５５と同様に接続された減衰用ダイオードが用いられる。その減衰用ダイオードは、ＭＯＳＦＥＴのソース−ドレイン間に接続される。また、その減衰用ダイオードのカソードは正極端子ＴＰの側に接続され、そのアノードは負極端子ＴＮの側に接続される。このような構成によっても、同様の効果が得られる。

図９は、更に他の変形例を示している。図９に示されるように、ゲート制御回路７０は、抵抗器７２に直列に接続された発光ダイオード（ＬＥＤ）８０を含んでいてもよい。図９において、発光ダイオード８０は、接続ノード７３と抵抗器７２との間に接続されている。抵抗器７２の抵抗値は、パワーＭＯＳＦＥＴ５０のゲート−ソース間電圧で発光ダイオード８０が点灯するように設定される。この発光ダイオード８０は、電源ＯＮ時に発光し、ユーザに対して正常動作を通知する役割を果たす。発光ダイオード８０の明るさは、直流駆動電圧の大きさに依存する。このように発光ダイオード８０を設けることにより、ゲート電圧条件に応じた動作確認を実施することが可能となる。また、発光ダイオード８０をゲート制御回路７０に含ませることにより、部品点数を削減することができる。

また、上述の実施の形態ではＮチャネル型のパワーＭＯＳＦＥＴ５０が例示されたが、Ｐチャネル型のパワーＭＯＳＦＥＴ５０が用いられてもよい。図１０は、Ｐチャネル型のパワーＭＯＳＦＥＴ５０が用いられる場合を示している。図１０で示された構成でも同じ作用、効果が得られる。

以上に示された変形例同士の組み合わせも可能である。

以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。

図１は、従来のソレノイド駆動回路の一例を示す回路図である。 図２は、従来のソレノイド駆動回路の他の例を示す回路図である。 図３は、従来のソレノイド駆動回路の更に他の例を示す回路図である。 図４は、本発明の実施の形態に係るインダクタ駆動回路の構成例を示す回路図である。 図５は、電源ＯＮ時のインダクタ駆動回路の動作を説明するための図である。 図６は、電源ＯＦＦ後のインダクタ駆動回路の動作を説明するための図である。 図７は、比較例の場合の電源ＯＦＦ時の状態を示すグラフ図である。 図８は、本実施の形態の場合の電源ＯＦＦ時の状態を示すグラフ図である。 図９は、本実施の形態に係るインダクタ駆動回路の変形例を示す回路図である。 図１０は、本実施の形態に係るインダクタ駆動回路の他の変形例を示す回路図である。

符号の説明

１ インダクタ駆動回路
１０ インダクタ
２０ 誘導性部品
３０ 還流ダイオード
４０ 電流減衰回路
５０ パワーＭＯＳＦＥＴ
５１ ドレイン端子
５２ ソース端子
５５ 内蔵ダイオード
６０ 減衰抵抗器
７０ ゲート制御回路
７１ 定電圧ダイオード
７２ 抵抗器
７３ 接続ノード
８０ 発光ダイオード
ＳＷ スイッチング素子
ＴＰ 正極端子
ＴＮ 負極端子
ＤＣＰＳ 直流電源

Claims (3)

1. 直流電圧が印加される正極端子及び負極端子と、
   前記正極端子と前記負極端子との間に直列に接続されたインダクタ及び電界効果型トランジスタと、
   前記直流電圧の印加に応答して前記電界効果型トランジスタをＯＮし、前記直流電圧の印加の停止に応答して前記電界効果型トランジスタをＯＦＦするゲート制御回路と、
   前記電界効果型トランジスタのソース端子とドレイン端子との間に接続され、カソードが前記ドレイン端子の側に接続されアノードが前記ソース端子の側に接続された、前記電界効果型トランジスタの内蔵ダイオードと、
   カソードが前記正極端子に接続されアノードが前記負極端子に接続された還流ダイオードと
   を備え、
   前記ゲート制御回路は、前記正極端子と前記負極端子との間に直列に接続された定電圧ダイオード及び抵抗器を含み、
   前記電界効果型トランジスタのゲート端子は、前記定電圧ダイオードと前記抵抗器との間のノードに接続されている
   インダクタ駆動回路。
2. 請求項１に記載のインダクタ駆動回路であって、
   更に、前記ソース端子と前記ドレイン端子との間に接続された減衰抵抗器を備える
   インダクタ駆動回路。
3. 請求項１又は２に記載のインダクタ駆動回路であって、
   前記ゲート制御回路は、更に、前記抵抗器に直列に接続された発光ダイオードを含む
   インダクタ駆動回路。

Images