JP2011187520A - ソレノイド駆動回路 - Google Patents
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Abstract
【解決手段】ソレノイド駆動回路10は、プランジャ吸着動作を行わせるソレノイドコイル11と、当該ソレノイドコイル11に対して並列に接続され、ソレノイドコイル11への通電が停止した場合に発生するサージ電圧をツェナ電圧まで吸収する双方向ツェナダイオード40と、これらソレノイドコイル11及び双方向ツェナダイオード40に対して直列に接続された保持トランジスタ32と、を備えている。電源電圧が印加されている場合、保持トランジスタ32がオンとなることでソレノイドコイル11の通電経路が形成される。かかる構成において、双方向ツェナダイオード40によってツェナ電圧にまで下げられたサージ電圧は保持トランジスタ32に対して印加されるように構成されている。
【選択図】 図1
Description
以下、本発明の第1実施形態について図面を参照しつつ説明する。図1は電磁弁を駆動させるソレノイド駆動回路10の回路図である。
本実施形態では、サージ電圧を吸収する構成が第1実施形態と相違する。当該相違点について図4を用いて説明する。図4は、第2実施形態におけるソレノイド駆動回路100の回路図である。なお、上記第1実施形態と同様の構成については同一の符号を付すとともに、その説明を省略する。
Claims (5)
- 通電されることにより磁界を発生し、電磁弁を駆動させるソレノイドコイルと、
前記ソレノイドコイルに対して直列に接続されたスイッチング素子と、
を備え、
前記ソレノイドコイル及び前記スイッチング素子の直列接続体は電源電圧を印加する一対の電源端子に接続されており、
前記電源電圧が印加されている状況において前記スイッチング素子がオン状態となることにより前記ソレノイドコイルの通電経路が形成され、当該ソレノイドコイルの通電が行われるソレノイド駆動回路において、
前記スイッチング素子として、
前記電源電圧が印加されてからあらかじめ定められた特定時間が経過するまでオン状態となる第1スイッチング素子と、
前記第1スイッチング素子に対して並列に接続され、前記電源電圧が印加されている間に亘ってオン状態となる第2スイッチング素子と、
を備え、
前記ソレノイドコイルの通電経路として、
前記第1スイッチング素子を介した第1通電経路と、
前記第2スイッチング素子を介した第2通電経路と、
が設けられており、
前記第2通電経路上には、当該第2通電経路上を流れる電流が前記第1通電経路上を流れる電流よりも小さくなるように制限抵抗が設けられており、
前記各通電経路とは別に、
前記第1スイッチング素子の入力端子と前記一対の電源端子の一方とを接続する第1入力経路と、
前記第2スイッチング素子の入力端子と前記一方の電源端子とを接続する第2入力経路と、
が並列に設けられており、
前記第1入力経路上に設けられ、前記特定時間に亘って前記第1スイッチング素子に対して当該第1スイッチング素子がオン状態となる駆動電力を供給するタイマ回路と、
ツェナダイオード又はバリスタを有し、前記ソレノイドコイルへの通電が停止した場合に発生するサージ電圧を前記ツェナダイオード又は前記バリスタが導通状態となる閾値電圧まで吸収するサージ吸収回路と、
を備え、
前記閾値電圧まで吸収されたサージ電圧が前記各スイッチング素子に対して印加されるように構成されていることを特徴とするソレノイド駆動回路。 - 前記サージ吸収回路は、前記ソレノイドコイルに対して並列に接続されているとともに、前記各スイッチング素子に対して直列に接続されており、
前記サージ電圧が前記各入力経路に伝送されないように前記各入力経路と前記各通電経路とが独立していることを特徴とする請求項1に記載のソレノイド駆動回路。 - 前記第2入力経路上には、前記第2スイッチング素子の入力端子に供給する駆動電力を規定する規定抵抗が設けられており、
前記タイマ回路は、時定数抵抗及び当該時定数抵抗に対して直列に接続されたコンデンサを備え、
前記各入力経路が接続されることで前記規定抵抗、前記時定数抵抗及び前記コンデンサを含む閉ループが形成されており、
前記閉ループは、前記コンデンサに蓄積された電荷の放電が行われる放電経路を構成することを特徴とする請求項1又は請求項2に記載のソレノイド駆動回路。 - 前記コンデンサに蓄積された電荷の放電が完了するのに要する時間が、前記サージ電圧が前記閾値電圧まで吸収されるのに要する時間よりも短くなるように前記規定抵抗の抵抗値が設定されていることを特徴とする請求項3に記載のソレノイド駆動回路。
- 前記第1スイッチング素子はNPN型の第1バイポーラトランジスタであり、
前記第2スイッチング素子はNPN型の第2バイポーラトランジスタであり、
前記各通電経路は、前記ソレノイドコイルの一端を前記一対の電源端子の+端子に接続するとともに、他端を前記各バイポーラトランジスタのコレクタ端子に接続し、さらに前記各バイポーラトランジスタのエミッタ端子を前記一対の電源端子の−端子に接続することで形成されるものであり、
前記制限抵抗は、前記第2バイポーラトランジスタのコレクタと前記ソレノイドコイルの他端との間に設けられており、
前記第1入力経路は、前記第1バイポーラトランジスタのベース端子を、前記タイマ回路を構成する時定数抵抗及びコンデンサを介して前記+端子に接続するとともに、抵抗を介して前記−端子に接続することで形成されるものであり、
前記第2入力経路は、前記第2バイポーラトランジスタのベース端子を、第1規定抵抗を介して前記+端子に接続するとともに、第2規定抵抗を介して前記−端子に対して接続することで形成されるものであり、
前記ツェナダイオード又はバリスタは、前記ソレノイドコイルに対して並列に接続されるとともに前記各バイポーラトランジスタに対して直列に接続されていることを特徴とする請求項1乃至4のいずれか1に記載のソレノイド駆動回路。
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