JP4775372B2

JP4775372B2 - 積層型圧電素子

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Publication number: JP4775372B2
Application number: JP2007503589A
Authority: JP
Inventors: 章三小林; 央光本郷; 宏一林
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2005-02-15
Filing date: 2005-12-22
Publication date: 2011-09-21
Anticipated expiration: 2025-12-22
Also published as: EP1850403A1; JPWO2006087871A1; EP1850403A4; EP1850403B1; US7598660B2; US20070269667A1; WO2006087871A1; ATE538502T1

Description

本発明は、積層型圧電アクチュエータなどの積層型圧電素子に関する。

固体の電歪効果を利用して電気エネルギーを機械エネルギーに変換する圧電素子の一種として、圧電性を有するセラミック層と内部導体層とを交互に積層した積層型圧電素子がある。

積層型圧電素子は積層セラミックコンデンサと類似の構造を持ち、内部導体層が１層ごとに交互に一方の外部電極と他方の外部電極に接続されており、２つの外部電極間に電圧を印加すると、隣接する内部導体間に電界が発生してセラミック層に歪みを生じさせる。

このとき、隣接する内部導体層が積層方向に透視して重なっている部分（圧電活性部）では電界が発生して歪みが生じるが、そのほかの部分、すなわち内部導体が重なっておらず電界が発生していない部分（圧電不活性部）では歪みは生じない。

このため、電圧の印加によって大きな歪みを生じさせると、圧電活性部と圧電不活性部との境界部分に大きな応力が発生し、この応力によって積層体が機械的に破壊されることがある。具体的には、内部導体層とセラミック層との間に大きなクラックが発生したりすることがある。

内部応力による積層体の機械的な破壊を防止するために、特許文献１に記載された発明は、積層体の積層方向に平行な側面に、内部導体層に平行な溝を形成している。すなわち特許文献１に記載された発明は、圧電不活性部の一部を取り除くことによって応力の集中を緩和しようというものである。
特公平６−５７９４号公報

特許文献１には溝を形成する方法について具体的に記載されていないが、例えば、カーボンペーストなどの消失材料を印刷したセラミックグリーンシートを用い、焼成時に消失材料を消失させて溝を形成する方法や、ワイヤーソーなどの工具を用いて、焼成後の積層体を切削して溝を形成する方法などが考えられる。

しかしながら、これらの方法で溝を形成するには種々の困難が伴う。

すなわち、消失材料を消失させて溝を形成する方法では、圧電セラミックスの焼成温度よりも消失材料の消失温度のほうが低いため、消失材料の消失後に圧電セラミックスが融着し、所望の形状に溝を形成することが困難である。

また、ワイヤーソーなどで溝を形成する場合、加工精度が高くないため、セラミック層の厚みが薄い場合には適用できない。その上、加工に要するコストも高く、製造コストの上昇を招いてしまう。

そこで本発明は、応力によって積層体が機械的に破壊されることを防ぎつつ、作製の容易な積層型圧電素子を提供することを目的とする。

上記問題点を解決するために本発明に係る積層型圧電素子は、圧電性を有するセラミック層と内部導体層とが一体に形成された積層体と、前記積層体の表面に形成された外部電極と、を備える積層型圧電素子であって、前記積層体の内部に、前記積層体にクラックを発生させるためのクラック導入導体層を備えることを特徴とする。

クラック導入導体層を備えることにより、クラック導入導体層の近傍に意図的に微小なクラックを発生させて応力を緩和することができる。これにより、素子の特性を悪化させるような大きなクラックが発生することを防止することができる。

また、本発明に係る積層型圧電素子は、前記クラック導入導体層と前記セラミック層との間の界面強度は、前記内部導体層と前記セラミック層との間の界面強度よりも弱いことを特徴とする。

これにより、界面強度の弱いクラック導入導体層−セラミック層間に優先的に微小クラックを発生させることができ、素子の特性を悪化させるような大きなクラックの発生を効果的に防止できる。

クラック導入導体層−セラミック層間の界面強度を内部導体層−セラミック層間の界面強度より弱くする方法は特に限定されないが、例えば、前記内部導体層は前記セラミック層に含有されるセラミックスと同一組成系のセラミックスを含有し、前記クラック導入導体層は前記セラミック層に含有されるセラミックスと同一組成系のセラミックスを含有しないか、または、前記内部導体層に含有される前記セラミックスの含有率よりも低い含有率で前記セラミックスを含有するようにすればよい。

導体にセラミック層に含有されるセラミックスと同一組成系のセラミックスを含有させることにより、導体とセラミック層との間の界面強度を強くすることができる。よって、内部導体層にセラミックスを含有させて内部導体層−セラミック層間の界面強度を強くするとともに、クラック導入導体層にはこれより少ない割合でセラミックスを含有させるかあるいはセラミックスを含有しないようにすることによって、クラック導入導体層−セラミック層間の界面強度を内部導体層−セラミック層間の界面強度よりも弱くすることができる。

なお、同一組成系のセラミックスとは、セラミックスを構成する主成分となる元素が同一であることを意味する。内部導体層がセラミック層の含有されるセラミックスと同一の組成のセラミックスを含有することがより好ましい。

また、前記クラック導入導体層の厚みを、前記内部導体層の厚みよりも厚くするようにしてもよい。

導体厚みが薄いほど、導体内部にセラミック架橋が形成されやすくなって導体とセラミック層との間の界面強度が強くなる。よって、クラック導入導体層の厚みを内部導体層の厚みより厚くすれば、クラック導入導体層−セラミック層間の界面強度を内部導体層−セラミック層間の界面強度よりも弱くすることができる。

さらにまた、本発明に係る積層型圧電素子は、前記クラック導入導体層は、前記積層体の積層面に沿って配置されることが好ましいが、前記内部導体層が位置されている積層面と同じ積層面に配置されていても、前記内部導体層が配置されている積層面とは異なる積層面に配置されていてもよい。

また、クラック導入導体層は、内部導体層が積層方向に重なり合っている領域、すなわち圧電活性部を避けて形成されることが好ましい。これにより、圧電活性部と圧電不活性部の境界に生じる内部応力を効果的に解消できるとともに、圧電活性部にクラックが及ぶことを防止し、積層型圧電素子の特性の劣化を抑制できる。

また、本発明に係る積層型圧電素子は、前記クラック導入導体層が形成されている積層面によって前記積層体が分割されてなる区画の数をＭとし、前記積層体の積層方向の歪み量をＤ（μｍ）としたとき、一区画当たりの歪み量Ｄ／Ｍが７．５μｍ以下であることを特徴とする。

これにより、素子の特性悪化につながる大きなクラックの発生を効果的に抑制することができる。

本発明によれば、クラック導入導体層を設けることにより、意図的に微小なクラックを発生させて応力を緩和するので、大きなクラックが発生して素子の特性が悪化することを防止できる。また、消失材料を用いたり、ワイヤーソーなどによって溝を形成したりする必要がないので、周知の積層プロセスによって容易に製造することができる。

本発明の第１の実施例に係る積層型圧電素子を示す断面図である。本発明の第１の実施例に係る積層型圧電素子の一部の断面を示す断面図である。本発明の第１の実施例に係る積層型圧電素子の製造工程を示す斜視図である。本発明に係る積層型圧電素子の変形例を示す斜視図である。本発明の第２の実施例に係る積層型圧電素子を示す断面図である。本発明の第２の実施例に係る積層型圧電素子の製造工程を示す斜視図である。本発明に係る積層型圧電素子の変形例を示す斜視図である。

符号の説明

１０積層体
１１セラミック層
１２内部導体層
１３クラック導入導体層
２１，２２外部電極

以下において図を参照しつつ本発明を実施するための最良の形態について説明する。

図１は第１の実施例に係る積層型圧電素子を示す断面図である。積層型圧電素子は、セラミック層１１、内部導体層１２、クラック導入導体層１３が一体に形成されてなる積層体１０と、該積層体１０の表面に形成された外部電極２１，２２とを有している。

セラミック層１１はチタン酸ジルコン酸鉛（ＰＺＴ）などの圧電性セラミックスからなる。

内部導体層１２はＡｇやＰｄなどの金属を主成分としてなり、外部電極２１，２２に交互に接続している。

クラック導入導体層１３はＡｇやＰｄなどの金属を主成分としてなり、内部導体層１２が積層方向に重なり合っていない部分（圧電不活性部）に形成されている。また、クラック導入導体層１３は内部導体層１２とは異なる積層面に形成されている。図１では内部導体層１２とクラック導入導体層１３とがほぼ同じ厚みで示されているが、クラック導入導体層１３は内部導体層１２より厚く形成されている。

外部電極２１，２２はＡｇなどの金属を主成分としてなり、積層体１０の表面に形成されている。

図２はクラック導入導体層１３付近を拡大して模式的に示す断面図である。分極後に、クラック導入導体層１３とセラミック層１１との界面には微小なクラック１４が発生している。このクラック１４は内部導体層１２同士が重なり合っている圧電活性部には達していない。また、内部導体層１２とセラミック層１１との界面にはクラックがみられない。これは、クラック導入導体層１３を設けることによって、クラック導入導体層１３とセラミック層１１との界面に意図的に微小なクラック１４を発生させることによって応力が緩和されているためである。

次に、図３を参照しつつこの積層型圧電素子の製造方法について説明する。

まず、酸化チタン、酸化ジルコニウム、酸化鉛などの金属酸化物を所定量秤量して混合し仮焼してＰＺＴ系の圧電セラミックスを得る。この圧電セラミックスを粉砕して得た圧電セラミック粉末と、水または有機溶剤、有機バインダ、分散剤、消泡剤などをボールミルで攪拌および混合し、セラミックスラリーを得る。

セラミックスラリーを真空脱泡した後に、ドクターブレード法によって厚み８０μｍの無地のセラミックグリーンシートに成形する。

無地のセラミックグリーンシートに、ＡｇおよびＰｄを重量比７：３の割合で含有する導電性ペーストを印刷することによって内部導体層パターン４１を形成して内部導体層用セラミックグリーンシート３１を得る。内部導体層パターン４１は塗布厚が１．０μｍとなるように印刷条件を調整する。

また、無地のセラミックグリーンシートに、ＡｇおよびＰｄを重量比７：３の割合で含有する導電性ペーストを印刷することによってクラック導入導体層パターン４２を形成してクラック導入導体層用セラミックグリーンシート３２を得る。クラック導入導体層パターン４２は塗布厚が２．０μｍとなるように印刷条件を調整する。なお、内部導体層パターン４１とクラック導入導体層パターン４２の塗布厚は蛍光Ｘ線によって測定した金属厚みである。

内部導体層パターン４１およびクラック導入導体層パターン４２は、後に形成される外部電極と接続可能なように、セラミックグリーンシートの少なくともいずれか１辺に接して形成される。

内部導体層用セラミックグリーンシート３１、クラック導入導体層用セラミックグリーンシート３２、無地のセラミックグリーンシート３３を図３に示すように積層してグリーン積層体を得る。内部導体層用セラミックグリーンシート３１は、図の左右方向の端面に交互に内部導体層パターン４１が引き出されるように互い違いに積層されている。また、内部導体層用セラミックグリーンシート３１とクラック導入導体層用グリーンシート３２とが交互に積層されている。積層方向の両端部には無地のセラミックグリーンシート３３が配置されている。

得られたグリーン積層体を４００℃に加熱して脱脂処理を行った後に大気雰囲気中１１００℃で５時間焼成し、積層体１０を得る。得られた積層体１０の寸法は７ｍｍ×７ｍｍ×高さ３０ｍｍである。

次にＡｇを含有する導電ペーストを焼き付けることによって図１に示した外部電極２１，２２を形成する。次に、図示していないが、外部電極２１，２２の補強のためにＡｇ網を外部電極２１，２２に導電性接着剤で接着し、はんだづけによってリード線を外部電極２１，２２に接着する。また、積層体１０の端面に露出している内部導体層１２の絶縁のため、積層体１０の端面に絶縁樹脂でコート処理を行う。

外部電極２１，２２に直流電源を接続し、８０℃の恒温槽中で３ｋＶ／ｍｍの電界強度で分極処理を行い、図１に示した積層圧電素子が完成する。

また、内部導体層−セラミック層間の界面強度とクラック導入導体層−セラミック層間の界面強度を測定するため、以下の方法で測定用のサンプルを作製した。

まず上記の積層圧電素子に用いたものと同じセラミックグリーンシートを用意し、上記と同じ方法で同じ塗布厚みになるように内部導体層パターンを印刷した。内部導体層パターンが形成されたセラミックグリーンシートを５枚積層し、その上下に無地のセラミックグリーンシートを２０枚積層して圧着し、上記と同じ条件で焼成した。その後、得られた焼結体を３ｍｍ×３ｍｍ×高さ２．５ｍｍに加工して、内部導体層−セラミック層間の界面強度測定用の試験片を作製した。

これと同様の方法で、クラック導入導体層−セラミック層間の界面強度測定用の試験片も作製した。

得られた試験片の上面及び下面に治具を取付け、引っ張り試験機により、内部導体層−セラミック層間、あるいはクラック導入導体層−セラミック層間が剥離する際の剥離力を測定した。測定結果をワイブルプロットして得られたワイブル値ｍと強度の平均値μを表１に示す。

クラック導入導体層１３を内部導体層１２の２倍の厚みで形成したことにより、クラック導入導体層−セラミック層間の界面強度が、内部導体層−セラミック層間の界面強度よりも小さくなっていることがわかる。

さらに、クラック導入導体層を設けていないことを除いて上記の製造方法と同じ製造方法で作製した比較例を作製し（比較例１）、本実施例に係る積層型圧電素子３個と比較例１の積層型圧電素子３個の分極後の状態をマイクロスコープによって観察した。

本実施例の積層型圧電素子では、素子一つあたり平均で１２．６本のクラックがクラック導入導体層付近で生じていたが、いずれも微小なクラックであり、圧電活性部まで及ぶクラックは発生していなかった。

これに対して比較例の積層型圧電素子では、素子一つあたり平均で４．３本のクラックが発生しており、クラックのうちのおよそ半分が圧電活性部にまで及ぶものであった。

また、本実施例の積層型圧電素子と比較例の積層型圧電素子の各々５つについて、温度３０℃、湿度６０％の環境下において、最高電圧２００Ｖ、周波数３０Ｈｚの矩形波を印加して連続駆動試験を行った。

本実施例の積層型圧電素子では、１０⁹回の駆動後も５つのサンプル全てが正常に動作していた。また、駆動試験前の歪量と駆動試験後の歪量を比較した歪量劣化も全てのサンプルで５％以内であった。これに対して比較例の積層型圧電素子では、１０⁵回の駆動後に全てのサンプルが機械的な損傷を受けて駆動しなくなってしまった。

また、上記の製造方法と同様の方法で、クラック導入導体層を適宜間引くことによってクラック導入導体層間の積層方向の間隔を種々に変更した試料を作製した。すなわち、図１および図３では、内部導体層１２が形成されたセラミック層１１（内部導体用セラミックグリーンシート３１）とクラック導入導体層１３が形成されたセラミック層１１（クラック導入導体層用セラミックグリーンシート３２）とを交互に配置しているが、特定の内部導体層間にはクラック導入導体層を配置しないように積層圧電素子を作製して、クラック導入導体層同士の間隔を種々に設定した。このとき、クラック導入導体層が形成されたセラミック層を間引いた部分には無地のセラミック層を配置して、内部導体層同士の積層方向の間隔が一様になるようにした。なお、ここではクラック導入導体層１３が形成されたセラミック層１１は積層体を積層方向に略均等に分割するように配置した。

このようにして作製された７種類の試料と上記で説明した比較例１の積層型圧電素子と
をそれぞれ５つずつ用意し、上記と同じ方法で連続駆動試験を行った。

さらに、各試料の積層体がクラック導入導体層が形成された積層面分割されてなる区画の数をＭとし、積層体の積層方向の歪み量をＤとして、一区画当たりの歪み量Ｄ／Ｍを算出した。

このとき、クラック導入導体層が形成された積層面の数をＮとするとＭは式（１）で表される。すなわち、例えばクラック導入導体層が形成された積層面の数が２の場合はＭ＝３であり、クラック導入導体層が形成された積層面が存在しない場合はＭ＝１である。

Ｍ＝Ｎ＋１…（１）
一区画当たりの歪み量Ｄ／Ｍと連続駆動試験の結果を表２に示す。また、参考として、一区画当たりの積層方向の寸法Ｌ／Ｍ（Ｌは積層体の積層方向の寸法）も示す。試料番号７は、全ての内部導体層間にクラック導入導体層を配置したものである。

表１に記載したように、比較例の積層型圧電素子は１０⁴回の時点ですでに一つが駆動しなくなり、１０⁵回の時点では全ての素子が駆動しなかった。

これに対して、本発明に係る試料番号１〜７の積層型圧電素子では、比較例１に対して連続駆動に対する耐久性が高まっていることがわかる。特に、試料番号３〜７は１０⁹回の時点でも全ての素子が駆動していることから、クラック導入導体層間の歪量が７．５μｍ未満になるようにクラック導入導体層を設けることが好ましいことがわかった。

なお、本実施例ではクラック導入導体層パターンを矩形状に形成したが、クラック導入導体層パターンの形状は矩形に限定されるものではない。例えば図４に示すように、略半円形に形成してもよい。

次に、本発明の第２の実施例に係る積層型圧電素子について説明する。第１の実施例と同一ないしは対応する部分については適宜説明を省略する。図５は第２の実施例に係る積層型圧電素子を示す断面図である。

この積層型圧電素子は、セラミック層１１と内部導体層１２とクラック導入導体層１３とが一体に設けられた積層体１０と、外部電極２１，２２とを備えてなる。クラック形成導体層１３と内部導体層１２が同じ積層面上に設けられている点で、第１の実施例の積層型圧電素子と構造が異なっているが、そのほかの部分の構成は同一である。

次に、図６を参照しつつこの積層型圧電素子の製造方法について説明する。まず、酸化チタン、酸化ジルコニウム、酸化鉛などの金属酸化物を所定量秤量して混合し、仮焼してＰＺＴ系の圧電セラミックスを得る。このＰＺＴ系圧電セラミックスを粉砕して得た圧電セラミック粉末と、水または有機溶剤、有機バインダ、分散剤、消泡剤などをボールミルで攪拌および混合し、セラミックスラリーを得る。

セラミックスラリーを真空脱泡した後に、ドクターブレード法によって厚み約１６０μｍの無地のセラミックグリーンシートに成形する。

ここで、Ａｇ粉末、Ｐｄ粉末、セラミックグリーンシートの形成に用いたものと同じ圧電セラミック粉末、有機ビヒクルを混合して、内部導体層用の導電ペーストを用意する。また、Ａｇ粉末、Ｐｄ粉末、有機ビヒクルを混合して、クラック導入導体層用の導電ペーストを用意する。ＡｇとＰｄの含有比率は、どちらも重量比でＡｇ：Ｐｄ＝７：３となるようにする。

無地のセラミックグリーンシートに、内部導体層用の導電ペーストをスクリーン印刷して内部導体層パターン４１を形成する。さらに、クラック導入導体層用の導電ペーストをスクリーン印刷してクラック導入導体層パターン４２を形成する。これにより、導体用セラミックグリーンシート３４を得る。内部導体層パターン４１とクラック導入導体層パターン４２とは、導体用セラミックグリーンシート３４の対向する辺にそれぞれ引き出されるように形成されている。

内部導体層パターンの厚みは１．４μｍ、クラック導入導体層パターン４２の厚みは２．０μｍとなるように印刷条件を調整する。パターンの厚みはいずれも蛍光Ｘ線によって測定した金属厚みである。

導体用セラミックグリーンシート３４と無地のセラミックグリーンシート３３を図５に示すように積層してグリーン積層体を形成し、グリーン積層体を４００℃に加熱して脱脂処理を行った後に大気雰囲気中１１００℃で５時間の焼成を行って図４に示した積層体１０を得る。得られた積層体１０の寸法は７ｍｍ×７ｍｍ×高さ３０ｍｍである。

次に、Ａｇを含有する導電ペーストを焼き付けることによって積層体１０の表面に外部電極２１，２２を形成する。次に、図示していないが、外部電極２１，２２の補強のためにＡｇ網を外部電極２１，２２に導電性接着剤で接着し、はんだづけによってリード線を外部電極２１，２２に接着する。また、積層体１０の端面に露出している内部導体層の絶縁のため、積層体１０の端面に絶縁樹脂でコート処理を行う。

外部電極２１，２２に直流電源を接続し、８０℃の恒温槽中で３ｋＶ／ｍｍの電界強度で分極処理を行い、図５に示す積層型圧電素子が完成する。

まず上記の積層圧電素子に用いたものと同じセラミックグリーンシートを用意し、上記と同じ内部導体層用の導電ペーストを用いて内部導体層パターンを印刷した。内部導体層パターンが形成されたセラミックグリーンシートを５枚積層し、その上下に無地のセラミックグリーンシートを１０枚積層して圧着し、上記と同じ条件で焼成した。その後、得られた焼結体を３ｍｍ×３ｍｍ×高さ２．５ｍｍに加工して、内部導体層−セラミック層間の界面強度測定用の試験片を作製した。

これと同様の方法で、上記と同じクラック導体層用の導電ペーストを用いてクラック導入導体層−セラミック層間の界面強度測定用の試験片も作製した。

得られた試験片の上面及び下面に治具を取付け、引っ張り試験機により、内部導体層−セラミック層間、あるいはクラック導入導体層−セラミック層間が剥離する際の剥離力を測定した。測定結果をワイブルプロットして得られたワイブル値ｍと強度の平均値μを表３に示す。

セラミック層に含有されるセラミックスと同一の組成のセラミックスを内部導体層に含有させたことにより、セラミックスを含有しないクラック導入導体層と比較して、内部導体層とセラミック層との間の界面強度が強くなっていることがわかる。

さらに、比較例として、導体用セラミックグリーンシートに内部導体層パターンのみを形成してクラック導入導体層パターンを形成せずに作製した積層型圧電素子を用意する（比較例２）。

本実施例の積層型圧電素子と比較例２の積層型圧電素子を分極後にマイクロスコープによって観察した。比較例２の積層型圧電素子では圧電活性部にまで達するクラックが４本観察された。これに対して本実施例の積層型圧電素子では、クラックの数は１４本と、比較例２より多く観察されたものの、いずれもクラック導入導体層近傍の圧電不活性部に発生したものであり、圧電活性部に達するクラックは観察されなかった。

表４に記載したように、比較例２の積層型圧電素子は１０⁴回の駆動後にすでに５つ中で１つが機械的な損傷によって正常に動作しなくなっており、１０⁵回の駆動後ではすべてのサンプルが正常に動作しなくなっていた。これに対して本実施例の積層型圧電素子は１０⁹回の駆動後もすべてのサンプルが正常に動作していた。

なお、本実施例ではクラック導入導体層パターンを矩形状に形成したが、クラック導入導体層パターンの形状は矩形に限定されるものではない。例えば図７に示すように、略半円形に形成してもよい。

また、上記の実施例１，２は本発明の一例にすぎず、本発明はこれに限定されるものではない。例えばクラック導入導体層の形状および位置は、圧電不活性部に微小なクラックを生じさせて圧電活性部にクラックが及ばないようなものであればよい。また、クラック導入導体層とセラミック層との間の界面強度を内部導体層とセラミック層との間の界面強度よりも弱くする手法も上記に限定されず、いかなる手法であってもよい。そのほか、本発明の趣旨を変更しない範囲において種々の変更を加えてもよいことはいうまでもない。

Claims

圧電性を有するセラミック層と内部導体層とが一体に形成された積層体と、前記積層体の表面に形成された外部電極と、を備える積層型圧電素子であって、
前記積層体の内部に、前記積層体にクラックを発生させるためのクラック導入導体層を備えることを特徴とする積層型圧電素子。
前記クラック導入導体層と前記セラミック層との間の界面強度は、前記内部導体層と前記セラミック層との間の界面強度よりも弱いことを特徴とする請求項１に記載の積層型圧電素子。
前記内部導体層は前記セラミック層に含有されるセラミックスと同一組成系のセラミックスを含有し、
前記クラック導入導体層は前記セラミック層に含有されるセラミックスと同一組成系のセラミックスを含有しないか、または、前記内部導体層に含有される前記セラミックスの含有率よりも低い含有率で前記セラミックスを含有することを特徴とする請求項２に記載の積層型圧電素子。
前記クラック導入導体層の厚みは、前記内部導体層の厚みよりも厚いことを特徴とする請求項２あるいは請求項３に記載の積層型圧電素子。
前記クラック導入導体層は、前記積層体の積層面に沿って配置され、前記内部導体層が位置されている積層面と同じ積層面に配置されていることを特徴とする請求項１ないし請求項４のいずれか一項に記載の積層型圧電素子。
前記クラック導入導体層は、前記積層体の積層面に沿って配置され、前記内部導体層が配置されている積層面とは異なる積層面に配置されていることを特徴とする請求項１ないし請求項４のいずれか一項に記載の積層型圧電素子。
前記クラック導入導体層は、前記内部導体層が積層方向に重なり合っている領域を避けて形成されていることを特徴とする請求項１ないし請求項６のいずれか一項に記載の積層型圧電素子。
前記クラック導入導体層が形成されている積層面によって前記積層体が分割されてなる区画の数をＭとし、前記積層体の積層方向の歪み量をＤ（μｍ）としたとき、一区画当たりの歪み量Ｄ／Ｍが７．５μｍ以下であることを特徴とする請求項１ないし請求項７のいずれか一項に記載の積層型圧電素子。