JP4771649B2

JP4771649B2 - 積層型電子部品の製造方法

Info

Publication number: JP4771649B2
Application number: JP2003202735A
Authority: JP
Inventors: 進小野
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2003-07-28
Filing date: 2003-07-28
Publication date: 2011-09-14
Anticipated expiration: 2023-07-28
Also published as: CN1830098A; CN101271957A; CN100583480C; JP2005050837A; CN100448047C

Description

【０００１】
【発明の属する技術分野】
本発明は、積層型電子部品およびその製造方法に関し、例えば、自動車用燃料噴射弁、光学装置等の精密位置決め装置や振動防止用の駆動素子等に関するものである。
【０００２】
【従来の技術】
従来、積層型電子部品として、例えば、電歪効果を利用して大きな変位量を得るために、圧電体と内部電極とを交互に積層した積層型圧電素子が提案されている。積層型圧電素子は、同時焼成タイプと、圧電磁器と内部電極板とを交互に積層したスタックタイプの２種類に分類されており、低電圧化、製造コスト低減の面から考慮すると、同時焼成タイプの積層型圧電素子が薄層化に対して有利であるために、その優位性を示しつつある。
【０００３】
同時焼成タイプの積層型圧電素子は、図３に示すように、積層型セラミックコンデンサと同様に、従来、圧電材料を含有するグリーンシート２１と内部電極材料を含有する内部電極パターンが交互に積層された活性部の上下面に、上記セラミックグリーンシート２１を複数積層して形成された不活性部を積層し、これを脱脂、焼成することで積層型圧電素子を作製していた。
【０００４】
ところで、近年においては、例えば、小型の積層型圧電アクチュエータで大きな圧力下において大きな変位量を確保するため、より高い電界を印加し、長期間連続駆動させることが行われている。
【０００５】
【特許文献１】
特開平４−２９９５８８号公報
【０００６】
【特許文献２】
特開平５−２１７７９６号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１の従来の積層型電子部品では、内部電極内に、内部電極の厚さの１／２〜１倍の粒径にコントロールされた圧電セラミック粉末を１０〜２０％含むことにより、セラミック層間を柱状に繋ぐことで、焼成後では内部電極とセラミック層との界面に剥離の発生を防止しているが、内部電極と外部電極の接続工程の熱処理時の冷却の速度が速いため、図５に示すように、内部電極２とセラミック層１との熱膨張係数の差により、柱状部分５１の存在しない部分では、界面のほぼ全面にわたり内部電極とセラミック層との間に２μｍより大きな隙間Ｔが５０％以上発生していた。これにより、より高い電界を印加し、長期間連続駆動させるとデラミネーションが発生するという問題があった。
【０００８】
また、上記特許文献２の従来の積層型電子部品では、素子の機械加工による切断面（外部電極形成面）を１回目の焼成時より高い焼成温度で熱処理することにより、切断時に生じたショートの原因になるマイクロクラックを解消しているが、焼成温度よりも高い温度による熱処理時の冷却の速度が速いため、内部電極とセラミック層との熱膨張係数の差により界面のほぼ全面にわたり剥離が発生していた。これにより、より高い電界を印加し、長期間連続駆動させるとデラミネーションが発生するという問題があった。
【０００９】
本発明は、デラミネーション、クラック等の発生を抑制することができ、高信頼性が得られる積層型電子部品の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の積層型電子部品の製造方法は、セラミック層となる複数のセラミックグリーンシートと、導電性ペーストを印刷してなる複数の内部電極とを交互に積層してなる柱状積層体を作製する工程と、該柱状積層体を所望の寸法に加工する工程と、該柱状積層体を焼成する工程と、該柱状積層体の側面に、導電性ペーストを塗布する工程と、該導電性ペーストを、最高温度からの冷却速度を、前記セラミック層のキュリー温度をｔ（℃）としたとき、ｔ／３（℃／分）以下で熱処理し、前記内部電極と一層おきに交互に接続される一対の外部電極を作製する工程と、該外部電極に電圧を印加し、格子定数の比であるｃ／ａの変化率が０．５％以下となるように分極処理を行い、前記内部電極と前記セラミック層との隙間が２μｍ以下である部分を、実質的に活性な部分の５０％以上とする工程とを具備することを特徴とする。ここで実質的に活性な部分とは、任意の２層の内部電極が積層方向に重畳する部分のことである。即ち、内部電極の正極と負極とがそれぞれ重なる部分のことを指す。
【００１１】
また、本発明の積層型電子部品は、セラミック層が圧電セラミックスであることを特徴とする。
【００１４】
また、本発明の積層型電子部品の製造方法は、熱処理の工程において、該熱処理からの冷却時に、前記セラミック層のキュリー温度をｔ（℃）としたとき、１．２ｔ〜０．８ｔの温度域の冷却速度をｔ／３（℃／分）以下とすることを特徴とする。
【００１５】
【発明の実施の形態】
図１は積層型圧電アクチュエータからなる積層型電子部品の一実施形態を示す縦断面図である。
【００１６】
本発明の積層型圧電子部品は、図１に示すように複数のセラミック層１と複数の内部電極２とを交互に積層してなる活性部８と、該活性部８の積層方向両端に設けられた不活性部９とからなる四角柱状の柱状積層体３を有している。
【００１７】
セラミック層１は、例えば、チタン酸ジルコン酸鉛Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３（以下ＰＺＴと略す）或いは、チタン酸バリウムＢａＴｉＯ_３を主成分とする圧電セラミックス材料などが使用されるが、これらに限定されるものではなく、圧電性を有するセラミックスであれば何れでも良い。なお、この圧電体材料としては、圧電歪み定数ｄ_３３が高いものが望ましい。
【００１８】
また、セラミック層１の厚み、つまり内部電極２間の距離は、小型化及び高い電界を印加するという点から０．０５〜０．２５ｍｍであることが望ましい。これは、積層型圧電素子は電圧を印加して、より大きな変位量を得るために積層数を増加させる方法がとられるが、積層数を増加させた場合に活性部８中のセラミック層１の厚みが厚すぎるとアクチュエータの小型化、低背化ができなくなり、一方、活性部８中のセラミック層１の厚みが薄すぎると絶縁破壊しやすいからである。
【００１９】
内部電極２は、図２に示すように矩形状をしており、図１に示したように、その一辺が柱状積層体３の対向する側面（外部電極形成面）に一層おきに露出しており、この内部電極２の一辺が露出する柱状積層体３の側面（対向する側面）にそれぞれ外部電極４が形成されている。これにより、それぞれの外部電極４に、内部電極２が一層おきに電気的に交互に接続されている。
【００２０】
そして本発明では、内部電極２とセラミック層１との隙間が２μｍ以下である部分が、実質的に活性な部分の５０％以上であることが重要である。これにより、デラミネーション、クラック等の発生を抑制することができ、高信頼性が得ることができる。
【００２１】
内部電極２とセラミック層１との隙間が２μｍ以下である部分が、実質的に活性な部分の５０％より少ないと、高電界で駆動させた際に、隙間部分からクラックが発生し、信頼性を損なう危険があるからである。特には、クラックの起点を少なくし、高信頼性を得るために、内部電極２とセラミック層１との隙間が２μｍ以下である部分が、実質的に活性な部分の７０％以上が望ましい。
【００２２】
また、本発明の積層型電子部品の製造方法は、先ず、チタン酸ジルコン酸鉛Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３などの圧電体セラミックスの仮焼粉末（セラミック粉末）と、アクリル樹脂、ブチラール樹脂などの有機高分子からなる有機バインダと、可塑剤とを混合したスラリーを作製し、例えばスリップキャステイング法により、図２に示すような厚み５０〜２５０μｍのセラミックグリーンシート２１を作製する。
【００２３】
本発明では、セラミック層２をなすセラミックスの仮焼粉末の平均粒径は０．３〜０．９μｍであることが望ましい。セラミックスの仮焼粉末の平均粒径を０．３μｍ以上とすることにより、セラミックグリーンシート２１作製時の乾燥クラック発生防止のために必要な有機バインダを少量とすることができる。
【００２４】
一方、セラミックスの仮焼粉末の平均粒径を０．９μｍ以下とすることにより、焼成時の焼結を充分に行うことができ、磁器強度を高くでき、例えば積層型圧電素子において電界により発生する応力によるクラックの発生を抑制できる。
【００２５】
また、セラミックグリーンシート２１の厚みは絶縁強度を向上させるという理由から９０μｍ以上、特には、１００μｍ以上であることが望ましい。また、セラミックグリーンシート２１の取り扱い時のクラック発生を防止するために、有機バインダとしては、高い引張強度を有するブチラール樹脂を用いることが望ましい。
【００２６】
次に、作製されたセラミックグリーンシート２１を所定の寸法に打ち抜いた後、図２に示すようにセラミックグリーンシート２１の片面に、内部電極２となる銀−パラジウム及び溶媒を含有する導電性ペーストをスクリーン印刷法により１〜１０μｍの厚みに印刷し、乾燥させて内部導体パターン２２を形成する。
【００２７】
内部導体パターン２２は矩形状をなしており、矩形状のセラミックグリーンシート２１よりも小さい面積を有しており、内部導体パターン２２の一辺はセラミックグリーンシート２１の一辺に重なり、他の辺には重ならないように形成されている。
【００２８】
次に、図３に示すように、内部導体パターン２２が形成されたセラミックグリーンシート２１を、内部導体パターン２２の一辺が積層成形体２３の対向する側面に交互に露出するように所定の枚数だけ積層して活性部積層成形体２３ａを作製し、この活性部積層成形体２３ａの上下面に、導電性ペーストが印刷されていないセラミックグリーンシート２１を複数積層してなる不活性部成形体２３ｂを積層し、積層成形体２３を作製する。
【００２９】
尚、導電性ペーストが印刷されていないセラミックグリーンシート２１を複数積層して、下側の不活性部積層成形体２３ｂを作製した後、この不活性部積層成形体２３ｂ上に、内部導体パターン２２が形成された複数のセラミックグリーンシート２１を所定の枚数だけ積層して活性部積層成形体２３ａを積層し、この活性部積層成形体２３ａ上に、導電性ペーストが印刷されていないセラミックグリーンシート２１を複数積層して上側の不活性部積層成形体２３ｂを積層し、積層成形体２３を作製しても良い。
【００３０】
尚、積層成形体２３の製造方法については特に限定されるものではなく、セラミックグリーンシート２１と内部導体パターン２２が積層された積層成形体２３が得られれば良い。
【００３１】
次に、この積層成形体２３を加熱を行いながら加圧を行い、積層成形体２３を一体化し、柱状積層体成形体を得る。
【００３２】
また、加圧する方法としては、積層精度を向上させるという点で静水圧による加圧が望ましく、その圧力は、２０〜１２０ＭＰａであることが望ましい。
【００３３】
一体化された柱状積層体成形体は所定の大きさに切断された後、大気中において４００〜８００℃で５〜４０時間の脱脂を行ない、この後、９００〜１２００℃において２〜５時間で本焼成が行われ、図４に示すような柱状積層体３を得る。この柱状積層体３は、圧電体層１と内部電極２とが交互に積層された活性部を有しており、その対向する側面には内部電極２の一辺が交互に露出している。
【００３４】
つぎに、図１に示したように一対の外部電極４に０．１〜３ｋＶ／ｍｍの直流電圧を印加し、柱状積層体を分極処理することによって、製品としての積層型電子部品が完成する。ここで、格子定数の比であるｃ／ａの分極前後の変化率が０．５％以下であることが重要である。ｃ／ａの変化率が０．５％より大きいと、分極時に発生する応力により、内部電極２とセラミック層１との間で剥離が起こるためである。本発明では、分極時の応力による剥離を防止するため、ｃ／ａの変化率は０．２％以下が望ましい。ここで、格子定数の比ｃ／ａは、ＸＲＤ回折パターンから面指数（２００）のピークより格子定数ａを求め、同様に面指数（００２）のピークより格子定数ｃを求め、これらの値よりｃ／ａを求める。
【００３５】
以上のような製造方法を用いることにより、内部電極２とセラミック層１との界面の隙間を２μｍ以下とすることが可能となる。内部電極２とセラミック層１との隙間が２μｍより大きいと、高い電圧を印加した際に隙間からクラックが発生したり、長期間連続駆動を行うと隙間よりクラックが発生するため信頼性を低下させる。本発明の積層型電子部品は剥離を防止できるが、実際には工程での異物の混入により、一部に２μｍより大きな界面の隙間が発生することもあるが、２μｍ以下の隙間の部分が活性部の５０％以上あれば信頼性は確保できる。
【００３６】
つぎに、図１に示すように、柱状積層体３の内部電極２の端部が露出した側面に銀を主成分とする銀ガラスペーストを塗布し、５００〜９００℃の最高温度から、上記セラミック層１のキュリー温度ｔ（℃）に対してｔ／３（℃／分）以下の速度で冷却する熱処理を行うことにより、外部電極４を形成する。これにより、内部電極２は互い違いに１層おきに外部電極４にそれぞれ接続される。
【００３７】
冷却の速度をｔ／３（℃／分）より速くすると、内部電極２とセラミック層１との熱膨張係数の差から界面に応力が発生し、デラミネーションやクラックを発生させるためである。
【００３８】
特に、１．２ｔ〜０．８ｔ（℃）の温度内の冷却速度がｔ／３（℃／分）以下であることが望ましい。キュリー温度より高い温度ではセラミック層１が立方晶であり、キュリー温度より低い温度では菱面体晶若しくは正方晶となるため、結晶層の変化する温度域においては冷却速度を速くすると結晶層が変化することによる内部応力によりデラミネーションが発生しやすくなるためである。
【００３９】
ここで、内部電極２とセラミック層１との隙間を確認する手法として、超音波探傷による検査、若しくは破面のＳＥＭを用いる。非破壊で容易に積層型電子部品の全体の隙間の分布を検査できるという点で超音波探傷を用いることが望ましいが、破面のＳＥＭを観察することでも実際の隙間の大きさを確認できる。ここで、断面を鏡面に仕上げてＳＥＭにより観察を行うと、実際に隙間が存在していても内部電極２の延性により隙間に内部電極２が延びてしまうため、破面で観察することが重要である。超音波探傷による検査により、積層方向に垂直な面を観察することで得られる結果から、実質的に活性な部分において、２μｍ以上の剥離の発生している部分とそうでない部分との面積比により剥離の割合を算出する。
【００４０】
超音波探傷による検査では、一度に複数層の断面を観察してもよい。一般に、超音波探傷による検査では焦点深度を深くすると、感度が低くなるため、積層数が多く、高さが５ｍｍ以上あるものに関しては、積層方向に垂直に２〜５ｍｍの高さに切断、分割し、それぞれを超音波探傷による検査を行うことにより、剥離の割合を算出することが望ましい。駆動による応力や電界による応力、座屈による応力等が発生し、破壊の起点となり得易い部分の一部分、特には積層方向の上下部分近傍および、中央部近傍の少なくとも一部分に、内部電極２とセラミック層１との隙間が２μｍ以下である部分が、実質的に活性な部分の５０％以上であればよい。
【００４１】
さらに、上記形態では、図２に示したように、一つの積層成形体２３により一つの柱状積層体を作製したが、一枚のセラミックグリーンシート２１に複数の内部導体パターンを形成し、このセラミックグリーンシート２１を複数積層して、多数の柱状積層体成形体を作製しうるマザーの積層成形体を作製し、この積層成形体を所定寸法で切断して、多数の図４に示すような柱状積層体成形体を一度に作製する積層型電子部品の製造方法に本発明を適用しても良いことは勿論である。
【００４２】
尚、本発明の積層型電子部品は、内部電極２とセラミック層１との界面の剥離を防止するため、積層断面に占める内部電極２の割合が高いほど好適である。特には、内部電極２の割合が７０％以上である場合に好適に用いられる。
【００４３】
尚、本発明の積層型電子部品の製造方法は、積層型圧電トランス、積層型コンデンサ、積層型圧電アクチュエータ等の積層型電子部品の製造方法に好適に用いられる。特に高電界にて連続駆動される、圧電セラミックスを用いた積層型圧電アクチュエータにおいては、本発明の積層型電子部品の製造方法は好適に用いられる。
【００４４】
【実施例】
チタン酸ジルコン酸鉛Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３からなるキュリー温度３００℃、粒径０．７μｍの圧電体セラミックスの仮焼粉末と、ブチラール樹脂からなる有機バインダと、可塑剤とを混合したスラリーを作製し、スリップキャステイング法により、厚み１５０μｍのセラミックグリーンシート２１を作製した。
【００４５】
このセラミックグリーンシート２１の片面に、図２に示したように、内部電極２となる銀−パラジウムと、溶媒を含有する導電性ペーストをスクリーン印刷法により４μｍの厚みに印刷し、内部導体パターン２２を形成した。内部導体パターン２２が形成されたセラミックグリーンシート２１を３０枚積層し、この積層体の上下面に、導電性ペーストを塗布していないセラミックグリーンシート２１を５枚ずつ積層し、図３に示すような構造の積層成形体２３を作製した。
【００４６】
次に、この積層成形体２３を金型内に配置し、９０℃で加熱を行いながら静水圧プレスにより１００ＭＰａの加圧を行い一体化した。
【００４７】
これを１０ｍｍ×１０ｍｍの大きさに切断した後、８００℃で１０時間の脱バインダを行い、１１３０℃において２時間本焼成を行い、柱状積層体３を得た。
【００４８】
その後、活性部の対向する側面に、銀を主成分とするＡｇガラスペーストを塗布し、７５０℃で１時間の加熱後、表１に示す冷却速度でそれぞれ熱処理を完了することにより外部電極４を形成した。
【００４９】
その後、正極及び負極の外部電極４に３ｋＶ／ｍｍの直流電界を１５分間印加して分極処理を行うことにより積層型圧電素子を作製した。このときの格子定数の比ｃ／ａの変化率を表１に示す。
【００５０】
【表１】

【００５１】
この表１から、冷却速度が本発明の範囲外である試料Ｎｏ．１では冷却速度が速いため界面の隙間が２．８μｍと大きく、また、２μｍ以下の部分が２％と少ないため、双眼顕微鏡による外観検査にてデラミネーションの発生が確認できた。これに対し、本発明による実施例である試料Ｎｏ．２〜５では界面のデラミネーションの発生も見られなかった。
【００５２】
【発明の効果】
以上詳述した通り、本発明の積層型電子部品では、内部電極とセラミック層との隙間が２μｍ以下である部分を、実質的に活性な部分の５０％以上とすることにより、デラミネーションの発生を抑制することができ、高信頼性を備えた積層型電子部品を提供することができる。
【図面の簡単な説明】
【図１】本発明の積層型電子部品の側面図である。
【図２】本発明の積層型電子部品を構成するセラミックシートの平面図である。
【図３】本発明の積層型電子部品となる積層成形体の展開斜視図である。
【図４】本発明の積層型電子部品となる積層構造体の断面図である。
【図５】従来の積層型電子部品のセラミック層と内部電極間の欠陥を示す図である。
【符号の説明】
１・・・セラミック層
２・・・内部導体パターン
３・・・柱状積層体
４・・・外部電極
８・・・活性部
９・・・不活性部
２１・・・セラミックグリーンシート
２２・・・内部導体パターン
２３・・・積層成形体

Claims

セラミック層となる複数のセラミックグリーンシートと、導電性ペーストを印刷してなる複数の内部電極とを交互に積層してなる柱状積層体を作製する工程と、該柱状積層体を所望の寸法に加工する工程と、該柱状積層体を焼成する工程と、該柱状積層体の側面に、導電性ペーストを塗布する工程と、該導電性ペーストを、最高温度からの冷却速度を、前記セラミック層のキュリー温度をｔ（℃）としたとき、ｔ／３（℃／分）以下で熱処理し、前記内部電極と一層おきに交互に接続される一対の外部電極を作製する工程と、該外部電極に電圧を印加し、格子定数の比であるｃ／ａの変化率が０．５％以下となるように分極処理を行い、前記内部電極と前記セラミック層との隙間が２μｍ以下である部分を、実質的に活性な部分の５０％以上とする工程とを具備することを特徴とする積層型電子部品の製造方法。
前記セラミック層が圧電セラミックスであることを特徴とする請求項１記載の積層型電子部品の製造方法。
前記熱処理の工程において、該熱処理からの冷却時に、１．２ｔ〜０．８ｔの温度域の冷却速度をｔ／３（℃／分）以下とすることを特徴とする請求項１または２に記載の積層型電子部品の製造方法。