JP4737948B2

JP4737948B2 - 積層型圧電素子の製法

Info

Publication number: JP4737948B2
Application number: JP2004158441A
Authority: JP
Inventors: 英樹内村
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2004-05-27
Filing date: 2004-05-27
Publication date: 2011-08-03
Anticipated expiration: 2024-05-27
Also published as: JP2005340537A

Description

本発明は、積層型圧電素子の製法に関し、特に、圧電アクチュエータや圧電トランスなど、分極処理して使用される積層型圧電素子の製法に関する。

近年、燃料噴射装置やインクジェットヘッド用の吐出部品として、圧電体層と内部電極とが交互に積層一体化された積層型圧電アクチュエータが用いられている。このような積層型圧電アクチュエータは、セラミックグリーンシートと内部電極パターンとを交互に積層した後、同時焼成して圧電体層と内部電極とが交互に積層一体化された素子本体を作製し、この後、前記素子本体の表面に露出した内部電極に電気的に接続される外部電極を形成した後、分極処理を施して作製されるものである。この場合、素子本体に外部電極を形成した後、直ちに、例えば、荷重をかけて拘束しながら３ｋＶ／ｍｍの分極電界を印加して分極処理を行い、最終的な積層型圧電アクチュエータを得ていた（例えば、特許文献１）。
特開２００２−２９９７１０号公報

しかしながら、上記公報に記載された製法により作製される積層型圧電アクチュエータでは、上記したように圧電体層と内部電極とが同時焼成により一体化された状態であり、しかも分極処理時には素子本体が伸縮する方向に荷重をかけて抑圧した状態で分極処理を施しているために、圧電体層は内部電極にクランプされた形状となり、内部電極と圧電体層との間の接合強度が大きいと内部電極に接する圧電体層の面方向の変位が抑制され、これにより圧電体層の厚み方向の変位量が小さくなり、積層型圧電素子の変位量が小さくなる問題があった。

従って本発明は、積層型圧電素子の変位量を高めることのできる積層型圧電素子の製法を提供することを目的とする。

本発明の積層型圧電素子の製法は、圧電体層と内部電極とが交互に積層されてなる素子本体の表面に前記内部電極が一層おきに交互に接続される正極用および負極用外部電極を形成し、該正極用および負極用外部電極間に周波数が１Ｈｚ以下の電界を印加することを特徴とし、この場合、上記積層型圧電素子では、電界が直流電圧、交流電圧およびパルス電圧のうちいずれか１種であること、電界が２００Ｖ以下であること、電界印加は無負荷荷重状態で行うこと、さらには、実用的には、電界印加後にさらに分極処理を行うことが望ましい。

本発明では、圧電体層と内部電極とが同時焼成により一体化された状態であっても、外部電極形成後に、一旦、上記した条件の電界処理を施すことにより、圧電体層と内部電極との界面の隙間領域を適度に増幅でき、これにより両層間の接着力を小さく保持できる。つまり、電界印加により、圧電体層と内部電極との界面における接着力を予め小さくしておくことにより、本発明の電界処理の後に、通常の、素子本体が伸縮する方向に荷重をかけて抑圧した状態で分極処理を行っても、積層型圧電素子の変位量を大きくすることができるのである。

本発明の積層型圧電素子の代表例として、積層型圧電アクチュエータについて詳細に説明する。図１は本発明の積層型圧電アクチュエータを示す断面模式図である。本発明の積層型圧電アクチュエータは、それぞれ複数の圧電体層１と内部電極３とを交互に積層して形成した素子本体５の対向する側面において、露出した内部電極３の端部に１層おきに絶縁し、絶縁しない内部電極の端部に外部電極７を具備するものであり、この積層型圧電アクチュエータは、前記圧電体層１と内部電極３との界面に隙間を有することを特徴とする。特に、隙間９の幅ｔ、即ち、内部電極３の厚み方向への幅が１μｍ以下であることが望ましく、このような隙間９は界面領域に部分的に形成されていることが、圧電体層１と内部電極３との間の接着性を維持するという点で望ましい。一方、圧電体層１と内部電極３との界面に隙間９を有しない場合、つまり、両層間の密着性が高い場合には、界面領域の接合強度が強いために積層型圧電素子の変位量が小さくなる。内部電極３による拘束を低減するという点で、内部電極の厚みは１０μｍ以下が好ましい。なお本発明では、内部電極３の一部を圧電体層１表面の凹部に食い込ませた状態であるために、前記電界処理を行った場合でも圧電体層１と内部電極３との接着を保持できる。そのため本発明にかかる電界処理は少なくとも４０％ＲＨ以上の湿度雰囲気下で行うことが好ましい。このようにして本発明では、素子の駆動に必要な最低限の強度に保たれている。

即ち、本発明にかかる積層型圧電アクチュエータは、少なくとも圧電体層と内部電極との間に隙間を有するものであるが、これは目視や顕微鏡観察により界面にわずかな口開き部があれば隙間ありと判定するものであり、以下の方法により作製されたものであれば、本発明の作用効果を奏するものとなる。

さらに、本発明では、圧電体層１と内部電極３との接着強度を低く抑えるという点で内部電極３にも空洞部１１を有することが望ましく、この場合、内部電極パターンを形成する導体ペースト中に圧電体層１に用いるようなセラミック粉末等の共材を混入させないものを用いることで形成できる。

即ち、上記した積層型圧電アクチュエータは以下の製法によって作製される。（ａ）先ず、チタン酸ジルコン酸鉛Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３などの圧電体セラミックスの仮焼粉末と、アクリル樹脂や、ブチラール樹脂などの有機高分子からなる有機バインダと、可塑剤とを混合したスラリーを作製し、例えばスリップキャステイング法により、厚み５０〜２５０μｍのセラミックグリーンシートを作製する。

（ｂ）次に、このセラミックグリーンシートを所定の寸法に打ち抜いた後、このセラミックグリーンシートの片面に、内部電極となる、例えば銀、銀−パラジウム、Ｃｕを主成分とする導電性ペーストをスクリーン印刷法により１〜１０μｍの厚みに印刷し、乾燥させて内部電極パターンを形成する。この場合用いる導体ペーストは、圧電体層に用いるような共材を混入させないものを用いる方が、焼成後の内部電極に空洞部を形成しやすいという点で好ましい。なお、本発明では、内部電極の金属成分としては、Ｃｕ、Ａｇ、Ａｕ、Ｐｄ、Ｐｔあるいはこれらの合金が好適であるが、特に、圧電磁器との同時焼成を可能にし、しかも種々の組成変動に対しても容易に焼成温度の変更が可能となるＡｇ−Ｐｄが好ましく、特に、本発明においては内部電極コスト低減の点でＡｇの割合が９０質量％以上がより好ましい。

（ｃ）この後、内部電極パターンを形成したセラミックグリーンシートを複数所定枚数積層し、加圧一体化して積層体を形成する。

（ｄ）次に、積層体を所定形状に切断して素子本体成形体を形成する。その後、内部電極パターン３にＡｇ−Ｐｄを用いる場合、大気中において３００〜８００℃で５〜８０時間の脱バインダを行い、さらに９００〜１２００℃で２〜１０時間で本焼成を行う。こうして素子本体成形体のセラミックス（圧電体層）が緻密化し、圧電体層と内部電極とが交互に積層された素子本体が作製される。

（ｅ）次に、素子本体の内部電極が露出した表面に外部電極を形成する。外部電極は、まず銀ガラス導電性ペーストを塗布乾燥後、焼付けして素子本体の側面から突出する突起状導電性端子を形成した後、この突起状導電性端子の先端部に金属板からなる外部電極材を接合して形成される。外部電極材は前記内部電極に一層毎に交互に正極用および負極用の外部電極として接続される。

この後、所望により外部電極と素子本体の外面との間に絶縁樹脂を充填し、また、内部電極端が露出している素子本体の他の側面にも絶縁樹脂を被覆して積層型圧電素子を作製できる。

（ｆ）図２は、本発明にかかる積層型圧電アクチュエータに電界を印加する方法を示す模式図である。本発明では、次に、作製した積層型圧電アクチュエータの外部電極に電界を印加する。この場合の電界としては周波数が１Ｈｚ以下であることが重要である。一方、積層型圧電素子である素子本体の外部電極に周波数が１Ｈｚ以下の電界を印加しない場合には、圧電体層と内部電極とが同時焼成により一体化された状態であり、しかも分極処理時には素子本体が伸縮する方向に荷重をかけて抑圧した状態で分極処理を施しているために、素子本体の内部において圧電体層と内部電極との接着力が大きくなり、このため積層型圧電素子の変位量が小さくなる。

特に本発明では、電界は直流電圧、交流電圧およびパルス電圧のうちいずれか１種であることが望ましく、特に、分極処理前の、無加圧状態での圧電体層の交播的な伸縮による大きな層間剥離を防止するという点で直流電圧が望ましく、その電界は、圧電体層と内部電極との適度な接着力低下をもたらし、かつ圧電体層の静電容量を高く維持するという点で２００Ｖ以下、特に、１５０Ｖ以下であることが好ましく、一方、上記した界面の適度な低接着状態を形成するという点で５０Ｖ以上が好ましい。処理時間としては条件である電圧により変化するが少なくとも３０秒以上が好ましい。

また、本発明では、無負荷荷重状態で、つまり、荷重をかけない状態で電界を印加することが、内部電極と圧電体層との間の接着力を低下させるという点で望ましい。

さらには、上記したように、変位量という点から、素子本体の積層数は１００層以上と高積層である場合に好適である。さらに、圧電体層のは厚みは、軽量化の点で３００μｍ以下、特に１００μｍ以下である場合により好適に用いることができる。

なお、本発明においても、実用上は、上記電界処理後に、荷重をかけて拘束した状態でパルス電界を印加する通常の分極処理を行う。

以上のような積層型圧電素子の製法は、積層型圧電アクチュエータの他に、積層型圧電トランスや積層型コンデンサ等の積層型圧電素子に好適に用いることができる。

まず、原料粉末として高純度のＰｂ_３Ｏ_４、ＺｒＯ_２、ＴｉＯ_２、ＢａＣＯ_３、ＳｒＣＯ_３、ＷＯ_３、およびＹｂ_２Ｏ_３などの各原料粉末を所定量秤量し、次いで、この混合物を脱水、乾燥して仮焼粉末を得た。

次に、得られた仮焼原料と、有機高分子からなるバインダと、可塑剤とを混合したスラリーを作製し、スリップキャステイング法により厚み１００μｍのセラミックグリーンシートを作製した。このセラミックグリーンシートを所望の大きさに切断して、その片面に導体ペーストを、スクリーン印刷法により５μｍの厚みに、かつ電極パターンの有効面積が切断後のセラミックグリーンシートの９０％となるように印刷した。導体ペーストはＡｇ／Ｐｄ＝９５／５（質量％）を主成分とし、圧電体層と同じ共材を３％混入したものと混入しないものを準備した。次に、この導体パターンを乾燥させた後、導体パターンが形成された複数のグリーンシートを２００枚積層し、この積層体の積層方向の両端部に、導電性ペーストが塗布されていないグリーンシートを１０枚積層した。

次に、この積層体を１００℃で加熱を行いながら加圧を行い、積層体を一体化し、１２ｍｍ×１２ｍｍの大きさに切断した後、８００℃で１０時間の脱バインダを行い、９５０〜１０００℃で２時間大気中にて本焼成を行ないアクチュエータ本体となる積層焼結体を得た。

その後、この積層焼結体の２つの側面において、導体層端部を含む圧電磁器の端部に該２側面において互い違いになるように外部電極材を形成した。この後、正極用外部電極および負極用外部電極として外部電極材にリード線を接続し、さらに、この積層型圧電アクチュエータの外周面にデイッピングによりシリコーンゴムを被覆した後、その後、湿度５０％ＲＨにて表１に示す電界印加処理を行い本発明の積層型圧電素子を得た。作製した積層型圧電素子の圧電体層の厚みは平均で８０μｍ、内部電極の厚みは平均で２．５μｍであった。全体厚みを２５ｍｍとした。なお本発明の試料は、電子顕微鏡観察によれば内部電極の一部が圧電体層の凹部に食い込んでいた。

積層型圧電アクチュエータの評価については、各試験での試料数は５０個とし、電界印加時の静電容量の変化を評価し、また変位量を評価した。隙間は２００倍の顕微鏡観察によりわずかな口開き部があるものを隙間ありと、口開き部の確認できないものを隙間なしと判定した。本発明にかかる電界処理を行った試料ではいずれも隙間は１μｍ以下であった。しかし、静電容量はインピーダンスアナライザを用いて、周波数１ｋＨｚ、１Ｖの条件にて、また、変位量は、作製した当該積層型圧電アクチュエータに変位量評価のための直流電圧２００Ｖを６０秒印加して評価した。

表１の結果から、電界処理をしないで分極処理を行った試料Ｎｏ．１では変位量が２５μｍであった。これに対して、本発明の積層型圧電素子である試料Ｎｏ．２〜９では、電界印加によりアクチュエータ素子の変位量が３０μｍ以上であった。特に、電界は直流電圧とし、その電界を５０〜１５０Ｖとし、無負荷荷重状態、つまり、荷重をかけない状態で電界を印加した試料Ｎｏ．２〜５、８、９では、変位量が３５μｍ以上であった。

本発明の積層型圧電アクチュエータを示す断面模式図である。本発明にかかる積層型圧電アクチュエータに電界を印加する方法を示す模式図である。

符号の説明

１圧電体層
３内部電極
５素子本体
７外部電極
９隙間

Claims

圧電体層と内部電極とが交互に積層されてなる素子本体の表面に前記内部電極が一層おきに交互に接続される正極用および負極用外部電極を形成し、該正極用および負極用外部電極間に周波数が１Ｈｚ以下の電界を印加することを特徴とする積層型圧電素子の製法。
前記電界が直流電圧、交流電圧およびパルス電圧のうちいずれか１種であることを特徴とする請求項１に記載の積層型圧電素子の製法。
前記電界が２００Ｖ以下であることを特徴とする請求項１または２に記載の積層型圧電素子の製法。
前記電界印加は無負荷荷重状態で行うことを特徴とする請求項１乃至３のうちいずれかに記載の積層型圧電素子の製法。
電界印加後に分極処理を行う請求項１乃至４のうちいずれかに記載の積層型圧電素子の製法。