JP3345334B2 - 無線ディジタル電話システム用加入者装置システムの適応型等化器 - Google Patents

無線ディジタル電話システム用加入者装置システムの適応型等化器

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Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は加入者装置（ユニッ
ト）と基地局とを無線接続するディジタル無線電話装置
（システム）用の加入者装置に関する。 【０００２】 【発明が解決しようとする課題】この種の加入者装置は
基地局経由で公衆電話交換網と無線接続されてディジタ
ル無線加入者電話システムを構成するのものであり、小
型・低廉・高性能が求められるが、これら要求を十分に
満たすものはまだ開発されていない。 【０００３】 【課題を解決するための手段】加入者装置は、入力，出
力信号を一つの型式のビットストリームから別の型式の
ビットストリームに符号変換したりエコー消却を行うな
ど種々の機能を実行するベースバンドプロセッサを有す
る。また、このベースバンドプロセッサは、加入者装置
内蔵の周波数シンセサイザに使用されるべき所望の動作
周波数を通知することによって制御マイクロプロセッサ
としても動作する。さらに、このベースバンドプロセッ
サは発揮すべき種々の機能または受容すべき種々の機能
を受け入れて記憶する記憶装置に結合されている。 【０００４】上記ベースバンドプロセッサはモデムプロ
セッサに直接アクセス手段（これは両プロセッサによる
同時アクセスを防ぐ）によって結合されるが、これら両
プロセッサは互いに信号授受し、モデムプロセッサ（こ
れはこの加入者装置におけるマスタとして働く）は直接
アクセス手段を介してベースバンドプロセッサのメモリ
にアクセスできる。しかし、ロックアウト装置が備えら
れ、それによって、場合により、モデムプロセッサによ
るベースバンドプロセッサの制御が防止される。 【０００５】モデムプロセッサは、アナログ信号への変
換を受ける周波数変換ずみの複素信号を介して所定のサ
ンプリング速度で送信する。このアナログ信号はブラン
キングプロセスによってデグリッチングを受ける。デグ
リッチされた信号はアップコンバートされ、濾波され
て、その後増幅されるＩＦ信号が形成される。増幅ＩＦ
信号の周波数は上記周波数シンセサイザの発生した周波
数に加えられ、その出力ＲＦ信号は増幅され、アンテナ
に送られる。 【０００６】加入者装置は連続的に繰り返すフレームを
用い、各フレームの一つの部分の期間に送信を行い、各
フレームの他の一つの部分の期間に受信を行う。これら
部分は「スロット」と呼ばれる。基地局から受信した特
定の信号を基にして、ベースバンドプロセッサは加入者
装置を送信モードにするか受信モードにするかを決定す
る開始信号を発生する。 【０００７】この加入者装置の起動と起動との期間には
トレーニングモードが用いられる。そこでは、モデムプ
ロセッサからの既知の信号がループバック信号と比較さ
れ、補正定数を発生して、温度変化、部品定数変化等に
よるＩＦ信号の望ましくない変動を補償する。これら補
正定数は実際の受信信号の補正の際に用いるために記憶
される。 【０００８】復調の期間中は、被変調ディジタル信号は
時間多重化したＩサンプルおよびＱサンプルの形でモデ
ムプロセッサに送られ、デマルチプレクスされる。デマ
ルチプレクスされたＩサンプルおよびＱサンプルは誤差
の最小化のために等化器・周波数補正回路に送られ、そ
こで、加入者装置の同期誤り、および周波数シンセサイ
ザ出力の誤りの訂正のための周波数補正信号を発生す
る。 【０００９】本明細書において用いる頭文字および用語
の定義を次に示す。 【００１０】 頭文字 定義 Ａ／Ｄ ・・・ アナログ−ディジタル変換器 ＡＤＪ ・・・ 調整入力 ＡＦＣ ・・・ 自動周波数制御 ＡＧＣ ・・・ 自動利得制御 ＢＬＡＮＫＩＮＧ・・起動期間中に信号を所定の振幅レベルに保持させる制御 手段 ＣＯＤＥＣ・・ 組合せコーダ・デコーダ ＣＰＥ ・・・ 顧客備付け装置（電話機） Ｄ／Ａ ・・・ ディジタル−アナログ変換器 ＤＭＡ ・・・ 直接メモリアクセス ＤＰＳＫ・・・ 差動位相シフト・キーイング変調 ＤＳ ・・・ データ選択 ＥＥＰＲＯＭ・ 電気的に消去可能でプログラム可能な読出専用メモリ ＥＰＲＯＭ ・ 消去可能でプログラム可能な読出専用メモリ ＦＩＦＯ・・・ 先入れ先出しメモリ ＦＩＲ ・・・ 有限インパルス応答 ＧＬＩＴＣＨ・ グリッチ（望ましくない遷移信号） ＨＯＬＤ・・・ あきモード Ｉ ・・・ 同相 ＩＦ ・・・ 中間周波数 Ｋｂｐｓ・・・ キロビット／秒 ｎＳ ・・・ ナノ秒 ＰＡＬ ・・・ プログラム可能なアレイ論理 ＰＣＭ ・・・ パルスコード変調 ＰＲＯＭ・・・ プログラム可能な読出専用メモリ ＰＳＫ ・・・ 位相シフト・キーイング変調 Ｑ ・・・ 直角位相 ＲＡＭ ・・・ ランダムアクセスメモリ ＲＥＬＰ・・・ 残差励起線形分析予測 ＲＦ ・・・ 無線周波数 Ｒ／Ｗ ・・・ 読取／書込 Ｓ／Ｈ ・・・ サンプル／ホールド ＳＬＩＣ・・・ 加入者ループインタフェース回路 ＳＴＲＯＢＥ・ サンプリング信号 ＵＡＲＴ・・・ 汎用非同期受信器送信器 ＶＣＸＯ・・・ 電圧制御水晶発振器 ＸＦ ・・・ 他のプロセッサへの信号供給に用いられる外部フラグ出力 【発明の実施の形態】各図において、同一の記号、文字
は同一構成部分を指す。図１には顧客備付け装置（ＣＰ
Ｅ）への接続用のコネクタ１０が示されている。線路対
１２がコネクタ１０をＳＬＩＣに接続しており、リレー
１８を介してリンガ回路１６に接続可能である。ＳＬＩ
Ｃ１４は、回転ダイヤル、送受器状態、線路テストなど
からの電池電圧、過電圧保護、リンギング、信号検知の
ような種々の機能をもたらす標準チップである。ＳＬＩ
Ｃ１４は複数の音声を入力信号および出力信号に分離す
るハイブリッド回路も備えている。ＳＬＩＣ１４はベー
スバンドプロセッサ２２との間に入／出力線を有するコ
ーデック（ＣＯＤＥＣ）２０に結合され、それによっ
て、入力信号検出ではアナログ音声信号をディジタル信
号すなわち６４Ｋｂｐｓ ｕ−ｌａｗＰＣＭに変換し、
出力信号検出ではディジタル信号をアナログ音声信号に
変換する。ＳＬＩＣ１４がベースバンドプロセッサ２２
に直接結合できるようにコーデックをバイパスするのが
望ましいこともある。コネクタ２４とＵＡＲＴ２６、す
なわちベースバンドプロセッサへの直接のディジタル接
続を形成するＵＡＲＴ２６とを経由するベースバンドプ
ロセッサへの別のアクセスがあり、それによるとＳＬＩ
Ｃおよびコーデックをバイパスすることになる。この直
接アクセス接続は二つの目的を果たす。一つは、所望の
場合はディジタル信号だけを通過させ、それによってア
ナログ接続は全てバイパスすること、もう一つは、保守
および試験を容易にするためにプロセッサおよびメモリ
への直接アクセスを可能にすることである。 【００１１】ベースバンドプロセッサ２２は種々の機能
を有しているが、その一つは、たとえば残差励起線形分
析予測（ＲＥＬＰ）などによってもたらされるコード変
換（ｔｒａｎｓｃｏｄｉｎｇ）機能によって６４Ｋｂｐ
ｓ ＰＣＭ信号を１４．５７・・Ｋｂｐｓに変換する機
能である。ベースバンドプロセッサ２２はまたエコー消
去を行い、さらに、たとえば、加入者装置内蔵の周波数
シンセサイザに所望の動作周波数を知らせることによっ
て制御マイクロプロセッサとしても動作する。ベースバ
ンドプロセッサ２２は直列ＥＥＰＲＯＭ３０およびブー
トストラップメモリチップ２８に結合される。ＥＥＰＲ
ＯＭ３０は、電気的に消去可能な不揮発性メモリで、選
択した記憶ビットをそれら以外の記憶ビットを消去する
ことなく電気的に消去できる。このＥＥＰＲＯＭ３０は
加入者識別番号およびネットワーク識別番号（加入者識
別番号が用いられる基地局）の両方を記憶するのに用い
られる。さらに、ベースバンドプロセッサ２２は受信信
号を記憶するフルスピードＲＡＭ３２に結合される。Ｒ
ＡＭ３２はまたキャッシュ（ｃａｃｈｅ）手段を有し、
さらにＲＥＬＰ変換、エコー消去その他の制御機能用の
ランダムアクセスメモリとしても用いられる。ベースバ
ンドプロセッサ２２はまた、ＲＥＬＰ、エコー消去機能
や制御機能のような他の機能を記憶するハーフスピード
ＥＰＲＯＭ３４およびフルスピードＰＲＯＭ３６にも結
合される。また、ベースバンドプロセッサ２２は直接メ
モリアクセス（ＤＭＡ）３８を介してモデムプロセッサ
４０にも結合してある。 【００１２】ＤＭＡ３８はベースバンドプロセッサおよ
びモデムプロセッサの両方がＲＡＭ３２に同時にアクセ
スすることを防ぐ。 【００１３】ＤＭＡインタフェースはベースバンドプロ
セッサとモデムプロセッサとの間で音声および制御デー
タを転送するのに用いられる。モデムプロセッサ４０は
マスタとして作用し、ホールド線路（図示せず）を介し
てベースバンドプロセッサ２２を制御する。モデムプロ
セッサ４０はベースバンドプロセッサ２２にアクセス
し、その処理を停止させ、制御線、アドレスバスおよび
データバスを三状態出力の高インピーダンス状態にする
機能を有する。これによって、モデムプロセッサ４０は
ＤＭＡインタフェースを介してベースバンドプロセッサ
のＤＭＡメモリにアクセスし、それに対する読出／書込
を行うことが可能になる。 【００１４】この動作はモデムプロセッサ４０がそのＸ
Ｆビット（これはベースバンドプロセッサのホールド入
力にゲートされる）を主張することによって達成され
る。ベースバンドプロセッサはこの指令を受けるとその
時点での命令の実行を終了し、その処理を停止し、その
制御データおよびアドレスバスを三状態出力の高インピ
ーダンス状態にし、モデムプロセッサにホールド確認信
号を返送する。モデムプロセッサ４０は、ホールド指令
を発生した直後に、ベースバンドプロセッサによるホー
ルド確認信号の送出を待ち受けながら他のタスク（ｔａ
ｓｋｓ）を続ける。ホールド確認信号を受信すると、モ
デムプロセッサはベースバンドプロセッサの制御線、デ
ータバスおよびアドレスバスの制御を行い、ＤＭＡ Ｒ
ＡＭ３２に対する読出しまたは書込みを行う。モデムプ
ロセッサはＤＭＡ ＲＡＭへのアクセスを終了すると、
ベースバンドプロセッサへのホールド入力を除去し、そ
れによってベースバンドプロセッサは中断していた処理
を再開する。ベースバンドプロセッサはまたそれ自身の
ＸＦビットを高く設定することによってモデムプロセッ
サをロックアウト（ｌｏｃｋ ｏｕｔ）する機能を有す
る。このビットはモデムプロセッサからのホールドとと
もにゲートされ、ベースバンドプロセッサがホールド状
態に入る前の任意の時点でホールド線路を無効にするこ
とができる。モデムプロセッサはアドレスバスの１０ビ
ットとデータバスの１６ビット全部を用いる。それはま
た、３本の制御線、すなわちＳＴＲＯＢＥ，Ｒ／Ｗおよ
びＤＳを用いる。 【００１５】上述の諸信号にしたがってＲＡＭ３２から
の信号を両方向に機能中のベースバンドプロセッサ２２
またはモデムプロセッサ４０がとり込む。これら二つの
プロセッサは、キャッシュとして用いられるように配置
されているＲＡＭ３２の一部を介して信号授受する。モ
デムプロセッサ４０はまたこのプロセッサ用のプログラ
ムを含むフルスピードＰＲＯＭ４４にも結合される。 【００１６】モデムプロセッサ４０は、変調モードで
は、ＦＩＦＯ４６経由で３２０ＫＨｚのサンプリング速
度で信号を補間器４８に送る。補間器４８はこのサンプ
リング速度を実効的に５倍に増加させ１６００キロサン
プル／秒（１．６メガサンプル／秒）に変換する。この
補間器４８は、積分器として作用する水晶フィルタ（後
述）と協動して実効的に５タップＦＩＲフィルタと同等
に機能する。このＦＩＲフィルタの実動化のためのディ
ジタルハードウェアおよびアナログハードウェアのこの
ような用い方は全てをディジタルハードウェアで構成し
た従来のＦＩＲの実動化とは異なる。上記補間器出力は
ＰＡＬ５０に送られる。 【００１７】ＰＡＬ５０は、１６００キロサンプル／秒
の信号とともに、タイミング発生器５１から４００ＫＨ
ｚ矩形波を受ける一種のミキサとして構成されている。
この１６００キロサンプル／秒信号は搬送波抑圧で所望
の２０ＫＨｚ帯域幅を有する１６キロシンボル／秒ＰＳ
Ｋ信号を表す。実際上は、ＰＡＬは周波数変換器とみな
すことができる。ＰＡＬ回路は、４００ＫＨｚ矩形波に
よる制御の下に２の補数を生ずる機能を発揮するように
構成されている場合は、実効的に時間多重化した直角位
相混合を行い、また２０ＫＨｚ幅のベースバンド信号を
４００ＫＨｚに変換する。 【００１８】ＰＡＬ５０の出力は時間多重化し周波数変
換した複素信号であって、この信号はディジタル信号か
らアナログ信号への変換のためのＤ／Ａ変換器５２に送
られる。Ｄ／Ａ変換器５２の出力はブランキング発生モ
ジュール５８からデグリッチング（ｄｅｇｌｉｔｃｈｉ
ｎｇ）／ブランキング （ｂｌａｎｋｉｎｇ）パルス５
６の供給を受けるミキサ５４に送られる。グリッチエネ
ルギー（ｇｌｉｔｃｈｅｎｅｒｇｙ）はデータをサンプ
リングする通信システムにおいて雑音の主な原因にな
る。グリッチエネルギーは入力の一つのワードから次の
ワードへの過渡期間に発生する。Ｄ／Ａ変換器では、各
到来ビットはその状態に応じて出力アナログレベルに変
化を生じさせることがある。種々のビットから生じるそ
のような変化は通常は同時には起こらず、したがってグ
リッチ（ｇｌｉｔｃｈ）が生じる。この問題に対する従
来の解決法はＤ／Ａの次段にサンプル・ホールド回路を
用いたり、デグリッチングＤ／Ａを用いたりするもので
ある。しかしこれら代替法は両方ともコストが高すぎ
る。「ブランキング」はミキサ５４の出力を、上記過渡
期間（通常はディジタルスイッチング時間の前の３５ｎ
ｓおよび同時間のあとの１３０ｎｓ）の間は中間基準レ
ベルに戻し、Ｄ／Ａ出力で起こる大きなグリッチスパイ
ク（ｇｌｉｔｃｈ ｓｐｉｋｅｓ）をそれによって抑制
する。ブランキングは問題となっている中央周波数から
離れた高調波を発生させるけれども、比較的狭いＩＦフ
ィルタリングを用いることによってこれらの高調波を実
質的に除去できる。このブランキング法は出力中のサン
プリング速度に起因する不要成分も減少させる。 【００１９】ミキサ５４の出力６０はアップコンバータ
６４内のミキサ６２に送られる。ミキサ６２は２０ＭＨ
ｚ入力６５（これは２０ＭＨｚ線路６６と共通である）
を有する。ミキサ６２の出力は入力６５からの２０ＭＨ
ｚとミキサ５４からの４００ＫＨｚ信号の和で、２０．
４ＭＨｚの出力となる。この出力は、ＩＦ信号となるこ
の和だけを増幅器７０に送る水晶フィルタ６８に送られ
る。 【００２０】シンセサイザは７２で示してある。このシ
ンセサイザ内には出力ＬＯ１を与えるシンセサイザモジ
ュールを備える。このシンセサイザモジュールの内で
は、出力ＬＯ１の周波数よりも５ＭＨｚ低い周波数で出
力ＬＯ１を追跡する第２の出力ＬＯ２を第２の回路が抽
出する。シンセサイザ７２は基準として８０ＭＨｚ Ｖ
ＣＸＯを用いる。出力ＬＯ１は、増幅器７０からＩＦ出
力も受けるミキサ７６に線路７４を通して送られる。Ｉ
Ｆ信号は２０．４ＭＨｚの周波数値を有するから、たと
えばミキサ７６の出力で４５５．５ＭＨｚの周波数を必
要とする場合は、周波数４３５．１ＭＨｚを発生するよ
うにシンセサイザを動作させ、これを上記２０．４ＭＨ
ｚに加えて所望の周波数４５５．５ＭＨｚを生ずるよう
にする。ミキサ７６の出力は可変利得増幅器８０によっ
て増幅される。ベースバンドプロセッサ２２は、基地局
からの特定の信号のデコード動作（ｄｅｃｏｄｉｎｇ）
に基づき、線路８１およびＤ／Ａ変換器８２経由で可変
利得増幅器８０に利得制御信号を送る。可変利得増幅器
８０は限定された帯域幅を有するから、ミキサ７６によ
って発生した不要の差周波数は通過させない。増幅器８
０の出力は線路８３を通って電力増幅器８４に送られ、
この電力増幅器８４はＲＦ信号がリレー８６を介してア
ンテナ８８に至る前に最後の増幅を行う。 【００２１】この加入者装置はフレームを４５ミリ秒毎
に繰り返すシステムを用いている。このシステムでは、
加入者装置は各フレーム（ｆｒａｍｅ）の後半部の一部
の期間に送信を行い、各フレームの前半部の一部の期間
に受信を行う。これら前半部および後半部の上記「一部
の期間」を（必ずしも等しくなくてもよい）同じ長さに
する構成が考えられる。１フレームの期間全体にわたっ
て等しい長さの四つの部分を加入者に利用できるように
するもう一つの構成（１６−ａｒｙ）も考えられる。こ
れら四つの部分の各々をスロット（ｓｌｏｔ）と呼ぶ。
各スロットは、そのスロット内の残りのデータの受信用
のタイミングを確立するのにそのユニットが用いるユニ
ークワードを初期データの一部として含む。それら四つ
のスロットのうちの最初のスロットの前には、最初のス
ロットとして基地局によって任意に指定されるスロット
を判定するのに用いられるＡＭホール（ＡＭ ｈｏｌ
ｅ）が存在する。このＡＭホールおよび上述のユニーク
ワードは基地局からの入力信号の一部である。ＡＭホー
ルの長さはあるＲＦチャンネルが制御チャンネルである
か音声チャンネルであるかを判定するのに用いられる。 【００２２】データ信号は１１６で表された信号の平均
の大きさから取り出される。その平均の大きさに比例し
た閾値を未平均化の大きさと比較する。上記未平均化の
大きさが所定の期間にわたって上記閾値よりも小さい場
合は、ＡＭホールが検出されたと仮定する。モデムプロ
セッサ４０はＡＭホールが判定されてＲＡＭ３２に生じ
る時刻をＲＡＭ３２に記憶させる。ベースバンドプロセ
ッサ２２は、（ａ）変調モード（４−ａｒｙまたは１６
−ａｒｙ）、（ｂ）ＡＭホールが生じてＲＡＭ３２に記
憶された時刻、および（ｃ）別途判定したユニークワー
ド受信時刻（これらはベースバンドプロセッサによって
別々に決定される）を基礎として、加入者装置が送信モ
ードか受信モードかになるべき時刻を示す起動信号を発
生する。この起動信号は回線９０を経由してフレーム同
期モジュール９１に供給される。 【００２３】フレーム同期モジュール９１は起動信号を
二つのパルス列に変換する。一方のパルス列は線路９２
を経由して電力増幅器８４に供給されそれを使用可能に
し、リレー８６を作動させて増幅器８４の出力をアンテ
ナ８８に接続する。線路９２にパルス列が印加されてい
る間は、加入者装置は送信モードになる。リレー８６は
そのように作動しないときは、アンテナ８８を前置増幅
器９４の入力に接続するように構成されている。 【００２４】フレーム同期モジュール９１からの他方の
パルス列は線路９３を経由して前置増幅器９４に供給さ
れそれを使用可能にする。加入者装置はこのパルス列の
印加の間は受信モードになる。前置増幅器９４は受信信
号をミキサ９６に通過させる。このミキサ９６はまたシ
ンセサイザ７２からの出力ＬＯ２も線路９８を介して受
信する。ミキサ９６の出力は水晶フィルタ１００に送ら
れ、その出力はＩＦ増幅器１０２に送られる。 【００２５】モデムプロセッサ４０は線路８９を経由し
て、上記データ信号（線路１１６における信号の平均の
大きさから取り出される）をＤ／Ａ変換器１０４に送
り、そのＤ／Ａ変換器１０４は線路１０６経由で増幅器
１０２に送られるアナログＡＧＣ電圧信号を発生し、Ｉ
Ｆ信号が常に同じ振幅になるように補償するためにはど
の程度の利得が要求されるかをこの増幅器１０２に示
す。増幅器１０２は水晶フィルタ１００からの出力も供
給する。増幅器１０２の出力はミキサ１０８に送られ
る。ミキサ１０８には線路１０９から２０ＫＨｚの入力
も供給され、４００ＭＨｚの信号を発生する。この４０
０ＭＨｚの信号はサンプル・ホールド回路１１０、Ａ／
Ｄ変換器１１２およびＦＩＦＯ１１４からなるＡ／Ｄ変
換モジュールに送られる。 【００２６】Ａ／Ｄ変換モジュールの出力は６４キロサ
ンプル／秒で、この出力は線路１１６を介してモデムプ
ロセッサ４０に送られる。モデムプロセッサ４０はこの
信号を復調し、復調出力データをＲＡＭ３２のキャッシ
ュ部（これは、ＲＥＬＰ変換用のベースバンドプロセッ
サ２２によってアクセスされる）に送られる。生成出力
は連続パルス列ベースで６４ｋｂｐｓ ＰＣＭを有す
る。この出力はコーデックに送られる。コーデックはこ
れをアナログ信号に変換する。このアナログ信号はＳＬ
ＩＣに送られ、ＳＬＩＣはこれを電話機に送る。別の場
合には、キャッシュからの１６ｋｂｐｓはＵＡＲＴ２６
に送られるディジタル信号にデコードできる。 【００２７】トレーニングモードで用いられるときは、
二つのリレー１２０、１２２間にループバック（ｌｏｏ
ｐｂａｃｋ）１１８が備えられる。このループバック
（これはＲＦ側でなくＩＦ側にある）は必要とされる素
子の数を減少させる。トレーニングモードは、ＩＦ増幅
器７０に設定された送信機素子の残余部分を通して既知
の信号をモデムプロセッサによって送出するモードであ
る。リレー１２０、１２２が動作状態にあるので、増幅
器７０の出力は水晶フィルタ１００の入力に接続され
る。 【００２８】また、ベースバンドプロセッサ２２の出力
は線路９０を通ってフレーム同期モジュール９１と融合
し、線路９３上のパルスでトレーニングモード期間中に
増幅器９４を完全にディスエーブルさせる。さらに、ト
レーニングモード期間中には、フレーム同期モジュール
９１は増幅器８４を完全にディスエーブルする別のパル
スを線路９２上に発生する。変調器によって発生された
既知の信号は復調器に戻された実際の信号と比較され
る。その際、補助プログラムが、温度変化、素子定数の
変化など種々の因子による変化を補償するために設定さ
れる。補正定数はＲＡＭ３２に記憶される。モデムはこ
れらの記憶された定数を受信信号に適用する。トレーニ
ングモードは加入者装置の起動と次の起動との間の間隔
に生じる。 【００２９】シンセサイザモジュール７２は受信信号か
ら取り出される８０ＭＨｚ信号の発振器（ＶＣＸＯ）を
有している。この発振器の発生する８０ＭＨｚ信号は線
路１２４を介して４分周回路１２６に送られる。この分
周回路の出力はミキサ６２および１０８に送られる。こ
の出力はまた二つのプロセッサにも送られクロックパル
ス（矩形波）を発生する。さらに、上記８０ＭＨｚ信号
は線路１２４を介して５分周回路１３０、次に同期モジ
ュール５１に送られる。モデムプロセッサは入力信号の
中心周波数とクロック周波数との間の任意の周波数差を
判定する。 【００３０】この周波数差はモデムプロセッサ４０によ
って線路１３２経由でＤ／Ａ変換器１３４に与えられ
る。Ｄ／Ａ変換器１３４の出力は、線路１３６およびＡ
ＤＪ入力１３８経由でＶＣＸＯ（後述）に供給され、生
成周波数差を最小にするのに必要な方向にＶＣＸＯの出
力周波数を変化させるようにする。同期外れ検出信号が
回線１４０経由でベースバンドプロセッサ２２に供給さ
れ、シンセサイザの同期外れを示す。 【００３１】図２に示されるように、モデムプロセッサ
４０は線路１５２経由でデータを受けるＤＰＳＫ変換器
１５０を有する。データは次に１６ＫＨｚシンボル／秒
の速度でＦＩＲフィルタ１５４に送られる。ＦＩＲフィ
ルタ１５４の出力１５６には１０個の複素サンプル／シ
ンボル時間多重化ＩＱ対を含む非同期データが得られ
る。この出力は非同期から同期への変換を行う上記ＦＩ
ＦＯ４６に送られる。１６０，０００対データ語／秒の
形のＦＩＦＯ４６の出力は上記補間器４８に送られ、そ
の補間器４８はＩＱ対をデマルチプレクスし、１．６Ｍ
ＨｚでＩＱサンプルを再多重化する。 【００３２】１６−ａｒｙ変調構成では、２進入力パル
ス列は４ビットシンボルに分割される。１６−ａｒｙ
ＰＳＫでは、４ビットシンボルは所定のシンボル周期の
期間内のキャリア位相を決定する。２進入力をＰＳＫ波
形に変換するタスクは変調器によってなされる。 【００３３】図３はサンプル系列（Ｓ）１６０がモデム
プロセッサ４０のＤＰＳＫ変換器１５０で同相（Ｉ）サ
ンプルおよび直角位相（Ｑ）サンプルの系列に変換され
る態様を示す。シンボルは１６２に示されるように最初
に逆グレイコード化（ｉｎｖｅｒｓｅ Ｇｒａｙ ｅｎ
ｃｏｄｅｄ）される。これは、復調器内で最も起こりそ
うなシンボル判定のため生じるビット誤りの数を最小に
するためになされる。 【００３４】逆グレイコード符号化装置１６２の出力は
位相量子化装置１６４、すなわち現在のシンボルによっ
て導入された絶対位相値θを判定する位相量子化装置１
６４に送られる。この位相値は差動エンコーダ１６６に
送られ、そこで絶対位相値θi′を計算する。θi′は現
在の差動位相θと直前の位相θi-1′とのモジュロ１６
和を表す。 【００３５】θi′＝（θi＋θi-1′）ＭＯＤ １６ モジュロ１６加算は角度を加算するときになされるモジ
ュロ３６０加算に対応する。 【００３６】差動位相θi′はｃｏｓおよびｓｉｎ参照
テーブルに送られ、現在のシンボルのＩ成分およびＱ成
分を計算する。 【００３７】ＩサンプルおよびＱサンプルは６タップ有
限インパルス応答（ＦＩＲ）フィルタ１５４（図４に詳
細を示す）に送られる。ＦＩＲフィルタ１５４の機能は
ＩサンプルおよびＱサンプルからオーバーサンプリング
によるＰＳＫ波形を生成することである。Ｑサンプルは
“ｈi,j”（ｊ＝１〜１０）と表示された１０個の６タ
ップＦＩＲフィルタから成るバンクに送られる。同様
に、Ｉサンプルも “ｈQ,j”と表示された１０個のフ
ィルタから成るバンクに送られる。これら２０個のフィ
ルタの出力は図示のように、フィルタの入力でのＩ，Ｑ
サンプル対のサンプリング速度の１０倍のサンプリング
速度で信号伝送する単一の並列バス上に時分割多重化さ
れる。 【００３８】図５により詳細に示した補間器４８は入力
１８０とＩ／Ｑメモリ１８６に線路１８４経由で接続し
たスイッチ１８２とを備えている。スイッチ１８２は入
力１８０と線路１８３との間で切換可能である。Ｉ／Ｑ
メモリ１８６の出力は線路１８７によってＰＡＬ５０に
接続され、線路１８８によってＱ／Ｉメモリ１９０に接
続される。線路１８３はＱ／Ｉメモリ１９０の出力に接
続する。１．６ＭＨｚ入力が参照数字１９２、１９４で
それぞれ示されたＩ／ＱメモリおよびＱ／Ｉメモリ両方
に与えられる。補間器４８は多重化したＩサンプル、Ｑ
サンプルを１６０ＫＨｚの速度でデマルチプレクスし、
次に再サンプリングを行い、８００ＫＨｚの速度で再多
重化する。 【００３９】上述した機能のシンセサイザ７２を図６に
示す。この図において、ＡＤＪ入力１３８からの信号を
受信する８０ＭＨｚ ＶＣＸＯモジュール２００が示さ
れている。この入力によってＶＣＸＯモジュール２００
の正確な周波数を制御する。ＶＣＸＯモジュール２００
の出力は線路２０２を経由してシンセサイザ２０４に接
続される。このシンセサイザ２０４は、線路２０２上の
信号と正しく同期して４３８．６２５と４３９．６５Ｍ
Ｈｚの間の周波数を合成できる。特定の周波数を線路１
２８（図１にも図示）上の入力信号によって選択する。 【００４０】シンセサイザ２０４の出力は線路２０６を
介してフィルタ２０８に送られ、ＬＯ１となる。シンセ
サイザ２０４の出力はまた線路２１０を介して同期変換
器２１２に送られる。ＶＣＸＯ２００の出力は線路２１
４を介して１６分周モジュール２１６に送られ、そのモ
ジュールの５ＭＨｚ出力は線路２１８を介して同期変換
器モジュール２１２に送られる。線路２１４上の出力は
基準出力２２１にも接続される。 【００４１】モジュール２１２は線路２１０上の周波数
から線路２１８からの５ＭＨｚ入力を減算し差周波数を
発生する。この差周波数はフィルタ２２０を通過してＬ
Ｏ２となる。こうして、ＬＯ２として現れる周波数は４
３３．６２５〜４３４．６５ＭＨｚの間で変化し、それ
によってＬＯ２の周波数はＬＯ１の周波数よりも常に５
ＭＨｚ低い値になる。 【００４２】さらに、線路２２２経由のシンセサイザ２
０４の出力と線路２２４経由の同期変換器２１２の出力
とが同期検出器２２６で合成されるが、この合成は、線
路２０６の周波数と線路２０２の周波数とが非同期の場
合または同期変換器２１２の周波数出力が線路２０６の
周波数および１６分周モジュール２１６の出力周波数の
組合せと非同期の場合に同期外れ（ロック外れ）信号を
線路１４０（図１にも図示）に送出するように行う。 【００４３】１６分周モジュール２１６を伴う一つのシ
ンセサイザ２０４と同期変換器２１２とのこの組合せで
従来の二つの別々のシンセサイザによる回路と同じ機能
が得られるが、より少ない部品ですみ、より安定度が高
く、許容範囲などもより大きい。 【００４４】図７は操作者インタフェースをテストする
のに好適な回路を示す。この回路に関連して、モデムプ
ロセッサ２２（図１に図示）は１ＫＨｚ ｓｉｎ波をデ
ィジタル的に発生する。このｓｉｎ波をコーデック２０
（図１に図示）に送り、コーデック２０でこれをアナロ
グｓｉｎ波に変換する。このアナログｓｉｎ波をＳＬＩ
Ｃ１４のハイブリッド機能により線路対１２に送る。リ
レーＫ（図１に図示せず）をコネクタ１０にすぐ隣接し
て挿入し、コネクタ１０を回路から分離できるようにす
る。開放リレーＫにおける無終端線路対１２からの反射
信号はＳＬＩＣのハイブリッド機能によって帰還され、
コーデック２０によってディジタル信号に変換される。
このディジタル信号はベースバンドプロセッサ２２に送
られる。ベースバンドプロセッサ２２は反射信号ともと
の信号とを比較し、望ましくないインピーダンスや接
続、例えば接地が線路対１２に存在するかどうかを判別
する。 【００４５】図８はモデムプロセッサ４０の復調部を示
し、この図において、高精度のサンプル・ホールド回路
１１０はミキサ１０８（図１に図示）から４００ＫＨｚ
出力の供給を受けている。サンプル・ホールド回路１１
０のサンプリング窓の不確定性は２５ナノ秒以下であ
り、その出力はＡ／Ｄ変換器１１２に送られる。Ａ／Ｄ
変換器１１２の出力は線路１１６を介してモデムプロセ
ッサ４０に送られる（全部図１に図示）。線路１１６の
入力は、シンボルあたり二つの複素サンプル対の形の時
間多重化されたＩサンプルおよびＱサンプル（何らかの
混乗算積ひずみを含み得る）を含む。上記時間多重化し
たＩサンプルＱサンプルはデマルチプレクサ２９８に供
給されデマルチプレクスされる。デマルチプレクスされ
たＩサンプルＱサンプルは等化器モジュール３００に与
えられる。等化器モジュールの目的は、（ａ）受信デー
タストリームの誤りエネルギー、（ｂ）０．０５Ｔ（Ｔ
は１／１６０００秒）だけ遅延したデータストリームの
修正誤りエネルギー、（ｃ）０．０５Ｔだけ進んだデー
タストリームの修正誤りエネルギー、（ｄ）上側隣接チ
ャンネル（所望の受信周波数＋２５ＫＨｚ）からのデー
タストリームのエネルギー、および（ｅ）下側隣接チャ
ンネル（所望の受信周波数−２５ＫＨｚ）のデータスト
リームからのエネルギーを最小にすることである。 【００４６】等化器は上記五つのエネルギーを最小にす
ることによって決定されるフィルタ重みを有する複素２
８タップＦＩＲフィルタである。この目的のために五つ
のトレーニング信号を変調器によって発生する。それら
トレーニング信号は、（ａ）受信機クロックと送信機ク
ロックとが同期した所望の周波数の信号、（ｂ）受信機
クロックを送信機クロックに対して０．０５Ｔだけ進め
た以外は（ａ）と同じ信号、（ｃ）０．０５Ｔだけ遅延
を受けている以外は（ｂ）と同じ信号、（ｄ）搬送周波
数を２５ＫＨｚだけ高くした以外は（ａ）と同じ信号、
および（ｅ）搬送周波数を２５ＫＨｚだけ低くした以外
は（ｄ）と同じ信号、である。（ｄ）および（ｅ）の場
合、２５ＫＨｚだけずれたトレーニング信号を生成する
ために、モデムプロセッサはフィルタ中心周波数を２５
ＫＨｚだけシフトさせるように送信ＦＩＲフィルタ係数
を修正する。 【００４７】五つのトレーニング信号の各々を印加して
いる期間に実際の入力をひと組の所望出力と比較するこ
とによって、ひと組の重みづけ係数が得られる。これら
の係数を等化器によって実働化すると、上記目的が達成
される。これらの重みづけ係数はモデムプロセッサ４０
に記憶される。 【００４８】等化されたＩサンプル，Ｑサンプルはモジ
ュール３０２に送られ、そのモジュール３０２は等化さ
れたＩサンプル，Ｑサンプルの比のアークタンジェント
を出力として発生する。この出力３０４は受信信号の位
相を表わす。 【００４９】等化したＩサンプルおよびＱサンプルは粗
周波数モジュール３０６（詳細は図９に図示）にも供給
される。Ｉサンプル，Ｑサンプルは加算されて下側波帯
３０８（図９に図示）を発生する。同時に、Ｉサンプ
ル，Ｑサンプル間の差をとって上側波帯３１０を発生す
る。次に上側波帯および下側波帯の両方についてクロッ
ク３１２および３１４で大きさの計算がそれぞれ実行さ
れる。これら大きさの間の差をとる計算がブロック３１
６でなされる。この差３１８が周波数誤差を表す。 【００５０】図８に示されるように、アークタンジェン
トモジュール３０２の出力３０４はＡＦＣおよびシンボ
ル同期トラッキングモジュール３２０（詳細は図１０）
に送られる。図１０に３２２で示した位相補正値は検出
位相３０４から減算され、線路３２４に補正位相を生じ
る。この補正位相３２４はシンボル検出器３２６に送ら
れ、このシンボル検出器が位相値の形でシンボルを検出
し、その位相値を最も近い２２．５゜増分に量子化す
る。量子化位相３２８はブロック３３０で補正位相３２
４から減算される。これによって位相誤り信号３３２が
生じる。この誤り信号３３２は３３４で総括的に示した
二次ループフィルタに送られ、このフィルタで出力３３
８への周波数補正信号ともう一つの出力３３６への位相
補正値とを計算する。この周波数補正信号は図１の線路
１３２を介してＶＣＸＯに与えられる。 【００５１】誤り信号３３２は線路３４０を介してシン
ボル同期トラッキングモジュール３４２に送られる。こ
のモジュールにはシンボル検出モジュール３２６からの
出力も線路３４４経由で供給する。シンボル同期トラッ
キングモジュール３４２は、いくつかの所定数のシンボ
ル期間にわたって位相をトラッキングし、最初のシンボ
ルの初期位相および最後のシンボルの位相を見て、次に
勾配を判定する。位相対時間関数から、零交叉がどの時
点で実際に起こったかを判定し、その時点と零交叉生起
想定時点とを比較して、その差を補正するタイミング調
整を計算する。シンボルクロックは次のスロットの初め
に調整する。シンボル同期トラッキングモジュール３４
２はタイミングモジュール５１（図１に図示）出力３４
６を生ずる。 【００５２】ＡＦＣおよびシンボル同期モジュール３２
０からの周波数補正信号３３８は重みづけモジュール３
４８（図８に図示）に与えられ、重みづけを受ける。モ
ジュール３４８の出力３５０は加算モジュール３５２に
供給され、モジュール３０６の出力３１８と加算されて
Ｄ／Ａ変換器１３４への出力３５４を発生する。そのＤ
／Ａ変換器からの出力は、１３８でシンセサイザに供給
されるものとして図１に示される。 【００５３】上述した本発明は種々の個別の構成要素を
含んでいるが、十分に大きな容量のモデムプロセッサ内
に、たとえば、フルスピードＰＲＯＭ４４、ＦＩＦＯ４
６、補間器４８およびＰＡＬ５０などの構成要素の大多
数のものの機能を含ませることができる。このことは、
フレーム同期モジュール９１、ブランキング発生モジュ
ール５８、タイミングモジュール５１、４分周回路、５
分周回路、およびシンセサイザ７２の一部または全部な
どの構成要素についてもあてはまる。また、ベースバン
ドプロセッサとモデムプロセッサを、コーデックおよび
ＵＡＲＴ内蔵の簡単なユニットに結合することもでき
る。
【図面の簡単な説明】 【図１】本発明を実施した加入者装置の概略図。 【図２】図１に示したモデムプロセッサの変調器部分の
ブロック図。 【図３】図２に示したＤＰＳＫ変換ユニットのブロック
図。 【図４】図２に示したＦＩＲフィルタの構造および機能
を示す図。 【図５】図１に示した補間器のブロック図。 【図６】図１に示したシンセサイザのブロック図。 【図７】図１に示した加入者装置の変形の例を示す図。 【図８】図１に示したモデムプロセッサの復調器部分の
ブロック図。 【図９】図８に示した粗周波数制御モジュールのブロッ
ク図。 【図１０】図８に示したＡＦＣおよびシンボル同期モジ
ュールのブロック図。 【符号の説明】 １０，２４ コネクタ １４ ＳＬＩＣ １６ 信号器回路 ２０ コーデック ２２ ベースバンドプロセッサ ２６ ＵＡＲＴ ３０ ＥＥＰＲＯＭ ３２ フルスピードＲＡＭ ３４ ハーフスピードＥＰＲＯＭ ３６，４４ フルスピードＰＲＯＭ ３８ ＤＭＡ ４０ モデムプロセッサ ４６，１１４ ＦＩＦＯ ４８ 補間器 ５０ ＰＡＬ ５１ 同期モジュール ５２，８２，１０４，１３４ Ｄ／Ａ変換器 ５４，６０，６２，７６，９６ ミキサ ５８ ブランキング発生モジュール ６４ アップコンバータ ６８，１００ 水晶フィルタ ７０ 増幅器 ７２ 周波数シンセサイザ ８０ 可変ゲート増幅器 ８４ 電力増幅器 ８８ アンテナ ９１ フレーム同期モジュール ９４ 前置増幅器 １１０ サンプル・ホールド回路 １１２ Ａ／Ｄ変換器 １２６ ４分周回路 １３０ ５分周回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グラハム エム．エイヴィス アメリカ合衆国 カリフォルニア州 92117 サンディエゴ，ヒュアフアノ アヴェニュー 4330 (72)発明者 サンドラ ジェイ．ケイ．イアーラム アメリカ合衆国 カリフォルニア州 92122 サンディエゴ，ポルト ドゥ パルマス 4155−199 (72)発明者 カール ジェイ．ジョンソン アメリカ合衆国 カリフォルニア州 92008 カールスバッド，チリキイ レ ーン 6428 (72)発明者 ブルース エイ．スメタナ アメリカ合衆国 カリフォルニア州 92026 エスコンディド，エヌ．センタ ー シティ パークウェイ 25957 (72)発明者 グレゴリー エル．ウェストリング アメリカ合衆国 カリフォルニア州 92064 ポウエイ，ソフィア ドライブ 12314 (56)参考文献 特開 昭61−105933（ＪＰ，Ａ) 特開 昭61−169051（ＪＰ，Ａ) 特開 昭52−74207（ＪＰ，Ａ)

Claims (1)

  1. (57)【特許請求の範囲】 １．無線ディジタル電話システム用加入者装置システ
    ム、すなわち連続的に繰り返すフレームを用いそれらフ
    レームの各々の一つの部分の期間に送信を行いそれらフ
    レームの各々のもう一つの部分の期間に受信を行う加入
    者装置システムにおいてその加入者装置システムの動作
    周波数の補正を行う適応型等化器であって、 ＩサンプルおよびＱサンプルを複素サンプル対の形式で
    前記加入者装置システムの動作周波数で受ける等化器で
    あって、前記ＩサンプルおよびＱサンプルに現れ得る不
    都合な特性に影響されるとともに歪に影響されるトレー
    ニング信号を前記加入者装置システムの動作中の起動と
    起動との間の期間に受ける等化器と、入力された トレーニング信号と所望の出力とを比較し
    て、前記所望の出力を生じるためのひと組の前記等化器
    向け重みづけ係数を生ずる比較手段と、 前記等化器の出力を受け前記サンプル対の周波数の補正
    のための周波数補正信号を等化ずみのＩサンプルおよび
    Ｑサンプルから生じ、前記加入者装置システムの動作周
    波数を補正する周波数補正回路とを含む加入者装置シス
    テム用適応型等化器。 ２．周波数誤差信号を生ずるように前記等化器に接続し
    た粗周波数制御手段であって、前記周波数補正回路の接
    続を受けて前記周波数誤差信号から前記周波数補正回路
    が前記周波数補正信号を生じるようにする粗周波数制御
    手段をさらに含む請求項１記載の加入者装置システム用
    適応型等化器。 ３．前記等化器を前記重みづけ係数記憶用の記憶ユニッ
    トに接続した請求項１記載の加入者装置システム用適応
    型等化器。 ４．前記等化器がインパルス応答フィルタである請求項
    １記載の加入者装置システム用適応型等化器。 ５．前記等化器が、前記等化器の出力を受けて位相表示
    信号発生用に前記等化ずみのＱサンプルおよびＩサンプ
    ルの比のアークタンジェントを生ずるのに適合している
    アークタンジェント発生回路に接続されており、 前記アークタンジェント発生回路が前記周波数補正回路
    に接続されている請求項１記載の加入者装置システム用
    適応型等化器。
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