KR20010109475A

KR20010109475A - 장거리 양방향 저전력 통신 장치 및 통신 장치 활성화 방법

Info

Publication number: KR20010109475A
Application number: KR1020010018677A
Authority: KR
Inventors: 제랄드알. 피셔; 베리알. 알렌; 베리 던브리지; 조지더블류. 맥아이버
Original assignee: 윌리엄 이. 갈라스; 티알더블류 인코포레이티드
Priority date: 2000-06-01
Filing date: 2001-04-09
Publication date: 2001-12-10
Also published as: DE60112843D1; EP1164708A2; EP1164708A3; JP2002042295A; DE60112843T2; EP1164708B1; JP3703733B2

Abstract

본 발명은 장거리의 저전력 통신 장치(100)를 제공한다. 이 장치는 신호들을 송신 및 수신하기 위한 안테나(114)와, 이 안테나(114)에 연결된 아날로그 섹션(section)(200)과, 이 아날로그 섹션(200)에 연결된 디지털 섹션(300)을 포함한다. 좀더 상세하게, 아날로그 섹션(200)은 중간 주파수 다운컨버터(downconverter)(204), 디지털 동위상 출력(278) 및 디지털 직교 위상 출력(288)을 포함한다. 디지털 섹션(300)은 I 출력 및 Q 출력을 생성하는 I/Q 디로테이터(derotater)(306)와, 크기 출력(349)을 포함하는 웨이크업(wakeup) 검출기(312)와, 상기 크기 출력(349)에 연결된 임계값 비교 회로(354, 356)를 포함한다. 상기 임계값 비교 회로(354, 356)는 웨이크업 신호의 수신 상태를 나타내는 임계값을 크기 출력(349)에서 반영된 대로 저장한다. 상기 웨이크업 검출기(312)는, 예컨대 상기 크기 출력(349)과 상기 임계값 비교 회로(354, 356) 사이에서 누산기(366)와 이동 평균 회로(moving average circuit)(368)를 또한 사용할 것이다. 상기 통신 장치(100)의 하나의 구현에서, 상기 디지털 섹션(300)은 상기 I 출력 및 Q 출력에 연결된 내적/외적 회로(358)와, 상기 내적 및 외적을 위한 I 및 Q 누산기(360, 362)를 포함한다. 상기 내적 및 외적을 위한 상관기(404, 410)가 또한 포함될 것이다(특히, 만약 변조된 웨이크업 신호들이 예상된다면). 바람직하게, 상기 아날로그 섹션(200)은 상기 중간 주파수 다운컨버터(204)에 연결된 1-비트 아날로그-디지털 컨버터(276, 286)를 사용하여 상기 디지털 동위상 출력(278)과 상기디지털 직교 위상 출력(288)을 생성한다.

Description

장거리 양방향 저전력 통신 장치 및 통신 장치 활성화 방법{LONG RANGE TWO WAY LOW POWER COMMUNICATION DEVICE}

본 개시는 총 54개의 프레임으로 구성된 1개의 마이크로필름(microfiche)의 마이크로필름 부록(appendix)을 포함한다.

본 발명은 통신 장치에 관한 것이다. 좀더 상세하게, 본 발명은 예컨대 자동차, 트럭 및 기타 차량을 위한 원격 무키 진입(remote keyless entry) 시스템에서 상대적으로 장거리에 걸쳐서 저전력으로 통신하는데 사용될 수 있는 양방향 통신 구현에 관한 것이다.

TRW사의 자동차 전자회로 그룹을 포함하는 자동차 업계는, 원격 무키 진입 장치("RKE")들에 대해서 전자회로 설계자들의 기술에 오랫동안 의존해왔다. 일상 생활에서 흔히 볼 수 있는 RKE는 흔히 상당히 작은 플라스틱 인클로저(enclosure) (호주머니에 넣거나 열쇠고리에 매달만큼 충분히 작음)로 설계되며, 이러한 인클로저는 명령 신호를 RKE로부터 차량에 송신하기 위한 전자회로를 병합한다. RKE는 제어 버튼 세트를 포함하며, 이 제어 버튼 세트는 활성화될 때 RKE가 명령 신호를 차량에 송신하게 한다. RKE가 전송한 명령 신호들은 선택된(pressed) 제어 버튼에 의존하며, 예컨대 문을 잠그는 것에서부터 경보 장치를 활성화는 것에 이르는 임무들을 수행하도록 차량에게 지시한다. 과거에, 그러나 RKE는 몇 가지 중요한 면에서 제한되었다.

첫번째 중요한 제한사항은 이전의 RKE들이 단방향으로만 동작한다는 것이었다. 다시 말해, 종래의 RKE들은 RKE로부터 차량으로만 송신을 할 수 있었으며, 따라서 차량으로부터는 어떠한 종류의 피드백을 얻을 수 없었다. 일예로, RKE는, 이전에 송신된 RKE 제어 신호에 응답하여 문들이 잠겼음을 나타내는 송신 신호(a transmission)를 차량으로부터 수신할 수 없었다. 따라서, 과거에, RKE 사용자들은 전형적으로 문 잠금 명령 신호에 응답하여 차량이 실제로 차량의 문을 잠궜는지를 결정하기 위해서 불완전한 청각에 의존해야만 했었다. 시끄러운 환경에서 또는 가청의 기계적인 잠금음(locking sound)을 들을 수 있는 거리를 넘어서서 RKE를 활성화하는 것은 RKE 사용자가 차량이 실제로 차량의 문을 잠궜었는지를 확신할 수 없음을 의미했다.

더 나아가, 양방향 통신의 부재는 이전의 RKE들이 사용자가 차량의 상태를 차량에게 묻기 위해서 RKE를 활성화하게 하는 메커니즘을 제공할 수 없음을 의미했다. 그 결과, 예컨대 차량이 침입을 당했는지를 결정하기 위해서(예컨대, 창문이 깨졌는지를 결정하기 위해서 센서를 검사함으로써) 차량의 상태를 검사하는 것이 가능하지 않았다. 또 다른 예로서, RKE는 문이 잠겼는지, 트렁크가 잠겼는지 또는 실내등이 켜졌는지를 결정하기 위해서 차량에게 물을 수 없었다.

이전의 RKE들의 두 번째 중요한 제한사항은 이들이 상대적으로 짧은 거리에서 동작한다는 것이었다. 따라서, RKE는, RKE에 의해 전송된 명령 신호들이 확실히 차량에 의해 수신될 수 있는 특정한 거리를 넘어서서 사용될 수 없었다. 따라서, 예컨대 불완전한 청각과 결합하여져서, 자동차가 문 잠금 명령 신호에 응답하여 자동차의 문을 잠궜는지를 결정하는 것이 항상 가능한 것은 아니었다. 더 나아가, 비록 이전의 RKE들이 차량의 상태를 물을 수 있었을 지라도, RKE에 있어서의 본질적인 거리에 대한 제한은 많은 경우에 이러한 물음의 유용성을 제한했을 것이다.

예컨대, 자동차가 침입 당했었는지를 결정하기 위해서 차량의 상태를 묻는 것은 차량에서 가능한 한 멀리 떨어진 곳에서 수행될 수 있었을 것이다. 이와 유사하게 실제 침입자가 여전히 자동차 안에 있었는지를 결정하기 위한 관련 물음은 차량에서 가능한 한 멀리 떨어진 곳에서 수행될 수 있었을 것이다. 또 다른 예로, 몇몇 경우에, 이전의 RKE들에 의해 제공되는 상대적으로 짧은 거리에서 보다 더 먼 거리에서 차량의 엔진이나 실내환경(climate)에 대한 제어를 활성화하는 것이 바람직할 수 있었을 것이다. 이때, 더 먼 활성화 거리는, 사용자가 차량에 도착하기 이전에 엔진을 예열(warm up)시키거나, 차량이 안락한 실내환경 세팅을 달성하게 할 것이다.

원격 무키 진입을 포함하는 응용을 갖는 장거리 양방향 핸드 헬드(handheld) 통신 장치에 대한 필요가 해당 업계에서 오랫동안 존재해 왔다.

본 발명의 목적은 양방향 통신 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 연장된 거리를 갖는 양방향 통신 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 웨이크업 검출기를 포함하는 양방향 통신 장치를 제공하는 것이다.

본 발명의 또 다른 목적은, 마이크로프로세서가 필요할 때까지 슬립(sleep)모드 상태를 유지하게 함으로써 양방향 통신 장치를 포함하는 통신 시스템을 구현하는데 필요한 전력을 줄이는 것이다.

본 발명의 또 다른 목적은, 추가로 처리하기 위한 신호 샘플들을 저장하기 위해 스냅샷(snapshot) 레코더를 포함하는 양방향 통신 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 마이크로프로세서에 기반을 두고 주파수, 위상 및 시간을 분해하는 양방향 통신 장치를 포함하는 통신 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은, 양방향 통신 장치를 사용하는 통신 시스템에서 마이크로프로세서에 기반을 둔 복조, 비트 검출 및 암호해독을 제공하는 것이다.

도 1은 장거리 양방향 통신 장치의 블록도를 예시한 도면.

도 2는 수신기 및 송신기 신호 처리부를 포함하는 장거리 양방향 통신 장치의 무선 주파수와 중간 주파수 부분을 개략적으로 표시한 도면.

도 3은 장거리 양방향 통신 장치의 디지털 처리 섹션(section)에 대한 블록도를 예시한 도면.

도 4는 FSK 웨이크업(wakeup) 신호를 검출하는데 사용되는 상관기(correlator) 회로에 대한 예를 도시한 도면.

도 5는 FSK 웨이크업 신호 검출기의 또 다른 예를 도시한 도면.

도 6은 통신 장치를 웨이크업하기 위한 방법에 대한 높은 수준의 흐름도.

<도면 주요 부분에 대한 부호의 설명>

100 : 장거리의 저역 통신 장치 114 : 안테나

200 : 아날로그 섹션 204 : 아날로그 I/Q 다운컨버터 블록

278 : 디지털 동위상 출력 288 : 디지털 직교 위상 출력

300 : 디지털 섹션 306 : 디지털 I/Q 다운컨버터(복조기)

312 : 웨이크업 검출기 354, 356 : 임계값 비교 회로

앞선 목적중 하나 이상은 본 발명의 통신 장치에 의해 전체적으로 또는 부분적으로 충족된다. 본 장치는, 신호들을 송신 및 수신하기 위한 안테나와, 안테나에 연결된 아날로그 섹션과, 아날로그 섹션에 연결된 디지털 섹션을 포함한다. 좀더 상세하게, 아날로그 섹션은 중간 주파수 다운컨버터(downconverter), 디지털 동위상 출력 및 디지털 직교 위상 출력을 포함한다. 디지털 섹션은 I 출력 및 Q 출력을 생성하는 I/Q 디로테이터(derotater)와, 크기 출력을 포함하는 웨이크업 검출기와, 크기 출력에 연결된 임계값 비교 회로를 포함한다. 임계값 비교 회로는 웨이크업 신호의 수신 상태를 나타내는 임계값을 크기 출력에서 반영된 대로 저장한다.

웨이크업 검출기는 또한 예컨대 크기 출력과 임계값 비교 회로 사이에서 이동(moving) 평균 회로와 누산기를 사용할 것이다. 전형적으로, 크기 출력 자체는 크기 회로를 사용하여 생성되며, 바람직하게 이 크기 회로는 두 개의 입력중 더 큰입력에 두 개의 입력중 더 작은 입력의 1/2를 더하여 형성된 크기 근사값을 출력한다. 두 개의 입력은 예컨대 디로테이트된 I/Q 데이터와, I/Q 데이터의 내적(inner product)/외적(outer product)과, 또는 상관된(correlated) 내적/외적일 수 있다. 하나의 통신 장치 구현에서, 디지털 섹션은 I 출력과 Q 출력에 연결된 내적/외적 회로와, 내적 및 외적에 대한 I 및 Q 누산기를 포함한다. 내적 및 외적에 대한 상관기가 또한 포함될 수 있다(특히, 만약 변조된 웨이크업 신호들이 예상된다면).

바람직하게 스냅샷 메모리가 제공되며, I 누산기 및 Q 누산기에 연결된다. 인입 웨이크업 신호의 주파수는, 이하에서 좀더 상세하게 설명되는 바와 같이 저장된 샘플들을 나중에 처리함으로써 결정될 것이다. 더 큰 스냅샷 레코더가 또한 포함되며, 디로테이터에 의해 생성된 I 출력과 Q 출력을 저장하는데 사용된다. 그런 다음, 저장된 I 출력과 Q 출력은 후속적으로 주파수와 정보 내용을 결정하기 위해서 처리될 것이다.

전형적으로, 아날로그 섹션은 디지털 동위상 출력을 생성하기 위해서 중간 주파수 다운컨버터에 연결된 동위상 아날로그-디지털 컨버터를 사용한다. 이와 유사하게, 직교 위상 아날로그-디지털 컨버터가 중간 주파수 다운컨버터에 연결되어, 디지털 직교 위상 출력을 생성한다. 바람직하게, 아날로그-디지털 컨버터들은 1-비트 아날로그-디지털 컨버터들이다.

(실시예)

이제 도 1을 보면, 이 도면은, 단일 응용 주문형 집적 회로(ASIC : Application Specific Integrated Circuit)로 구현되어 도시된 장거리 양방향 통신장치(BCD : Bi-directional Communication Device)(102)와, 수정 발진기(104)와, DC-DC 컨버터(106)와, 마이크로프로세서(108)를 포함하는 통신 시스템(100)을 도시한다. 수정 발진기(104)는 아날로그 방식의 신호 처리와, 디지털 방식의 제어를 위한 내부 클록들을 생성하기 위해서 BCD(102)에 의해 사용되는 클록 주파수를 제공한다. BCD(102)는 DC-DC 컨버터(106)로부터 전력을 수신하며, 일 실시예에서, 이 컨버터(106)는 +12V DC 입력을 +3V DC 출력으로 감소시킨다.

마이크로프로세서(108)는, 이하에서 상세하게 설명될 처리를 위해서 BCD(102)에 연결된다. 마이크로프로세서(108)는 예컨대 코딩/디코딩 칩(110)을 포함하는 지원 회로에 또한 연결될 것이다. 코딩/디코딩 칩(110)은 신호 에러 코딩 및 디코딩과, 암호화 및 암호해독 등과 같은 계산 집약적 동작(computationally intensive operations)을 구현할 것이다. 대안적으로, 코딩/디코딩 칩(110)은 제거될 수 있고, 필요한 기능들은 메모리(122)에 저장되는 소프트웨어로 구현될 것이고 마이크로프로세서(108)에 의해 수행될 것이다. 마이크로프로세서(108)는 범용 데이터 버스(112)를 지원하며, 이 범용 데이터 버스(112)는 외부 메모리, I/O 장치들 등과 통신하는데 사용될 것이다. 마지막으로, 송신 및 수신 안테나(114)가 포함되며, BCD(102)에 연결된다.

BCD(102)는 예컨대 단일 응용 주문형 집적 회로(ASIC)로 구현될 것이다. 대안적으로, 아날로그 섹션 및 디지털 섹션들(이하에서 설명됨)은 별개의 ASIC들로 분리되거나, 섹션 모두는 분리된 회로로 구현될 수 있다. 이하에서 좀더 상세하게 설명되는 바와 같이, BCD(102)는 인입 통신 신호(communications)가 검출될 때 마이크로프로세서(108)에게 이를 알린다(alert).

도 1에서 도시된 통신 시스템(100)은 예컨대 차량에 통합될 수 있다. 이때 데이터 버스(112)는, 문 잠금 장치, 트렁크 잠금 장치, 보안 시스템 등을 포함하는 차량에서의 전자회로들로 루트가 정해지는 범용 데이터 버스에 연결될 수 있다. 이와 유사하게, 관련된 RKE는 신호들을 차량으로/으로부터 송신 및 수신하기 위해서 자기 자신의 통신 시스템(100)을 병합할 것이다. RKE에서의 데이터 버스(112)는 스위치 매트릭스에 연결될 수 있으며, 이 스위치 매트릭스는 예컨대 문을 잠그거나/여는 것과, 경보를 활성화하는 것과, 엔진을 움직이기 시작하는 것을 포함하는 여러 가지 임무들을 수행하도록 차량에게 지시하기 위한 동작 가능한(actuable) 버튼들을 제공한다.

다시 도 1을 참조하면, BCD(102)는 많은 개별 신호 처리 블록(이하에서 상세하게 설명됨)을 포함한다. 이러한 신호 처리 블록들은 일반적으로 RF/IF(아날로그) 처리 기능부(116 및 118)와 디지털 처리 기능부(120) 사이에서 분할될 것이다. 송신 방면을 위해 RF/IF 처리 기능부(116)에 포함되는 것은 I/Q 업변환(upconversion) 및 송신기 이득이다. 수신 방면을 위해 RF/IF 처리 기능부(118)는 수신기 이득, I/Q 다운변환, 기저대역 이득 및 아날로그-디지털 변환을 포함한다. 디지털 처리 기능부(120)는 수치 제어된 발진기(NCO : Numerically Controlled Oscillator)로 구동되는 디지털 I/Q 디로테이터와, 웨이크업 검출기 및 스냅샷 레코더를 포함한다.

이제 도 2를 보면, 이 도면은 아날로그 섹션의 RF/IF 처리 기능부(116 및118)에 대한 상세한 도면(200)을 도시한다. RF/IF 처리 기능부들은 도 2에서 6개의 블록들로 나누어진다: 송/수신 블록(202), 아날로그 I/Q 다운컨버터 블록(204), 아날로그 I/Q 업컨버터 블록(206), I 아날로그-디지털 컨버터 블록(208), Q 아날로그-디지털 컨버터 블록(210) 및 주파수 소스 블록(212). 블록들 각각은 이하에서 상세하게 논의된다.

송/수신 블록(202)은 안테나(114), 송/수신 스위치(214), 수신 증폭기(216) 및 송신 증폭기(218)를 포함한다. 안테나(114)는 BCD(102)에 의해 생성되거나 처리되는 전자기 신호들을 포획하거나 전송한다. 전형적인 송신 및 수신 주파수의 범위는 300 내지 500 MHz이다. 송/수신 스위치(214)는 BCD(102)가 안테나(114)를 구동하거나, 안테나(114)에 의해 포획된 신호들을 판독할 것인지를 제어한다. 송/수신 스위치(214)는 예컨대 아날로그 멀티플렉서나 다른 스위칭 소자(예컨대, 중계기)로서 구현될 수 있다. 대안적으로, 출력 디스에이블(disable) 제어를 갖는 버퍼들이 송신 경로를 수신 경로로부터 분리하는데 사용될 수 있다. 수신 증폭기(216)가 아날로그 I/Q 다운컨버터 블록(204)에서 추가로 처리하기 위해 안테나(114)에 의해 포획된 신호를 증폭하는 역할을 하는 반면, 송신 증폭기(218)는 I/Q 업컨버터 블록(206)에 의해 생성되고 안테나(114)에 인가되는 신호를 증폭하는 역할을 한다.

송신 증폭기(218)는 제조 허용오차, FCC 제한 등에 기초하여 증폭기의 출력을 변경시키기 위해서 마이크로프로세서(108)에 의해 지능적으로 제어될 수 있다. 예컨대, 제조하는 동안에 통신 장치(100)들의 샘플 로트(lot)들이 테스트될 것이며, 메모리(122)에서 공급된 적절한 전력 레벨 코드가 마이크로프로세서(108)에 연결될 것이다. 그런 다음, 각 통신 장치(100)는 송신 증폭기(218)를 원하는 레벨로 동작시킬 것이다.

I/Q 다운컨버터 블록(204)은 신호 분할기(220), 다운컨버터 I 혼합기 발진기 입력(224), 다운컨버터 I 혼합기 신호 입력(226) 및 아날로그 다운컨버팅된 I 출력(228)을 갖는 다운컨버터 I 혼합기(222)를 포함한다. I/Q 다운컨버터 블록(204)은 또한 다운컨버터 Q 혼합기 발진기 입력(232), 다운컨버터 Q 혼합기 신호 입력(234) 및 아날로그 다운컨버팅된 Q 출력(236)을 갖는 다운컨버터 Q 혼합기(230)를 포함한다. 발진기 위상 편이기(238)가 또한 제공된다.

I/Q 업컨버터 블록(206)의 구조는 I/Q 다운컨버터 블록(204)의 구조와 유사하다. 업컨버터 블록(206)은 신호 합산기(240)와, 업컨버터 I 혼합기 발진기 입력(244), 업컨버터 I 혼합기 신호 입력(246) 및 아날로그 업컨버팅된 I 출력(248)을 갖는 업컨버터 I 혼합기(242)를 포함한다. I/Q 업컨버터 블록(206)은 또한 업컨버터 Q 혼합기 발진기 입력(252), 업컨버터 Q 혼합기 신호 입력(254) 및 아날로그 업컨버팅된 Q 출력(256)을 갖는 업컨버터 Q 혼합기(250)를 포함한다. 발진기 위상 편이기(258)가 또한 제공된다.

아날로그 I 저역 필터(270)는 아날로그 다운컨버팅된 I 출력을 I 아날로그-디지털 컨버터 블록(208)에 연결한다. I 아날로그-디지털 컨버터 블록(208)은 합산기(272), 증폭기(274) 및 I 아날로그-디지털 컨버터(276)를 자체적으로 포함하며, 상기 I 아날로그-디지털 컨버터(276)는 디지털 I 출력(278)을 생성한다. 이와 유사하게, 아날로그 Q 저역 필터(280)는 아날로그 다운컨버팅된 Q 출력을 Q 아날로그-디지털 컨버터 블록(210)에 연결한다. Q 아날로그-디지털 컨버터 블록(210)은 합산기(282), 증폭기(284) 및 아날로그-디지털 컨버터(286)를 포함하며, 이 아날로그-디지털 컨버터(286)는 디지털 Q 출력(288)을 생성한다.

주파수 소스 블록(212)은 수정 발진기(104)와 주파수 곱셈기를 포함한다. 주파수 곱셈기는, 위상 검출기(290), 증폭기(292), 전압 제어된 발진기(VCO : Voltage Controlled Oscillator)(294)를 포함하는 위상 동기 루프를 사용한다. 디바이더(divider)(296)는 VCO(294)와 위상 검출기(290) 사이에서 루프를 연결한다. 동작시, 수정 발진기(104)는 상대적으로 낮은 주파수 예컨대 12.5 MHz의 출력 신호를 생성한다. 위상 검출기(290)는 디바이더(296)에 의해 선택된 VCO(294)의 분할 다운된 출력과 수정 발진기(104)의 출력 사이의 주파수 또는 위상 차이를 나타내는 차이 신호를 생성한다. 이 예에서, 비록 다른 정수값 또는 정수가 아닌 값이 또한 사용될 수 있지만, 분할 상수(division)는 32로 세팅된다. 차이 신호는 증폭되고 VCO의 출력을 제어하기 위해서 VCO에 인가된다. 따라서, 주파수 소스 블록(212)에서 도시된 주파수 곱셈기는 수정 발진기(104) 보다 32배 더 큰 주파수(즉, 400 MHz)를 갖는 출력 신호를 생성한다.

다음으로, 도 2에 도시된 RF/IF 처리 구성요소의 동작이 수신 방면 및 송신 방면에서 좀더 상세하게 설명될 것이다. 수신 방면에서, 송/수신 스위치(214)는 안테나(114)에 의해 포획된 수신된 신호들이 증폭기(216)를 지나 분할기(220)에 도달하게 한다. 분할기(220)는 수신된 신호의 동일한 복사본(copy)을 다운컨버터 I 혼합기(222)와 다운컨버터 Q 혼합기(230)에 연결한다. 다운컨버터 I 혼합기 발진기입력은 VCO(294)의 출력을 수신하는 반면, 다운컨버터 Q 혼합기 발진기 입력은 90°만큼 편이된{발진기 위상 편이기(238)에 의해} VCO(294)의 출력을 수신한다.

수신된 신호들의 주파수 내용은 혼합기(222와 230)에 의해서 차이 주파수{수신된 신호들의 주파수들 - VCO(294)의 주파수}와 합 주파수{수신된 신호들의 주파수들 + VCO(294)의 주파수}로 편이된다. 따라서, 혼합기(222와 230)는 수신된 신호들의 I 및 Q 성분들을 생성시키며, 이 성분들은 I 및 Q 저역 필터(270과 280)에 의해 필터링될 때 중간 주파수의 아날로그 다운컨버팅된 I 및 Q 신호들을 생성한다. 예컨대, 만약 수신된 신호들의 주파수 내용의 중심이 대략 399.9 MHz가 되며, VCO(294)의 출력이 400.0 MHz이라면, 차이 주파수는 100 KHz(중간 주파수)이며, 합 주파수는 799.9 MHz이다. I 및 Q 저역 필터(270 및 280)는 합 주파수를 제거한다. 바람직하게, 중간 주파수는 작은 양(예컨대 100 내지 200 KHz 또는 그 이상)만큼 DC로부터 오프셋되어서, 처리 구성요소들에서의 DC 오프셋들이 다운컨버팅된 수신 신호들과 간섭하는 것을 방지한다. 선택적으로, I 및 Q 저역 필터(270 및 280)는, 통과 대역의 중심이 대략 중간 주파수이고, 송신되고 수신된 신호들의 대역폭에 대응하는 대역폭을 갖는 대역 통과 필터들로 교체될 수 있다. 대역 통과 필터들의 사용은 신호들에서 DC 오프셋을 즉시 제거하는 이점을 제공한다.

I 및 Q 저역 필터(270 및 280)의 다운컨버팅된 I 및 Q 출력들은 DC 오프셋들을 제거하기 위해서 합산기(272 및 282)에 의해 조정되고(이하에서 도 3을 참조하여 더 상세하게 설명될 것임), 증폭기(274와 284)에 의해 증폭되며, I 및 Q 아날로그-디지털 컨버터(276과 286)에 의해 디지털 I 및 Q 출력(278과 288) 상의 디지털표현(representation)으로 변환된다. 비록 다수-비트의 컨버터들이 또한 적합하지만(이하에서 언급된 것처럼), I 및 Q 아날로그-디지털 컨버터는 바람직하게 1-비트 아날로그-디지털 컨버터이다.

송신 방면에서, BCD(102)는, 마이크로프로세서(108)에 의해 사용되는 예컨대 BPSK 또는 QPSK와 같은 변조 방식에 따라 생성된 I 및 Q 성분에 따라 동작한다. 업컨버터 I 및 Q 혼합기(242 및 250)는 송신될 두 신호 성분을 생성한다. 업컨버터 I 혼합기 신호 입력은 I 성분(먼저 아날로그 형태로 변환됨)을 받아들이며, VCO(294)의 출력{업컨버터 I 발진기 입력(244)에 연결됨}과 결합되어서 송신될 첫 번째 신호 성분을 생성한다. 업컨버터 Q 혼합기 신호 입력은 Q 성분(먼저 아날로그 형태로 변환됨)을 받아들이며, 편이기(258)에 의해 90°만큼 편이되고 업컨버터 Q 발진기 입력(252)에 연결된 VCO(294)의 출력과 결합되어서 송신될 두 번째 신호 성분을 생성한다. 두 성분은 합산기(240)에 의해 더해지며, 증폭기(218)에 의해 증폭되어서, 안테나(114)를 통해서 전파된다(drive).

주파수 합성기(370)(이하에서 설명될 것임)와 VCO(294)의 출력의 결합이 송신을 위해 사용되는 주파수를 생성하도록 조정되며, 이 주파수는 수신을 위해 사용되는 주파수와 다름이 언급된다. 일 예로, 수신을 하는 동안, VCO(294) 주파수는 예상 수신 신호 중심 주파수(예컨대 399.9 MHz)보다 대략 100 KHz 더 크게 세팅될 것이다. 송신하는 동안에, VCO(294)와 주파수 합성기(370)는 대신에 399.9 MHz의 중심 주파수를 생성하도록 세팅될 것이다. 이때, 400.0 MHz 발진기를 사용하는 수신기는 송신된 신호로부터 100 KHz의 중간 주파수를 생성할 것이다.

이제 도 3을 보면, BCD(102)의 디지털 섹션(120)에 대한 상세한 블록도(300)가 도시된다. 디지털 섹션(120)은 I 및 Q 오프셋 정정기(302 및 304), 디지털 I/Q 다운컨버터(306), 디지털 I 및 Q 누산기(308 및 310)를 포함한다. 디지털 섹션(120)은 웨이크업 검출기(312), 스냅샷 레코더(314) 및 상태기(state machine)(316)를 더 포함한다. 디지털 주파수 합성기(370)가 또한 도시된다.

I 및 Q 오프셋 정정기(302 및 304)는 디지털 I 및 Q 출력(278 및 288)에서의 DC 성분들(도 2에 도시된 임의의 회로에 의해 생성됨)을 제거하도록 설계된다. I 오프셋 정정기(302)는 레지스터(318), 합산기(320) 및 디지털-아날로그 컨버터(322)로 구성된 누산기를 사용한다. 예컨대, 레지스터(318)는, I 아날로그-디지털 컨버터(276)가 1의 값을 생성할 때 카운트 업(count up)하고, I 아날로그-디지털 컨버터(276)가 0의 값을 생성할 때 카운트 다운(count down)할 것이다. 수신된 신호의 I 및 Q 성분들은 사실상 주기적(즉, 사인 성분 및 코사인 성분)일 것이기 때문에, 디지털 I 출력(278)은 DC 오프셋이 존재하지 않을 때 0으로 누산될 것이다(동수의 1 및 0 값들). 따라서, 임의의 DC 오프셋은 레지스터(318)에서 누산되며, 아날로그 오프셋 정정을 위해 디지털-아날로그 컨버터(322)에 의해 변환되며, 저역 필터(270)의 다운컨버팅된 I 출력으로부터 합산기(272)에 의해 빼진다(도 2).

Q 오프셋 정정기(304)는 레지스터(324), 합산기(326) 및 디지털-아날로그 컨버터(328)를 포함한다. Q 오프셋 정정기는 I 오프셋 정정기(302)에 대해서 앞에서 설명된 것과 대체로 동일한 방식으로 동작한다. 그리하여, Q 오프셋 정정기(304)는저역 필터(280)의 다운컨버팅된 Q 출력으로부터 합산기(282)를 사용하여 DC 오프셋을 제거한다. 레지스터(318 및 324)는 예컨대 10 비트의 크기를 가질 것이다.

대안적인 실시예에서, I 및 Q 오프셋 정정기(302 및 304)는, I 및 Q 디지털 출력(278 및 288)에 연결된 디지털-아날로그 컨버터로 대체될 수 있다. 이때 디지털-아날로그 컨버터의 출력은 아날로그 적분기(예컨대 동작중인 증폭기로부터 형성됨)들에 연결될 수 있다. 차례로, 아날로그 적분기의 출력은 I 및 Q 신호들에서의 DC 오프셋을 제거하기 위해서 합산기(272 및 282)에 연결된다.

앞에서 언급된 바와 같이, I 및 Q 아날로그-디지털 컨버터(276 및 286)는 바람직하게 1 비트 컨버터이다. 아래에서의 논의가 바람직한 구현에 대해서 진행되지만, 예컨대 다수-비트의 아날로그-디지털 컨버터를 사용하기 위해서 변경될 수 있을 것이다. 다수-비트의 컨버터들이 사용될 때, 자동 이득 제어 회로가 바람직하게 컨버터에 대해서 입력 신호들을 적절한 범위 내로 유지시키기 위해서 포함된다. 다음 단계로, 수신 프로세스에서, 디지털 I/Q 다운컨버터(306)는 디지털 I 및 Q 출력(278 및 288)으로부터 중간 주파수를 제거한다. 디지털 I/Q 다운컨버터(306)는 16 ×2의 룩업(lookup) 표(330)와, 레지스터(332)(예컨대 20 비트의 크기를 가짐) 및 합산기(334)로 구성된 수치 제어된 발진기(NCO)를 포함한다. 다운컨버터(306)는, 디지털 I 및 Q 출력(278 및 288)이 특정한 중간 주파수(예컨대, 100 KHz)로 전달된다는 가정아래에서 동작한다. 특정한 중간 주파수는 시간, 온도 및 신호 경로의 상태에 따라 변할 수 있기 때문에, 마이크로프로세서(108)는, 실제 중간 주파수를 결정하는 알고리즘에 응답하여 누산 값을 조정함으로서 NCO를 튜닝한다.

레지스터(332)의 두 최상위 비트가 16 ×2 룩업 표(330)에 대한 입력으로 제공된다. 레지스터(332)가 일정한 주파수에서 클록이 맞춰지기 때문에, 값을 누산하고{합산기(334)를 사용함}, 일정한 주파수에서 롤 오버(roll over)한다. 값이 더해진 각 클록 펄스를 변경함으로써, 레지스터(332)는 다소 빈번하게 롤 오버하도록 튜닝될 수 있다. 그리하여, 레지스터(332)의 최상위 비트(MSB)는 프로그래밍 가능한 주파수 출력을 제공하며, 최상위 n 비트는 주파수 출력의 위상 각 표현을 제공한다.

16 ×2 룩업 표에 제공된 두 MSB는 선택된 중간 주파수를 위해 네 개의 가능한 위상각 구역{상한(quadrants)}중 하나를 제공한다. 그러므로, 두 MSB는 네 상한 각각을 통해 디지털 I 및 Q 값들을 전달하는 원하는 중간 주파수를 따를 수 있다. 이때, 16 ×2 룩업 표(330)에는 MSB와 샘플링된 I 및 Q 신호 값들(사용된 변조 기법에 따라 각 비트 패턴에 대해 각 상한에서 일정한 알려진 값들을 사용할 것임)에 의해 지시되는 상한에 따라서 인덱스(index)가 붙여질 것이다.

직교 위상 편이 변조(QPSK : Quadrature Phase Shift Keying)에서, 예컨대 IQ 값이 비트 쌍들을 나타내기 위해서 할당된다. 따라서, 00은 45°의 위상각을 사용하며, 01은 -45°의 위상각을 사용하며, 10은 135°의 위상각을 사용하며, 11은 -135°의 위상각을 사용할 것이다. 예컨대, 송신된 00 신호 값은 대략 0.7A Cos(wt) - 0.7A Sin(wt) 또는 I Cos(wt) - Q Sin(wt)의 형태를 취하며, 여기서 A는 상수이고, wt는 반송파 주파수이다. 따라서, 비록 00이 일정하게 송신될지라도, I 및 Q 값들은 Sin 및 Cos 항이 네 상한 각각을 지남에 따라 양(+) 및 음(-)의 값으로 변할 것이다. NCO는 Sin 및 Cos 항에 의해 초래된 변동을 보상하기 위해서 중간 주파수(wt)에 매칭된다.

아래의 표 1은 룩업 표(330)의 바람직한 내용들을 제공한다:

표 1
NCO MSB, NCO MSB-1QN, IN	Q-출력	I-출력
0000	0	0
0001	0	1
0010	1	0
0011	1	1
0100	1	0
0101	0	0
0110	1	1
0111	0	1
1000	1	1
1001	1	0
1010	0	1
1011	0	0
1100	0	1
1101	1	1
1110	0	0
1111	1	0

디지털 I 및 Q 누산기(308 및 310)는 16 ×2 룩업 표(330)에 따른다. 디지털 I 누산기(308)는 레지스터(336)와 합산기(338)를 포함한다. 따라서, 레지스터(336)는 16 ×2 룩업 표(330)에 의해 생성된 I 값들을 누산한다. 이와 유사하게, 디지털 Q 누산기(310)는 레지스터(340)와 합산기(342)를 포함하며, Q 값을 누산한다. 일 예로, 디지털 I 및 Q 누산기(308 및 310)는 45개의 값들을 각각 누산하여, 수신된 신호들에서 나타난 I 및 Q 값들의 평균을 구하거나 I 및 Q 값들을 저역 필터링한다. 45개의 값들이 누산된 후, I 및 Q 레지스터(336 및 340)의 값은 웨이크업 검출기(312)에 전달된다.

웨이크업 검출기(312)는 I 및 Q 절대값 회로(344 및 346), 크기 근사 회로(348) 및 누산기{레지스터(350)와 합산기(352)에 의해 형성됨}를 포함한다. 게다가, 임계값 레지스터(354)와 합산기(356)가 제공된다. I 및 Q 절대값 회로(344 및 346)는, 양의 I 및 Q 레지스터(336 및 340) 크기(편의상 이하에서 RI 및 RQ로 지칭됨)만이 크기 근사 회로(348)에 전달되게 한다.

대안적으로, I 및 Q 절대값 회로(344 및 346)는 제거되고, 내적 및 외적 계산 회로(358)와 내적 값 및 외적 값 누산기(360 및 362)로 대체될 수 있다. 계산 회로(358)는 연속적인 I 및 Q 샘플들의 내적(A){A = I(n) * I(n-1) + Q(n) * Q(n-1)} 및 외적(B){B = I(n) * Q(n-1) - I(n-1) * Q(n)}을 계산한다. 값(A 및 B)은 누산기(360 및 362)에서 각각 누산되며, 부가적으로 스냅샷 RAM(364)에 저장된다. 스냅샷 RAM(364)에 저장된 값(A 및 B)에 대한 앞으로의 처리는 예컨대 수신된 신호 반송파의 주파수에 대한 결정을 포함할 것이다. 주파수의 근사값은 N개의 A 및 B 값들에 대해서 ATAN2(A,B)를 합하여서 이 합을 N으로 나눔으로써 구해질 것이다.

크기 근사 회로(348)는 RI 및 RQ의 크기(M){절대값 회로(344 및 346)가 사용될 때} 또는 A 및 B의 크기{내적 및 외적 계산 회로(358)가 사용될 때}에 대한 근사값을 계산한다. 크기에 대한 전형적인 공식은 M = SQRT(RI*RI + RQ*RQ){또는 M = SQRT(A*A + B*B)}이다. 바람직한 근사식은 M = LARGER(RI, RQ) + 1/2{SMALLER(RI, RQ)}[또는 M = LARGER(A, B) + 1/2{SMALLER(A, B)}]이다. 따라서, 만약 RI가 RQ보다 더 크다면(또는 A가 B보다 더 크다면), M = RI + 1/2 * RQ(또는 M = A + 1/2 * B)이다.

M의 값은 합산기(352)를 사용하여 레지스터(350)에 누산된다. 레지스터(350)의 값이 임계값 레지스터(354)에 저장된 값{합산기(356)에 의해 결정됨}을 초과할때, 의미있는(meaningful) 신호가 수신되었을("검출 임계값"이 초과되었을) 상당한 가능성이 있다. 그러므로, 상태기(316)는 임계값이 초과되었음을 통보받고, 마이크로프로세서(108)는 만약 슬립 모드 상태였다면, 깨어날 것이다(wake up). 바람직하게, 송신기는 처음에 임의의 변조된 정보의 앞에 순수한 사인파 또는 코사인파 반송파를 BCD(102)에 전달한다. 순수한 반송파는 레지스터(350)의 값이 검출 임계값을 초과하도록 누산될 가능성을 증가시킨다. 검출 임계값 자체는 임의의 특정한 응용에 대해 허위 경보와 상실된(missed) 메시지의 수용할만한 비율을 제공하기 위해서 레지스터(354)를 사용하여 세팅될 것이다.

바람직한 실시예에서, 크기 근사 회로(348)의 출력은 누산기(366)에 연결되며, 차례로, 이 누산기(366)는 이동 평균 계산기(368)에 연결된다. 바람직하게, 누산기(366)는 총 100개의 실행 값을 유지하며, 총 100개의 누산값 모두를 이동 평균 계산기(368)에 전달한다. 바람직하게, 이동 평균 계산기(368)는 누산기(366)에 의해 이동 평균 계산기(368)에 전달된 최종 10개의 누산 값들의 이동 평균을 결정한다. 그런 다음, 이동 평균 계산기(368)의 출력은 검출 임계값이 초과된 때를 결정하기 위해서 비교된다.

위의 디지털 I 및 Q 누산기(308 및 310)에 대한 논의에서 언급된 바와 같이, 이와 관련된 레지스터(336 및 340)는 바람직하게 후속적인 처리를 위해서 레지스터 값들을 전달하기 이전에 45개의 샘플들을 누산한다. 게다가, 두 개의 2차 디지털 I 및 Q 누산기들(미도시)이 누산기(308 및 310)와 동일한 구조(즉, 레지스터와 합산기)를 사용하여 제공될 것이다. 바람직하게, 2차 디지털 I 및 Q 누산기들은 0으로리셋되기 이전에 15개의 샘플들을 누산한다. I 및 Q 샘플들에 대해 각각 15개의 샘플값을 누산한 후, 누산된 값들은 스냅샷 레코더(314)에 저장된다.

본 발명의 일 실시예에서, I 및 Q 아날로그-디지털 컨버터(276 및 286)는 1.5 MHz로 샘플링하며, 스냅샷 레코더는 2000개의 I 값들과 2000개의 Q 값들을 저장한다. 그리하여, 스냅샷 레코더(314)는 I에 대한 새 값 및 Q에 대한 새 값을 100 KHz의 속도(1,500,00/15)로 저장하며, 따라서 수신된 신호(누산된 I 및 Q 샘플들에 의해 나타내짐)의 20 ms를 저장한다. 송신된 신호 버스트(burst)들의 길이가 (일 실시예에서) 대략 10 ms인 것으로 예상되기 때문에, 스냅샷 레코더(314)는, 마이크로프로세서(108)가 수신된 신호를 이 수신된 신호가 그것의 시작부분에서 검출되었거나 마지막부분에서 검출되었는지에 상관없이 복구하게 할 만큼 충분한 데이터를 저장한다. 더 나아가, 디지털 I/Q 복조기(306)의 NCO는 마찬가지로 1.5 MHz로 클록이 맞춰지며, 디지털 I/Q 다운컨버터 레지스터(332)의 두 MSB들은 100 KHz 주파수 신호의 네 상한의 위상 각을 나타낸다.

대안적인 실시예에서, FM 또는 FSK 신호가 순수 톤(pure tone)의 간섭 신호가 통신 장치(100)를 활성화하는 것을 방지하기 위해서 웨이크업 신호{위에서 가정된 연속파(CW : Continuous Wave) 웨이크업 신호에 대비됨}로 사용될 수 도 있다. 예컨대, 특정한 중심 주파수를 갖는 FSK 신호는 웨이크업 신호를 제공하기 위해서 +/- 6 KHz로 변할 수 도 있다. FSK 웨이크업 신호(두 주파수 사이에서 교대함)로, 도 4에 도시된 것과 같은 상관기가 상기 웨이크업 신호를 검출하는데 사용될 수 도 있다. 도 4에 도시된 상관기(400)는 패턴(- - 0 + + - - 0 + +)으로 할당된 10개의탭(바람직하게 각각 1 ms의 샘플 시간을 나타냄)(402)을 사용하며, 여기서 -는 FSK 신호의 제 1 주파수를 나타내며, +는 제 2 주파수를 나타내며, 0은 변환되는 동안에 잡음으로부터의 영향(contribution)을 제거하기 위해서 0으로 맞추어진 두 주파수 사이의 변환을 나타낸다.

도 4에 도시된 바와 같이, 분리된 상관기들은 내적 및 외적에 사용될 수 도 있을 것이다. 외적 상관기(the outer correlator)(404)는 누산기(바람직하게는 1 ms의 샘플들을 제공함)(406) 다음에 온다. 그런 다음, 외적 상관기(404)의 출력(408)은 크기 근사 회로(348)에 연결될 것이다. 이와 유사하게, 내적 상관기(410)는 누산기(412) 다음에 올 것이다. 이때, 내적 상관기(410)의 출력(414){절대값 회로(416)에 의해 동작된 후}은 크기 근사 회로(348)에 제공될 것이다.

FSK 웨이크업 신호를 검출하는 또 다른 대안으로써, 계산 회로(358)의 외적 출력이 진동하는지가 검사될 것이다. 적절한 검출기가 도 5에 도시되며, 이것은 NCO(502), 혼합기(504 및 506) 및 누산기(508 및 510)를 포함한다. 또한 이동 평균 회로(512 및 514), 절대값 회로(520 및 522), I/Q 크기 회로(516) 및 임계값 검출기(518)가 도시된다. 동작시, 계산 회로(358)의 외적 출력은 두 혼합기(504 및 506)에 제공된다. NCO(502)는 웨이크업 신호의 FSK 변조에 의해 초래된 출력 외적 신호의 예상 주파수 변동을 매치시키도록 세팅된다.

누산기(508 및 510)와 이동 평균 회로(512 및 514)는 최종 I 및 Q 성분을 누산하여 이들의 평균을 구하며 이들의 절대값{절대값 회로(520 및 522)를 사용함}을크기 회로(516)에 제공한다. 크기 회로(516)는 크기 근사 회로(348)에 대해 위에서 설명된 바와 같이 동작한다. 이때, 크기 회로(516)의 출력은, 사실 수신된 신호가 웨이크업 임계값 보다 큰지를(pass) 결정하기 위해서 임계값 검출기(518)에 의해 임계값에 비교된다.

위에서 언급된 바와 같이, 일단 수신된 신호가 검출 임계값을 넘는다면(cross), 마이크로프로세서(108)는 스냅샷 레코더(314)에 저장된 누산된 I 및 Q 값들을 처리하기 위해서 깨어날 것이다. 처음에, 마이크로프로세서(108)는 스냅샷 레코더(314)에 저장된 신호의 주파수를 결정한다{예컨대, ATAN2(A,B)를 계산하고, 위에서 언급된 바와 같이 평균화하여)}. 그런 다음, 마이크로프로세서는 그 다음 버스트(사전에 정의된 신호화 환경에서, 고정된 시간 후 예컨대 90 ms후에 발생할)를 포획하기 위해서 스냅샷 레코더(314)를 제어한다.

도 3을 더 참조하면, 룩업 표(372), 디지털-아날로그 컨버터(374 및 376) 및 저역 필터(378 및 380)를 포함하는 주파수 합성기(370)가 도시된다. 동작시, 룩업 표(372)는 NCO로부터 (예컨대) 8비트를 받아들여서 이에 응답하여 디지털화된 사인 및 코사인 값들을 예컨대 6비트의 분해도로 출력한다. 사인 및 코사인 값들은 아날로그 값들로 변환되어 저역 필터링된다. 최종 신호들은 업변환 및 데이터 송신 프로세스의 일부분으로서 혼합기 입력(246 및 254)에 제공된다. 그리하여 NCO는 이러한 파라미터들(즉, 주파수 편이 코드 및 주파수 정정 코드)을 메모리(122)에 저장함으로써 송신 주파수를 원하는 값으로 편이시켜서, 공칭 수정 발진기(104)의 에러(또는 제조 허용오차 등)를 선택적으로 보상하는데 사용될 수 도 있을 것이다.

통신 장치(100)는 또한 다른 속도로 통신할 수 있는 성능을 선택적으로 포함할 수 도 있을 것이다. 따라서, 예컨대, 통신 장치(100)는 수신기로부터 빠른 응답을 얻기 위해서 실제 정보가 다음에 오는 웨이크업 신호를 먼저 상대적으로 빠른 속도로(예컨대, 10 Kbytes/sec) 송신할 것이다. 만약 통신 장치(100)가 상기 빠른 속도로 믿을 만하게 통신하는데 있어서 수신기로부터 너무 멀리 있다면, 수신기는 송신된 신호를 성공적으로 디코딩하지 않을 것이며, 일반적으로 응답을 전송하지 않을 것이다. 이때, 통신 장치(100)는 상대적으로 더 느린 속도(예컨대 1 Kbyte/sec)로 다시 전송할 것이다. 전형적으로, 통신 장치(100)에서의 신호 샘플링은 데이터 속도의 임의의 배수(예컨대 데이터 속도의 10배)에서 발생한다. 따라서, 두 송신 속도에 대해서 스냅샷 레코더(314)를 적용할 때, 동일한 메모리 크기를 유지하면서 메모리의 크기가 증가되거나, 데이터 속도의 배수가 감소될 것이다. 대안적으로, 동일한 메모리 크기를 유지하면서 샘플당 저장된 비트의 개수가 감소될 수 도 있을 것이다.

이제 도 6을 보면, 이 도면은 위에서 논의된 웨이크업 검출을 포함하는 높은 수준의 흐름도(600)를 예시한다. 단계(602)에서, 통신 장치는 인입 신호를 수신한다. 그런 다음, 최종 수신된 신호는 단계(604)에서 다운변환되어, 단계(606)에서 디로테이트된다. 디로테이트된 I/Q 값들은 웨이크업 상태에 대한 결정을 준비하기 위해서 단계(608)에서 누산된다.

단계(610)에서, 예컨대, 디로테이트된 I/Q 값들의 내적 및 외적이 형성될 것이다. 이러한 내적 및 외적은 연속파 웨이크업 신호를 검출하기 위해서 도 3에서설명된 바와 같이 위에서 사용되거나, 이 내적 및 외적의 상관(correlation){단계(612)}과 결합되어 변조된 웨이크업 신호를 검출하는데 사용될 것이다. 단계(614)에서, 웨이크업 신호의 존재를 나타내는 크기 출력이 생성된다. 이러한 크기 출력은 예컨대 디로테이트된 I/Q 값들, 내적 및 외적 또는 상관된 내적 및 외적 값들로부터 형성될 수 있을 것이다. 이러한 크기들을 누산하고{단계(616)}, 이 크기들의 이동 평균을 선택적으로 형성한{단계(618)} 후, 통신 장치는 웨이크업 신호가 실제 수신되었는지를 결정하기 위해서 사전에 결정된 임계값에 비교할 것이다.

소스 코드 부록에서 제공된 다음의 알고리즘들은 프로세서(108)에 의해 취해지는 신호 처리의 구현을 제공한다. 이러한 알고리즘은 정보 비트의 복조 및 검출(랜덤 BPSK 비트들을 포함하는 버스트에 대해) 뿐만 아니라 도착 주파수 및 시간의 추정(frequency and time of arrival estimation)(BPSK 타이밍 기준 패턴을 포함하는 CW 버스트 또는 버스트에 대해)를 포함한다.

알고리즘들은 매쓰캐드(Mathcad) 프로그래밍 언어(.mcd로 끝나는 파일명을 가짐)와 C(.c로 끝나는 파일명을 가짐)로 작성된 소프트웨어 루틴들로서 제시된다. 이러한 루틴들은 다음과 같이 명명되고 설명된다:

도착 주파수 및 시간의 추정
CFT.MCD	거친(coarse) 정확도를 갖는 주파수 및 시간의 추정
FF.MCD	미세한 정확도를 갖는 주파수 추정
FFU.MCD	BPSK 비트들의 존재 하에서 미세한 정확도를 갖는 주파수 추정
FTF.MCD	고속 데이터 모드를 위한 미세한 정확도를 갖는 타이밍 추정
FTS.MCD	저속 데이터 모드를 위한 미세한 정확도를 갖는 타이밍 추정

정보 비트의 복조 및 검출
DMF.MCD	고속 데이터 모드를 위한 BPSK 복조 및 검출
DMS.MCD	저속 데이터 모드를 위한 BPSK 복조 및 검출

지원하는 상수, 함수 및 표
CONST.MCD	기본적인 상수
FUNCT.MCD	기본적인 함수
TABLE.MCD	기본적인 표
SUM.MCD	합산 및 디로테이션 함수
DERSUM.C	SUM.MCD를 지원하기 위해 매쓰캐드에 추가되는 사용자 정의된 함수인 DERSUM.DLL을 생성하기 위한 "C" 소스

증명(demonstration) 루틴
F.MCD	단거리 고속 메시지 구조를 위한 조정된 주파수 추정, 시간 추정 및 고속 데이터 검출 증명
S.MCD	장거리 저속 메시지 구조를 위한 조정된 주파수 추정, 시간 추정 및 저속 데이터 검출 증명

증명 루틴을 위한 지원
SNAP2x.MCD	A/D 출력을 나타내기 위한 샘플 데이터 생성
ATODPOST.C	SNAP2x.MCD를 지원하기 위해 매쓰캐드에 추가되는 사용자 정의된 함수인 ATODPOST.DLL을 생성하기 위한 "C" 소스

따라서, 본 양방향 통신 장치는 정교한 웨이크업 검출기를 갖는 장거리의 저전력 통신 장치를 제공한다. 이 웨이크업 검출기는 통신 장치가 전력을 절약하게

하고, 또한 웨이크업 신호 그 자체뿐만 아니라 이 웨이크업 신호 이후에 전송되는 실제적인 통신 신호들을 믿을만하게 수신하고, 디코딩하고 처리하게 한다. 스냅샷 메모리는 이러한 실제적인 통신 신호뿐만 아니라 특정한 실시예에서 이러한 웨이크업 신호를 위한 저장 장소를 제공한다. 이때, 이와 관련된 마이크로프로세서는, 예컨대 거친 또한 미세한 주파수 추정을 수행하거나 유용한 데이터를 디코딩하고 추출하기 위해서 스냅샷 메모리의 내용을 검사한다.

본 발명의 특정한 요소들, 실시예들 및 응용들이 도시되고 설명되어오는 동안, 특히 선행의 가르침에 비추어, 변경들이 당업자에게 이뤄질 수 있으므로 본 발명이 이러한 특정한 요소들, 실시예들 및 응용들로 제한되지 않음이 이해되어야 한다. 그러므로, 첨부된 청구항들이 본 발명의 사상과 범주 내에 있는 이러한 변경들을 포함하며 그러한 특징들을 병합하는 것으로 간주된다.

Claims

신호를 송신 및 수신하기 위한 안테나와;

상기 안테나에 연결되며, 상기 안테나에 연결된 송신 및 수신 회로를 포함하는 아날로그 섹션으로서, 상기 수신 회로는 중간 주파수 다운컨버터와, 디지털 동위상(Inphase) 출력과, 디지털 직교(Quadrature) 위상 출력을 포함하는, 아날로그 섹션(section)과;

상기 디지털 동위상 출력과 상기 디지털 직교 위상 출력에 연결되는 디지털 섹션으로서, I 출력과 Q 출력을 포함하는 I/Q 디로테이터(derotater)와, 크기 출력을 포함하는 크기 회로를 포함하는 웨이크업(wakeup) 검출기와, 상기 크기 출력에 연결되고 상기 크기 출력을 웨이크업 신호의 수신 상태를 나타내는 임계값에 비교하는 임계값 비교 회로를 포함하는 디지털 섹션을,

포함하는 통신 장치.
제 1항에 있어서, 상기 웨이크업 검출기는 상기 크기 출력과 상기 임계값 비교 회로에 연결되는 누산기(accumulator)를 더 포함하는, 통신 장치.
제 2항에 있어서, 상기 웨이크업 검출기는 상기 누산기와 상기 임계값 비교 회로 사이에서 이동 평균(moving average) 회로를 더 포함하는, 통신 장치.
제 1항에 있어서, 상기 디지털 섹션은,

상기 I 출력 및 Q 출력에 연결되는 내적(inner product) 및 외적(outer product) 회로와;

상기 내적/외적 회로와 상기 크기 회로 사이에 연결된 I 누산기와;

상기 내적/외적 회로와 상기 크기 회로 사이에 연결된 Q 누산기를,

더 포함하는 통신 장치.
제 1항에 있어서, 상기 디지털 섹션은,

상기 I 출력 및 Q 출력에 연결된 내적/외적 회로와;

상기 내적/외적 회로와 상기 크기 회로 사이에 연결된 내적 상관기(correlator)와;

상기 크기 회로에 연결되는 절대값 회로에 연결되는 외적 상관기를,

더 포함하는 통신 장치.
제 5항에 있어서,

상기 내적/외적 회로와 상기 외적 상관기 사이에 연결된 I 누산기와;

상기 내적/외적 회로와 상기 내적 상관기 사이에 연결된 Q 누산기를,

더 포함하는, 통신 장치.
제 1항에 있어서, 상기 크기 출력은 동위상 값과 직교 위상 값중 더 큰 값에상기 동위상 값과 직교 위상 값중 더 작은 값의 1/2을 더한 값을 나타내는 값을 전달하는, 통신 장치.
제 1항에 있어서,

상기 아날로그 섹션은 상기 중간 주파수 다운컨버터와 상기 디지털 동위상 출력에 연결된 동위상 아날로그-디지털 컨버터와;

상기 중간 주파수 다운컨버터와 상기 디지털 직교 위상 출력에 연결된 직교 위상 아날로그-디지털 컨버터를,

더 포함하는, 통신 장치.
제 1항에 있어서,

상기 안테나에 연결된 송신 증폭기와;

상기 송신 증폭기에 연결되며, I 입력 및 Q 입력을 포함하는 업컨버터(upconverter)와;

상기 I 입력 및 상기 Q 입력에 연결되는 주파수 합성기와;

상기 주파수 합성기에 연결되는 수치 제어된 발진기를,

더 포함하는, 통신 장치.
제 9항에 있어서,

상기 송신 증폭기에 연결되는 마이크로프로세서와;

상기 마이크로프로세서에 연결되며, 송신 증폭기 전력 레벨 코드를 포함하는 메모리를,

더 포함하는, 통신 장치.
제 9항에 있어서,

상기 송신 증폭기에 연결되는 마이크로프로세서와;

상기 마이크로프로세서에 연결되며, 상기 수치 제어된 발진기를 위한 주파수 편이(shift) 코드를 포함하는 메모리를,

더 포함하는, 통신 장치.
제 11항에 있어서, 상기 메모리는 상기 수치 제어된 발진기를 위한 주파수 정정 코드를 더 포함하는, 통신 장치.
연속파(continuous wave) 또는 변조된 웨이크업 신호를 사용하여 통신 장치를 활성화하는 방법으로서,

수신된 신호를 생성하기 위해서 안테나에서 인입 신호를 수신하는 단계와;

디지털 I 출력 및 디지털 Q 출력을 생성하기 위해서 상기 수신된 신호를 다운컨버팅하는 단계와;

디로테이트된 I 및 Q 출력을 생성하기 위해서 상기 디지털 I 출력 및 상기 디지털 Q 출력을 디로테이트하는 단계와;

상기 디로테이트된 I 및 Q 출력과 관련된 크기 출력을 생성하는 단계와;

상기 누산된 크기가 사전에 결정된 임계값을 초과할 때를 결정하는 단계를,

포함하는 통신 장치 활성화 방법.
제 13항에 있어서, 상기 크기 출력 생성 단계는 두 입력 값들중 더 큰 값에 상기 두 입력 값들중 더 작은 값의 1/2를 더한 값에 대응하는 크기 출력을 생성하는 단계를 포함하는, 통신 장치 활성화 방법.
제 13항에 있어서, 상기 생성 단계 이전에 상기 디로테이트된 I 및 Q 출력을 누산하는 단계를 더 포함하는, 통신 장치 활성화 방법.
제 13항에 있어서, 상기 디로테이트된 I 및 Q 출력의 내적 및 외적을 형성하는 단계를 더 포함하며, 상기 크기 출력 생성 단계는 상기 내적 및 외적중 더 큰 것에 상기 내적 및 외적중 더 작은 것의 1/2를 더한 값에 대응하는 크기 출력을 생성하는 단계를 포함하는, 통신 장치 활성화 방법.
제 13항에 있어서,

상기 디로테이트된 I 및 Q 출력의 내적 및 외적을 형성하는 단계와;

상기 생성 단계 이전에 상관된 내적 값 및 상관된 외적 값을 생성하는 단계를,

더 포함하는, 통신 장치 활성화 방법.
제 17항에 있어서, 상기 생성 단계 이전에 상기 상관된 내적의 절대값을 형성하는 단계를 더 포함하는, 통신 장치 활성화 방법.