JP2891233B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、例えばRambu
s DRAM (Dynamic Random Access Memory)などの
パッケージの一側に信号ピンが集中する構造の半導体装
置に関するものである。
【0002】
【従来の技術】従来のこの種の半導体装置を図3および
図4によって説明する。図3はSHP(Surface Horizo
ntal Package)型Rambus DRAM を示す図で、
同図(a)は側面図、同図(b)は平面図である。図4
は従来のSHP型DRAM用リードフレームを示す平面
図で、同図は半導体チップを実装してワイヤボンディン
グを施した後の状態を示す。なお、図4は、一つの半導
体装置形成部分のみを拡大して描いてある。
【0003】図3において、符号1は従来のSHP型
Rambus DRAM(以下、単に半導体装置とい
う)を示し、2はこの半導体装置1のパッケージを形成
する封止樹脂を示す。この半導体装置1は、封止樹脂2
の一側部に外部接続用ピン3を多数突出させるとともに
他側部に支持用ピン4を4本突出させ、これらのピンに
よってプリント配線板(図示せず)上に表面実装される
ものである。これらのピンのうち前記外部接続用ピン3
のみが封止樹脂2内で後述する半導体チップに接続して
いる。
【0004】この半導体装置1を製造するために用いる
リードフレームは、図4に示すように形成している。図
4においては、このリードフレームを符号5で示す。こ
のリードフレーム5は、図4において上下方向に延びる
2本のリードフレーム枠部6,6と、これらのリードフ
レーム枠部6どうしを連結するタイバー7,8と、これ
らのタイバー7,8に支持リード9,10を介して連結
したアイランド11と、前記タイバー7,8のうち図4
の下側に位置するタイバー8から他方のタイバー7側へ
延びる多数の外部接続用リード12とから形成してい
る。前記アイランド11に半導体チップ13を搭載し、
この半導体チップ13上の信号用電極および固定電位
(接地)用電極(図示せず)をボンディングワイヤ14
によって前記外部接続用リード12のインナーリード部
12aに接続している。
【0005】前記支持リード9は、アイランド11の上
側の辺の中央を支持し、前記支持リード10はアイラン
ド11における下側の辺の両側の二箇所を支持してお
り、アイランド11がリードフレーム枠部6やタイバー
7,8より下方に偏在するようにそれぞれ途中で折曲げ
ている。この折曲げ部分を符号9a,10aで示す。
【0006】前記支持リード10におけるタイバー8側
の基端部10bと、外部接続用リード12におけるタイ
バー8に連結するアウターリード部12bとが図3に示
す外部接続用ピン3を形成している。なお、支持用ピン
4はタイバー7に一体に形成し、半導体チップ13とは
接続していない。
【0007】このリードフレーム5を使用して半導体装
置1を製造するには、図4に示すように半導体チップ1
3をアイランド11に搭載してワイヤボンディングを施
した後、先ず、封止樹脂2をモールド成形する。この樹
脂封止は、リードフレーム5を図示してないトランスフ
ァ成形機のモールド金型に装填し、このモールド金型の
キャビティ内に溶融状態の封止樹脂を注入し固化させる
ことによって実施する。このリードフレーム5において
封止樹脂2で封止する範囲を図4中に二点鎖線で示す。
【0008】樹脂封止工程が終了した後、このリードフ
レーム5から半導体装置形成部分を切離す。このとき、
外部接続用リード12のアウターリード部12bと、支
持リード10の基端部10bと、支持用ピン4とが封止
樹脂2側に残るようにする。その後、封止樹脂2から側
方へ突出している外部接続用ピン3と支持用ピン4を図
3(a)に示すように折曲げることによって、この半導
体装置1の製造工程が終了する。
【0009】
【発明が解決しようとする課題】しかるに、この半導体
装置1は、半導体チップ13の動作速度を高めるに当た
って限界があった。これは、放熱性を高めることができ
ないということと、信号系の寄生インピーダンスを低減
することができないことが原因である。
【0010】この種の半導体装置1、すなわちランバ
ス、シンクロナスなどのDRAMは、動作速度が数百M
Hzで消費電力が数ワットにも達するため、動作時に半
導体チップ13が高温になる。図4に示したリードフレ
ームを用いて製造した半導体装置1の半導体チップ13
は、熱が支持リード10および封止樹脂2を伝導して外
部に放散されることによって冷却される。このとき、支
持リード10は、電流が流れるリードではないため、プ
リント配線板に半田付けするといってもプリント配線板
上を広く延びるような配線パターンに接続されるとは限
らない。このため、支持リード10を介してプリント配
線板側に伝導される熱の割合はきわめて僅かで、この半
導体装置1の放熱は、主に封止樹脂2を介して熱が大気
中に放散することによって実現される。すなわち、金属
に較べて熱伝導率が低い封止樹脂2を介して放熱しなけ
ればならず、放熱性を高めることができないので、半導
体チップ13をより高速で動作させることができない。
【0011】また、外部接続用リード12と支持リード
10とを一つのタイバー8に連結しており、支持リード
10を除いたスペースにインナーリード部12aを配設
しなければならないために、インナーリード部12aの
形状・寸法を設計する上で自由度が低い。すなわち、半
導体チップ13の電極に接続する信号系を、寄生インピ
ーダンスが低減するような形態に形成することができな
いので、半導体チップ13の動作速度を高めることがで
きない。
【0012】このような不具合を解消するには、例えば
特公昭63−47351号公報に開示されたように、支
持リードに半導体チップの固定電位用電極をボンディン
グワイヤによって接続し、この支持リードに固定電位用
リードの機能をもたせることが考えられる。すなわち、
図4に示した支持リード10にボンディングワイヤで半
導体チップ13の固定電位用電極を接続することによっ
て、支持リード10がプリント配線板の固定電位用配線
パターンに接続するようになるから、半導体チップ13
からアイランド11に伝達された熱がプリント配線板の
広い範囲にわたって放散されるようになり、放熱性を高
くすることができる。これとともに、固定電位用として
形成していた外部接続用リード12と、支持リード10
の2本のリードを1本にすることができ、インナーリー
ド部12aを延ばすスペースが広くなるから、インナー
リード部12aの設計上の自由度が高くなり、これを寄
生インピーダンスが小さくなるように形成することがで
きる。
【0013】しかしながら、図4に示したリードフレー
ム5は、2本の支持リード10をアイランド11の一側
(アウターリード部12bが並設される方の一側)に連
結しているので、上述した構造を採ると、半導体チップ
13の熱がアイランド11の一側から放散されるように
なってしまい、放熱性が高くなる反面、動作中の半導体
チップ13の熱分布に偏りが生じてしまう。この熱分布
の均等化を図るために支持リード10を増やすことも考
えられるが、このようにするためにはアイランド11を
支持リードでバランスよく支持できるようにしなければ
ならない。これは、樹脂封止工程で溶融状態の封止樹脂
をモールド金型に注入するときに、アイランド11が封
止樹脂によって傾斜することがないようにするためであ
る。アイランド11が傾斜すると、ボンディングワイヤ
14が引張られて断線したり、半導体チップ13の上側
の角部分が封止樹脂2の表面に露出することがある。
【0014】本発明はこのような不具合を解消するため
になされたもので、支持リードが固定電位用リードを兼
ねる構造を採りながら、半導体チップの熱分布が均等に
なるとともに樹脂封止時にアイランドが傾斜することが
ない半導体装置を提供することを目的とする。
【0015】
【課題を解決するための手段】本発明に係る半導体装置
は、支持リードを、パッケージの一側部から他側部へ延
びるとともにアイランドの両端を支持するようにアイラ
ンドの両側に配設し、これらの支持リードに半導体チッ
プの固定電位用電極をボンディングワイヤで接続し、か
つこれらの支持リードの一端をアウターリード部と同じ
構造としてアウターリード部の列の外側に位置付けたも
のである。
【0016】本発明によれば、支持リードに固定電位用
リードの機能を合わせもたせることができるから、専ら
固定電位用として用いるリードを削減することができ、
外部接続用リードを形成するスペースを広くとることが
できる。支持リードをアイランドの両側に形成している
ので、前記スペースがこの支持リードによって分割され
ることはない。
【0017】また、半導体チップの熱は、アイランドの
両端から支持リードを介してプリント配線板上の固定電
位用配線パターンに伝導し、プリント配線板の広い範囲
にわたって放散される。さらに、アイランドの両側が支
持リードによって支持されるから、アイランドを支持リ
ードでバランスよく支持することができる。その上、支
持リードは、パッケージの一側部から他側部へ延びるこ
とから、両端を支持することができる。
【0018】他の発明に係る半導体装置は、上述した発
明に係る半導体装置において、外部接続用リードのイン
ナーリード部からなるリード群の中に、一端がアイラン
ドに連結し他端が前記アウターリード部と同じ構造の第
1の副支持リードを配設し、この第1の副支持リードに
半導体チップの固定電位用電極をボンディングワイヤで
接続するとともに、この第1の副支持リードとは半導体
チップ搭載部を挾んだ反対側に第2の副支持リードを設
けたものである。
【0019】本発明によれば、固定電位用リードを兼ね
る第1の副支持リードによって放熱点を増やすことがで
きる。このように第1の副支持リードを追加しても、第
2の副支持リードを反対側に設けているので、アイラン
ドの支持の均衡が崩れてしまうことがない。
【0020】
【実施の形態】以下、本発明に係る半導体装置の一実施
の形態を図1および図2によって詳細に説明する。図1
は本発明に係る半導体装置を製造するために用いるリー
ドフレームの平面図で、同図は一つの半導体装置形成部
分のみを拡大して描いてある。図2は支持リードとアイ
ランドの連結部分の構造を示す斜視図である。これらの
図において前記図3および図4で説明したものと同一も
しくは同等部材については、同一符号を付し詳細な説明
は省略する。
【0021】図1および図2中に符号21で示すリード
フレームは、SHP型DRAMを製造するためのもの
で、2本の支持リード22と、2本ずつの第一の副支持
リード23および第2の副支持リード24とでアイラン
ド11をタイバー7,8に連結して支持している。前記
支持リード22は、アイランド11における図1の左右
方向の両側方、すなわち外部接続用リード12のアウタ
ーリード部12bの並設方向の両側に配設し、タイバー
7とタイバー8との間に掛け渡してあり、アイランド1
1の長手方向の端縁と平行に延びる連結部22aをその
両端に設けた連結片22bによってアイランド11に連
結している。
【0022】前記連結部22aは、この支持リード22
の途中を折り曲げることによってタイバー7,8や外部
接続用リード12より下方に位置付けられている。前記
折曲部分を符号22cで示す。なお、アイランド11を
支持する他の第1の副支持リード23および第2の副支
持リード24も、図2に示すように、支持リード22と
同様に途中で折曲げている。これらの副支持リード2
3,24の折曲部分を23a,24aで示す。
【0023】また、前記支持リード22は、前記折曲部
分22cよりタイバー7側の相対的に高い部分にボンデ
ィングワイヤ14によって半導体チップ13の例えば接
地用電極などの固定電位用電極を接続している。なお、
この実施の形態で用いる半導体チップ13は、裏面(ア
イランド11への接合面)が固定電位になるものを使用
している。さらに、この支持リード22,22における
タイバー8に連結する一方の基端部22dは、外部接続
用リード12のアウターリード部12bと同じ形状に形
成し、外部接続用リード12におけるアウターリード部
12bの列の外側に配設しており、図示してないプリン
ト配線板の固定電位用配線パターンに半田付けすること
ができる構造を採っている。
【0024】前記第1の副支持リード23は、アイラン
ド11とタイバー8との間に掛け渡してあり、アイラン
ド11の中央より一方と他方とに、多数の外部接続用リ
ード12のインナーリード部12aからなるリード群の
中に位置するように配設している。また、これらの第1
の副支持リード23は、前記折曲部分23aよりタイバ
ー8側の部分にボンディングワイヤ14を介して半導体
チップ13の固定電位用電極を接続している。さらに、
第1の副支持リード23におけるタイバー8に連結する
基端部23bは、外部接続用リード12のアウターリー
ド部12bと同じ形状に形成し、支持リード22と同様
にプリント配線板の固定電位用配線パターンに半田付け
することができるようにしている。
【0025】前記第2の副支持リード24は、アイラン
ド11とタイバー8との間に掛け渡してあり、前記第1
の副支持リード23とは半導体チップ搭載部を挟んで反
対側となる位置に配設している。これらの第2の副支持
リード24には半導体チップ13の固定電位用電極は接
続していない。
【0026】図1において前記支持リード22の外側に
配設した外部接続用リード25は、半導体チップ13の
第2の固定電位用電極(例えば電源用電極)にボンディ
ングワイヤ14によって接続している。この外部接続用
リード25は、前記支持リード22の外側面に沿うよう
にパッケージの一側から他側へ延設している。
【0027】このように構成したリードフレーム21
は、図1に示すようにアイランド11に半導体チップ1
3を搭載してワイヤボンディングを施した後、従来のも
のと同様に封止樹脂2をモールド成形する。封止樹脂2
を成形する範囲を図1中に二点鎖線で示す。
【0028】樹脂封止工程が終了した後、半導体装置形
成部分をリードフレーム21から分断する。このときに
は、外部接続用リード12のアウターリード部12b
と、支持リード22および第1の副支持リード23の基
端部22d,23bと、支持用ピン4とが封止樹脂2か
ら側方へ突出するようにする。しかる後、これらのリー
ドに曲げ加工を施し、図3に示すように先端部が封止樹
脂貫通部より下側に偏在するように成形することによっ
て、本発明に係る半導体装置を製造することができる。
【0029】このように形成した半導体装置は、外部接
続用リード12のアウターリード部12bをプリント配
線板の信号用配線パターンに半田付けするとともに、支
持リード22および第1の副支持リード23の基端部2
2d,23bをプリント配線板の固定電位用配線パター
ンに半田付けする。なお、支持用ピン4は、実装状態で
この半導体装置がプリント配線板と略平行になるよう
に、プリント配線板の支持用ランドに半田付けする。
【0030】したがって、この半導体装置は、アイラン
ド11の両側を支持する二つの支持リード22,22に
半導体チップ13の固定電位用電極を接続し、これらの
支持リード22の基端部22dがプリント配線板の固定
電位用配線パターンに半田付けされるようにしたため、
支持リード22に固定電位用リードの機能を合わせもた
せることができる。このため、専ら固定電位用として用
いるリードを削減することができ、外部接続用リード1
2を形成するスペースを広くとることができる。特に、
支持リード22をアイランド11の両側に形成している
ので、前記スペースがこの支持リード22によって分割
されることはない。この結果、外部接続用リード12の
インナーリード部12aを寄生インピーダンスが小さく
なるように形成することができる。
【0031】また、動作時に半導体チップ13が発する
熱は、アイランド11の両端から支持リード22を介し
てプリント配線板上の固定電位用配線パターンに伝導
し、プリント基板の広い範囲にわたって放散されるか
ら、半導体チップ13の熱分布に偏りが生じることなく
放熱性を高めることができる。
【0032】さらに、アイランド11の両側が支持リー
ド22によって支持されるから、アイランド11を支持
リード22でバランスよく支持することができる。その
上、支持リード22は、両タイバー7,8間に掛け渡さ
れてパッケージの一側部から他側部へ延びるから、樹脂
封止工程では両端が支持された状態になる。すなわち、
樹脂封止工程でアイランド11をバランスよくしかも強
固に支持することができる。
【0033】加えて、この半導体装置は、外部接続用リ
ード12のインナーリード部12aからなるリード群の
中に、半導体チップ13の固定電位用電極に接続すると
ともにプリント基板の固定電位用配線パターンに半田付
けする第1の副支持リード23を配設したため、固定電
位用リードを兼ねる第1の副支持リード23によって放
熱点を増やすことができ、放熱性をより一層高くするこ
とができる。しかも、このように第1の副支持リード2
3を設けても、第2の副支持リード24を反対側に設け
ているので、アイランド11の支持の均衡が崩れてしま
うことがない。
【0034】なお、この実施の形態ではSHP型DRA
Mを製造するリードフレームについて説明したが、本発
明は、SVP(Surface Vertical Package)というパッ
ケージがプリント配線板の実装面と直交する実装形態を
採る半導体装置にも適用することができるし、ランバ
ス、シンクロナスなどの高速DRAMとは別の半導体装
置に適用することもできる。また、図1に示す実施の形
態では支持リード22に半導体チップ13の固定電位用
電極を接続したが、この接続をせずに、支持リード22
を専ら放熱用として用いてもよい。この構成を採る場合
には、プリント配線板上を延びる放熱用配線パターンに
支持リード22を半田付けすることが望ましい。
【0035】
【発明の効果】以上説明したように本発明に係る半導体
装置は、支持リードに固定電位用リードの機能を合わせ
もたせることができるから、専ら固定電位用として用い
るリードを削減することができ、外部接続用リードを形
成するスペースを広くとることができる。特に、支持リ
ードをアイランドの両側に形成しているので、前記スペ
ースがこの支持リードによって分割されることもない。
このため、外部接続用リードを寄生インピーダンスが小
さくなるように形成することができる。
【0036】また、半導体チップの熱はアイランドの両
端から支持リードを介してプリント配線板上の固定電位
用配線パターンに伝導し、プリント配線板の広い範囲に
わたって放散される。このため、動作中の半導体チップ
は両端側から熱が放散されて熱分布が略均等になる。
【0037】さらに、アイランドの両側が支持リードに
よって支持されるから、アイランドを支持リードでバラ
ンスよく支持することができる。その上、支持リード
は、パッケージの一側部から他側部へ延びることから、
両端を支持することができる。このため、支持リードも
強固に支持することができるので、アイランドをバラン
スよくしかも強固に支持することができ、樹脂封止時に
封止樹脂によって傾斜してしまうことがない。
【0038】したがって、支持リードが固定電位用リー
ドを兼ねる構造を採りながら、半導体チップの熱分布が
均等になるとともに樹脂封止時にアイランドが傾斜する
ことがない半導体装置を提供することができる。
【0039】他の発明に係る半導体装置によれば、固定
電位用リードを兼ねる第1の副支持リードによって放熱
点を増やすことができるから、上述した発明に係る半導
体装置に較べて放熱性をさらに高くすることができる。
また、第1の副支持リードとは半導体チップ搭載部の反
対側に第2の副支持リードを設けているので、アイラン
ドの支持の均衡が崩れてしまうことがなく、上述した発
明に係る半導体装置に較べて支持点が増加することから
アイランドをより一層強固に支持することができる。
【図面の簡単な説明】
【図1】 本発明に係る半導体装置を製造するために用
いるリードフレームの平面図である。
【図2】 支持リードとアイランドの連結部分の構造を
示す斜視図である。
【図3】 従来のSHP型Rambus DRAM を示
す図である。
【図4】 従来のSHP型DRAM用リードフレームを
示す平面図である。
【符号の説明】
2…封止樹脂、7,8…タイバー、11…アイランド、
12…外部接続用リード、13…半導体チップ、14…
ボンディングワイヤ、21…リードフレーム、22…支
持リード、23…第1の副支持リード、24…第2の副
支持リード。

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 リードフレームの半導体チップ搭載用ア
    イランドを支持リードによって支持し、半導体チップに
    ボンディングワイヤを介してインナーリード部を接続し
    た多数の外部接続用リードのアウターリード部を、パッ
    ケージの一側部から側方へ導出させた半導体装置におい
    て、前記支持リードを、前記パッケージの一側部から他
    側部へ延びるとともにアイランドにおける前記アウター
    リード部の並設方向の両端を支持するようにアイランド
    の両側に配設し、これらの支持リードに半導体チップの
    固定電位用電極をボンディングワイヤによって接続し、
    かつこれらの支持リードの一端を前記アウターリード部
    と同じ構造としてアウターリード部の列の外側に位置付
    けたことを特徴とする半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、多
    数の外部接続用リードのインナーリード部からなるリー
    ド群の中に、一端がアイランドに連結し他端が前記アウ
    ターリード部と同じ構造の第1の副支持リードを配設
    し、この第1の副支持リードに半導体チップの固定電位
    用電極をボンディングワイヤによって接続するととも
    に、この第1の副支持リードとは半導体チップ搭載部を
    挾んだ反対側に第2の副支持リードを設けたことを特徴
    とする半導体装置。
  3. 【請求項3】 リードフレームの半導体チップ搭載用ア
    イランドを支持リードによって支持し、半導体チップに
    ボンディングワイヤを介してインナーリード部を接続し
    た外部接続用リードのアウターリード部をパッケージの
    側方へ導出させた半導体装置において、前記パッケージ
    の一側部から他側部へ延びるとともにアイランドにおけ
    る前記アウターリード部の並設方向の両端を支持するよ
    うにアイランドの両側に配設された放熱用支持リードを
    有することを特徴とする半導体装置。
  4. 【請求項4】 請求項3記載の半導体装置において、放
    熱用支持リードは、半導体チップの固定電位用電極をボ
    ンディングワイヤによって接続し、かつこれらの支持リ
    ードの一端をアウターリード部と同じ構造としてアウタ
    ーリード部の列の外側に位置付けたことを特徴とする半
    導体装置。
  5. 【請求項5】 請求項4記載の半導体装置において、放
    熱用支持リードは、半導体チップの第2の固定電位用電
    極をボンディングワイヤによって接続した外部接続用リ
    ードの内側に設けられていることを特徴とする半導体装
    置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3540210B2 (ja) * 1999-08-26 2004-07-07 Necエレクトロニクス株式会社 Ccdモールドパッケージの構造
JP4102012B2 (ja) * 2000-09-21 2008-06-18 株式会社東芝 半導体装置の製造方法および半導体装置
JP3913574B2 (ja) * 2002-02-27 2007-05-09 三洋電機株式会社 半導体装置
KR20030085444A (ko) * 2002-04-30 2003-11-05 세미텍 주식회사 반도체 패키지
JP3849978B2 (ja) * 2002-06-10 2006-11-22 日東電工株式会社 半導体装置の製造方法及びこれに用いる耐熱性粘着テープ
JP4469654B2 (ja) * 2004-05-13 2010-05-26 パナソニック株式会社 半導体装置及び半導体装置の製造方法
US7683480B2 (en) * 2006-03-29 2010-03-23 Freescale Semiconductor, Inc. Methods and apparatus for a reduced inductance wirebond array
DE102006059534A1 (de) * 2006-12-16 2008-06-26 Atmel Germany Gmbh Halbleiterbauelement

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5065224A (en) * 1986-06-30 1991-11-12 Fairchild Semiconductor Corporation Low noise integrated circuit and leadframe
JPS6347351A (ja) * 1986-08-13 1988-02-29 Sanyo Tokushu Seiko Kk ア−ク炉におけるクロムの添加方法
US5150194A (en) * 1991-04-24 1992-09-22 Micron Technology, Inc. Anti-bow zip lead frame design
KR100276781B1 (ko) * 1992-02-03 2001-01-15 비센트 비. 인그라시아 리드-온-칩 반도체장치 및 그 제조방법
JPH06196618A (ja) * 1992-12-24 1994-07-15 Toshiba Corp 樹脂封止型半導体装置
US5438277A (en) * 1993-03-19 1995-08-01 Advanced Micro Devices, Inc. Ground bounce isolated output buffer
US5592020A (en) * 1993-04-16 1997-01-07 Kabushiki Kaisha Toshiba Semiconductor device with smaller package having leads with alternating offset projections
JPH0870090A (ja) * 1994-08-30 1996-03-12 Kawasaki Steel Corp 半導体集積回路
US5907184A (en) * 1998-03-25 1999-05-25 Micron Technology, Inc. Integrated circuit package electrical enhancement

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