JP3913574B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP3913574B2
JP3913574B2 JP2002050940A JP2002050940A JP3913574B2 JP 3913574 B2 JP3913574 B2 JP 3913574B2 JP 2002050940 A JP2002050940 A JP 2002050940A JP 2002050940 A JP2002050940 A JP 2002050940A JP 3913574 B2 JP3913574 B2 JP 3913574B2
Authority
JP
Japan
Prior art keywords
chip
header
electrode pad
electrode pads
protrusion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002050940A
Other languages
English (en)
Other versions
JP2003258188A (ja
Inventor
耕一 平田
治 伊佐木
勉 青野
利和 平井
哲郎 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2002050940A priority Critical patent/JP3913574B2/ja
Priority to TW091134580A priority patent/TW583758B/zh
Priority to US10/359,251 priority patent/US6894371B2/en
Priority to CNB031044468A priority patent/CN100353531C/zh
Priority to DE60322459T priority patent/DE60322459D1/de
Priority to EP03003224A priority patent/EP1347514B1/en
Priority to KR1020030011948A priority patent/KR100643820B1/ko
Publication of JP2003258188A publication Critical patent/JP2003258188A/ja
Application granted granted Critical
Publication of JP3913574B2 publication Critical patent/JP3913574B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01031—Gallium [Ga]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、化合物半導体装置に係り、特にパッケージ外形を小型化できる化合物半導体装置に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い（例えば、特開平９−１８１６４２号）。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）や、低歪みや広帯域動作を実現するミキサ用途の集積回路の開発が進められている。
【０００３】
図６は今まで実用化されてきた化合物半導体スイッチ回路装置の回路図である。この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ１とＯＵＴ２と接地間にシャントＦＥＴ３、ＦＥＴ４を接続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥＴ２とＦＥＴ１への制御端子Ｃｔｌ-２、Ｃｔｌ-１の相補信号を印加している。この結果、ＦＥＴ１がＯＮのときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャントＦＥＴ３がＯＦＦしている。
【０００４】
この回路で、共通入力端子ＩＮ−出力端子ＯＵＴ１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ２の信号経路がオフした場合は、シャントＦＥＴ４がオンしているので出力端子ＯＵＴ２への入力信号の漏れは接地されたコンデンサＣを介して接地に逃げ、アイソレーション(Isolation)が向上できる。
【０００５】
図７は、かかる化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
【０００６】
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を左右の中央部に配置し、シャントＦＥＴ３およびシャントＦＥＴ４を左右の下コーナー付近に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２、接地端子ＧＮＤに対応するパッドが基板の周辺に設けられている。更にシャントＦＥＴ３およびシャントＦＥＴ４のソース電極は接続されて接地のためのコンデンサＣを介して接地端子ＧＮＤに接続されている。
【０００７】
図８には、図７のチップをフレームに実装した図を示す。図８（Ａ）に示すように６ピンのリードフレームで構成され、中央部にヘッダー４０を配置し、このヘッダー４０に化合物半導体チップ４１が固着されている。化合物半導体チップ４１は図７に示すパターンを有している。一端に導出される３本のリード４２、４３、４４は、化合物半導体チップ４１の制御端子Ｃｔｌ−２、共通入力端子ＩＮ、制御端子Ｃｔｌ−１用の電極パッドとそれぞれボンディングワイヤー８０で接続されている。また他端に導出された２本のリード４５、４７には、化合物半導体チップ４１の出力端子ＯＵＴ２、出力端子ＯＵＴ１用の電極パッドとそれぞれボンディングワイヤーで接続されて、中央のリード４６はヘッダー４０と連結されて接地端子ＧＮＤと供される。
【０００８】
また図８（Ｂ）（Ｃ）に示すように、半導体チップは導電ペースト８５によりヘッダーに固着され、各リード４２、４３、４４、４５、４６、４７の先端を露出してトランスファモールドにより形成された樹脂層８１でモールドされている。
【０００９】
【発明が解決しようとする課題】
化合物半導体チップは小型化の方向に進んでいる。例えば図９に、上記の半導体チップのチップサイズをシュリンクした構造を示す。図９（Ａ）は等価回路図であり、図９（Ｂ）は集積化したチップの一例を示す。これは、容量を外付けににしたり、ＦＥＴサイズやレイアウト方法を適正化することでチップサイズを低減しており、従来、チップサイズが１．０７×０．５ｍｍであったものに対し、図９（Ｂ）ではチップサイズを０．５５ｍｍ×０．５ｍｍと低減している。この半導体チップは、チップの１辺に沿って、制御端子用電極パッドＣｔｌ−１、共通入力端子用電極パッドＩＮ、制御端子用電極パッドＣｔｌ−２を配置し、相対向するチップ辺に沿って、出力端子用電極パッドＯＵＴ１、容量端子用電極パッドＣ、出力端子用電極パッドＯＵＴ２を配置している。容量を外付けにすることでＧＮＤ端子用電極パッドが容量端子用電極パッドに変わるが、それ以外の構成要素は図７と同様であるので説明は省略する。
【００１０】
図１０には、このチップをフレームに固着した図を示す。この場合、チップサイズとしては小さくなり、チップとしてのコストを低減できているが、チップのＹ軸方向のサイズ（０．５ｍｍ）は、図７に示す従来のチップと変わっていない。半導体チップ４１はＡｇペースト８５等の導電性接着剤または非導電性接着剤によりヘッダーに固着され、各パッド電極はそこから放射状にボンディングワイヤ８０を延在して、それぞれ対応するリードと接続される。特に、容量端子用電極パッドはヘッダーとワイヤボンドされ、容量端子に接続されるが、チップを固着するＡｇペーストの広がりがコントロールしづらく、安定生産のためには、ワイヤはＡｇペーストの広がりを大きく考慮して固着されていた。つまり、チップサイズが小さくなっても安定生産のために、チップサイズが小さくなったサイズ分だけ小さいパッケージを使用することができないという問題があった。
【００１１】
現在では、化合物半導体チップサイズは小型化が進み、低価格で提供できるため、シリコン半導体チップとの価格競争にも勝る製品がある。しかし、チップの小型化が進んでも、パッケージ外形が大きいままでは用途も限られ、チップサイズ縮小化をパッケージ縮小化に反映できないという大きな問題を抱えていた。
【００１２】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、半導体チップと、該チップが固着されるヘッダーと、前記チップの電極パッドに対応して配置される複数のリードと、前記電極パッドおよび前記リードとを接続する接続手段と、前記チップおよびヘッダーおよびリードとを封止する樹脂層とを有し、前記ヘッダーには前記２本のリード間に延在される突起部を少なくとも１つ設け、前記電極パッドのいずれかに接続する前記接続手段を前記突起部または前記突起部付近に固着することを特徴とする。
【００１３】
これにより、ヘッダーを小さくしてもワイヤボンド領域を確保できるので、安定生産を実現しつつパッケージの小型化に寄与できる半導体装置を提供できる。
【００１４】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図５を参照して説明する。
【００１５】
図１は、リードフレームに化合物半導体チップを固着した一例を示す。尚、化合物半導体チップは図９（Ｂ）と同様であるので説明は省略する。
【００１６】
図１に示すように、フレームは６ピンのリードを有し、中央部にヘッダー５０を配置し、このヘッダー５０に化合物半導体チップ５１が固着されている。一端に導出される３本のリード５２、５３、５４には、化合物半導体チップ５１の制御端子Ｃｔｌ−２、共通入力端子ＩＮ、制御端子Ｃｒｌ−１用電極パッドとそれぞれボンディングワイヤー８０で接続されている。また他端に導出された２本のリード５５、５７は、化合物半導体チップ５１の出力端子ＯＵＴ２、出力端子ＯＵＴ１用電極パッドとそれぞれボンディングワイヤーで接続される。更に、中央のリード５６はヘッダー５０と連結され、化合物半導体チップ５１の容量端子用電極パッドＣと接続する。
【００１７】
本発明の第１の特徴は、ヘッダーの形状およびヘッダーワイヤボンドの位置にある。ヘッダー５０は少なくとも１カ所を各リード間に割り込ませるように突起部１００を設ける。そして、容量端子用電極パッドＣをボンディングワイヤで、容量端子につながるヘッダーの突起部１００または突起部１００付近に接続する。
【００１８】
また、第２の特徴は、チップの固着位置にある。化合物半導体チップ５１は、ヘッダー５０の中央ではなく、突起部１００から離れる方向にずらして固着され、ヘッダー５０に接続されるボンディングワイヤと、その両隣のボンディングワイヤとのスペースが十分に確保できている。
【００１９】
更に、第３の特徴として、チップを横切ってワイヤボンドすることにある。従来、接続のためのボンディングワイヤは各電極パッドから放射状に、その外側に配置されるリードに固着されていたが、本発明の構造によると、ヘッダー５０に接続される電極パッド（ここでは、容量端子用電極パッドＣ）に固着されたボンディングワイヤはチップ上を横切るように延在されてヘッダーの突起部１００またはその付近に固着される。
【００２０】
つまり、上記構造により、横方向（Ｘ軸方向）に小さいヘッダーであっても突起部付近にワイヤボンドすることが可能となる。このためヘッダー上でＡｇペースト８５が広がっても、固着領域が確保できるヘッダーの突起部付近にワイヤボンドできるので、ヘッダーのサイズを縮小でき、パッケージの小型化を実現できる上、安定生産が可能となる。
【００２１】
本実施の形態では、ヘッダーに突起部を複数設け、各リード間に配置している。すなわち、容量端子Ｃと供するリード５６は外付け容量を介して接地され、制御端子Ｃｔｌ-１、Ｃｔｌ-２と接続されるリード５４、５２は直流しか印加されないＤＣピンを構成して高周波的には接地と等価となり、共通入力端子ＩＮとなるリード５３、出力端子ＯＵＴ１となるリード５７および出力端子ＯＵＴ２となるリード５５の間に、高周波的に接地もしくは接地に近い、リードやヘッダーの突起を配置することにより、各高周波信号端子ＩＮ、ＯＵＴ１、ＯＵＴ２間のアイソレーションを向上できる。しかし、特性上問題がなければヘッダーの突起はワイヤボンド領域となる１箇所でもよい。
【００２２】
図２には、図１のチップをモールドした平面図（図２（Ａ））および断面図（図２（Ｂ）、（Ｃ））を示す。チップ５１は導電ペースト８５または非導電ペーストによりヘッダーに固着され、各リード５２、５３、５４、５５、５６、５７の先端を露出してトランスファモールドにより形成された樹脂層８１でモールドする。このパッケージはＭＣＰ６と呼ばれ、２．０ｍｍ×２．１ｍｍ×０．９ｍｍと小型化されている。図８に示す同一チップのパッケージが、従来では２．９ｍｍ×２．８ｍｍ×１．１ｍｍであったことと比べて大幅に縮小できている。
【００２３】
更に、突起部またはその付近に固着するワイヤは距離が必要となるため、Ｍ字形状のループにすることにより、距離が長くても高さを抑え、チップの薄型化にも寄与できる。
【００２４】
また、図２（Ｃ）の如く、チップを逆向きに固着する構造も同様に実現できる。これは、ＭＣＰＨ６と呼ばれ、樹脂モールド部分はＭＣＰ６よりも大きくなるが、リード先端まで含めたサイズとしてはＭＣＰ６と同一サイズとなる。
【００２５】
本発明のポイントは、ヘッダーに設けた突起部または突起部付近にワイヤボンド領域を確保することで、ヘッダーサイズの縮小およびパッケージ小型化を実現するものである。従って、十分な領域が確保できればチップはヘッダー上中央など、どの位置に固着されてもよい。また、ヘッダーと固着する電極パッドも容量端子用電極パッドに限定されず、いずれの電極パッドでもよい。例えば図９（Ａ）の回路図で外付け容量端子Ｃに外付け容量を付けずに、その端子を直接接地することによりその端子名をＧＮＤ端子とし、外付け容量を付けたスイッチＩＣに印加する制御信号が０／＋３Ｖであるのに対し、コントロール端子に０／−３Ｖの制御信号を印加するスイッチＩＣもある。
【００２６】
図３には、本発明の第２の実施の形態を示す。これは、本発明の第４の特徴でもあり、ヘッダーと接続する電極パッドは、チップ辺に同一ライン上ではなく、同一辺側の他の電極パッドよりもチップ中央よりに配置するものである。図３（Ａ）のチップは、容量端子用電極パッドがチップ中央に寄っている以外は、図１または図９（Ｂ）の構造と全く同一である。これにより、図３（Ｂ）の如く、ワイヤボンド可能な角度範囲が大きくとれるので、ワイヤボンド位置の自由度が広がり、ワイヤボンド時の不良が大幅に低減できる。
【００２７】
更に、容量端子用電極パッドに隣接するＯＵＴ端子用電極パッドとワイヤボンドとの離間距離が稼げるため、インサーションロスの劣化を抑制できる。
【００２８】
また、図４および図５を用いて、第３の実施の形態としてＧａＡｓＦＥＴを用いたミキサ用集積回路装置を実装した例を示す。
【００２９】
図４（Ａ）には、ミキサ集積回路装置の回路図を示す。第１と第４のＦＥＴ１、ＦＥＴ４のゲートが共通ゲート端子Ｇ１に接続され、第２と第３のＦＥＴ２、ＦＥＴ３のゲートが共通ゲート端子Ｇ２に接続される。また、第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通ソース端子Ｓ２に、第３と第４のＦＥＴ３、ＦＥＴ４のソース（又はドレイン）が共通ソース端子Ｓ１に接続される。更に、第１と第３のＦＥＴ１、ＦＥＴ３のドレイン（又はソース）が共通ドレイン端子Ｄ１と接続し、第２と第４のＦＥＴ２、ＦＥＴ４のドレイン（又はソース）が共通ドレイン端子Ｄ２と接続する。
【００３０】
このミキサ集積回路装置は、周波数変換を行うデバイスであるが、この回路構成のミキサＩＣはダブルバランスドミキサと呼ばれるミキサで、ＲＦ信号、ＬＯ信号、ＩＦ信号が外付けバランにより１８０°位相が反転した各々２信号づつとなっているため、偶数次高調波成分が抑圧され、特に低歪みが要求される移動体通信機器などの高周波ディジタル無線通信に最適である。さらに広い周波数帯域で使用できるため、ＣＡＴＶチューナ用ミキサとして最適である。ソース１、ソース２にＲＦ信号、ゲート１、ゲート２にＬＯ信号を入力し、ドレイン１、ドレイン２からＩＦ信号を取り出すという動作となっている。
【００３１】
図４（Ｂ）は、図４（Ａ）に示す化合物半導体ミキサ回路装置を集積化した化合物半導体チップの１例を示している。
【００３２】
ＧａＡｓ基板の中央部にＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４を配置する。また、ゲート端子Ｇ２、ソース端子Ｓ２に対応する各電極パッドがチップの１辺に沿った同一ライン上に配置され、ヘッダーと接続するソース端子Ｓ１用電極パッドはそれら２つの電極パッドよりもチップ中央よりに配置される。また、ゲート端子Ｇ１、ドレイン端子Ｄ１、ドレイン端子Ｄ２に対応する電極パッドが相対向するチップの１辺に沿った同一ライン上に配置される。
【００３３】
各端子用電極パッドは、図４（Ｂ）に示す如く４つのＦＥＴのうち、２つのＦＥＴのソース電極、ドレイン電極、ゲート電極がそれぞれ共通となっており、２つのゲート端子用電極パッドＧ１、Ｇ２および２つのソース端子用電極パッドＳ１、Ｓ２および２つのドレイン端子用電極パッドＤ１、Ｄ２と接続している。
【００３４】
図５には、図４のチップを実装した一例を示す。
【００３５】
図５（Ａ）に示すように、フレームは６ピンのリードを有し、中央部にヘッダー１５０を配置し、このヘッダー１５０に化合物半導体チップ１５１が固着されている。一端に導出される３本のリード１５２、１５３、１５４は、化合物半導体チップ５１のゲート端子Ｇ１、ドレイン端子Ｄ１、ドレイン端子Ｄ２用電極パッドとそれぞれボンディングワイヤーで接続されている。また他端に導出された２本のリード１５５、１５７は、化合物半導体チップ１５１のゲート端子Ｇ２、ソース端子Ｓ２用電極パッドとそれぞれボンディングワイヤーで接続される。更に、中央のリード１５６はヘッダー１５０と連結され、化合物半導体チップ１５１のソース端子用電極パッドＳ１と接続する。
【００３６】
ここで、ヘッダー１５０は少なくとも１カ所を各リード間に割り込ませるように突起部２００を設け、ソース端子用電極パッドＳ１と接続するボンディングワイヤをこの突起部または突起部付近に固着する。
【００３７】
化合物半導体チップは、ヘッダーの中央ではなく、突起部から離れる方向にずらして固着され、ヘッダーに接続されるボンディングワイヤと、その両隣のボンディングワイヤとのスペースを十分に確保できるようになっている。従来は接続のためのボンディングワイヤは各電極パッドから放射状にその外側に配置されるリードに固着されていたが、本発明の構造によると、ヘッダーにワイヤボンドされる電極パッド（ここでは、ソース端子用電極パッドＳ１）に固着されたボンディングワイヤはチップ上を横切るように延在されて突起部またはその付近に固着される。この部分にワイヤボンド領域を確保することにより、ヘッダー上でＡｇペースト８５が広がってもワイヤボンド領域が確保でき、生産上、安定して組み立てできる上、ヘッダーのサイズを縮小でき、パッケージの小型化を実現できる。
【００３８】
また、ヘッダーと接続する電極パッドは、チップ辺に同一ライン上ではなく、同一辺側の他の電極パッドよりもチップ中央よりに配置する。これにより、ワイヤボンド可能な角度範囲が大きくとれるので、ワイヤボンド位置の自由度が広がり、ワイヤボンド時の不良が大幅に低減できる。
【００３９】
また図５（Ｂ）に示すように各リード１５２、１５３、１５４、１５５、１５６、１５７の先端を露出してトランスファモールドにより形成された樹脂層８１でモールドされている。このパッケージはＭＣＰＨ６と呼ばれ、２．０ｍｍ×１．６ｍｍ×０．８５ｍｍと小型化されている。
【００４０】
更に、突起部またはその付近に固着するワイヤは距離が必要となるため、Ｍ字形状のループにすることにより、距離が長くても高さを抑え、チップの薄型化にも寄与できる。
【００４１】
上記のミキサ用集積回路装置は、チップサイズが０．４５ｍｍ×０．４５ｍｍあり、従来では図８と同様大型のパッケージに実装されていた。しかし、本発明を適用すれば、第１または第２の実施の形態のスイッチ回路装置と同一のフレームを利用でき、ＭＣＰ６またはＭＣＰＨ６の小型化したパッケージに実装することができるので携帯電話端末やＣＡＴＶチューナー用途としての需要に対応できる。更には、スイッチ回路装置とフレームを共通にすることによりスタンピング金型投資を抑えることができる。
【００４２】
以上、本発明の実施の形態では化合物半導体チップを例に説明したが、これに限らず、ヘッダーにワイヤボンドするチップであればシリコン半導体チップでも同様の効果が得られる。
【００４３】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【００４４】
第１に、ヘッダーの突起部または突起部付近にワイヤボンドすることにより、パッケージの小型化に寄与できる。従来はヘッダにワイヤボンドする場合は対応する電極パッドから最短距離で放射状にワイヤを延在して固着していたが、Ａｇペーストが広がるため、チップサイズが横方向で縮小できても、ワイヤボンド領域の確保が難しく、パッケージ外形が大きくなっていた。しかし、本発明によれば、チップ上を横切るようにボンディングワイヤを延在して、ヘッダーの突起部又はその付近に固着領域を確保するため、ヘッダーも大きいものを使用しなくてすむ。更に、チップ位置をヘッダー中心部から突起部から離間する方向にずらして固着し、ヘッダーにワイヤボンドする電極パッド位置を他の電極パッドよりも中央よりにすることで、ヘッダーに接続されるボンディングワイヤと、その両隣のボンディングワイヤとのスペースを十分に確保できる。
【００４５】
これにより、従来では安定生産のためには一回り大きいパッケージを採用していたが、パッケージ外形を、２．０ｍｍ×２．１ｍｍ×０．９ｍｍと小型化できる。また、チップを中央にしないため、ワイヤの距離が遠くなるが、ボンディングワイヤをＭ字形状のループにするため、薄型にも寄与できる
第２に、スイッチ回路装置を実装する場合、ヘッダーの突起部はリード間に延在されるため、容量端子Ｃと供するリードは外付け容量を介して接地される上、制御端子Ｃｔｌ-１、Ｃｔｌ-２と接続されるリードは直流しか印加されないＤＣピンを構成して高周波的には接地と等価となり、共通入力端子ＩＮとなるリード、出力端子ＯＵＴ１となるリードおよび出力端子ＯＵＴ２となるリード間に、高周波的に接地や接地に近いリードやヘッダーの突起を配置することにより、各高周波信号端子ＩＮ、ＯＵＴ１、ＯＵＴ２間のアイソレーションを向上できる。
【００４６】
第３に、ミキサ集積回路装置を実装する場合、突起部付きのフレームはＧａＡｓスイッチＩＣと共用できる。つまり、フレームを共通にすることによりスタンピング金型投資を抑えることができ、組み立て時の安定生産とパッケージの小型化を兼ね備えたミキサ集積回路装置を実現できる。
【図面の簡単な説明】
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための（Ａ）回路図、（Ｂ）平面図である。
【図５】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図６】従来技術を説明するための回路図である。
【図７】従来技術を説明するための平面図である。
【図８】従来技術を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図である。
【図９】従来技術を説明するための（Ａ）回路図、（Ｂ）平面図である。
【図１０】従来技術を説明するための平面図である。

Claims (7)

  1. 第１方向に延在する第１辺と、第２方向に延在する第２辺を有する半導体チップと、
    前記チップ上に設けられ、前記第１辺に沿って配置される複数の電極パッドと、
    該チップが固着されるヘッダーと、
    前記チップの電極パッドに対応して配置される複数のリードと、
    前記電極パッドおよび前記リードとを接続する接続手段と、
    前記チップおよびヘッダーおよびリードとを封止する樹脂層とを有し、
    前記ヘッダーには前記２本のリード間に延在される突起部を少なくとも１つ設け、
    前記チップは前記ヘッダー上で、前記突起部から離間する方向にずらした位置に銀ペーストにより固着され、
    前記複数の電極パッドのうち前記第１辺のみに沿って配置される１つの電極パッドに接続する前記接続手段を前記第２辺を超えて延在し前記突起部の根元に固着することを特徴とする半導体装置。
  2. 第１方向に延在する第１辺と、第２方向に延在する第２辺を有する半導体基板に４つのＦＥＴと、２つのゲート端子用電極パッド、２つのソース端子用電極パッドおよび２つのドレイン端子用電極パッドとを設け、前記各電極パッドのうちの複数の電極パッドを前記第１辺に沿って配置して半導体ミキサ集積回路を構成した半導体チップと、
    該チップが固着されるヘッダーと、
    前記チップの電極パッドに対応して配置される複数のリードと、
    前記電極パッドおよび前記リードとを接続する接続手段と、
    前記チップおよびヘッダーおよびリードとを封止する樹脂層とを有し、
    前記ヘッダーには前記２本のリード間に延在される突起部を少なくとも１つ設け、
    前記チップは前記ヘッダー上で、前記突起部から離間する方向にずらした位置に銀ペーストにより固着され、
    前記複数の電極パッドのうち前記第１辺のみに沿って配置されるいずれか１つの電極パッドと接続する前記接続手段を前記第２辺を超えて延在し、前記突起部の根元に固着することを特徴とする半導体装置。
  3. 前記いずれか１つの電極パッドは、前記ソース端子用電極パッドの１つであることを特徴とする請求項２に記載の半導体装置。
  4. 第１方向に延在する第１辺と、第２方向に延在する第２辺を有する半導体基板に少なくとも２つのＦＥＴと、１つの入力端子用電極パッド、少なくとも１つの制御端子用電極パッド、２つの出力端子用電極パッドおよび１つの接地端子用電極パッドまたは容量端子用電極パッドを設け、前記各電極パッドのうちの複数の電極パッドを前記第１辺に沿って配置してスイッチ回路を構成した半導体チップと、
    該チップが固着されるヘッダーと、
    前記チップの電極パッドに対応して配置される複数のリードと、
    前記電極パッドおよび前記リードとを接続する接続手段と、
    前記チップおよびヘッダーおよびリードとを封止する樹脂層とを有し、
    前記ヘッダーには前記２本のリード間に延在される突起部を少なくとも１つ設け、
    前記チップは前記ヘッダー上で、前記突起部から離間する方向にずらした位置に銀ペーストにより固着され、
    前記複数の電極パッドのうち前記第１辺のみに沿って配置される前記接地端子用電極パッドまたは容量端子用電極パッドと接続する前記接続手段を前記第２辺を超えて延在し、前記突起部の根元に固着することを特徴とする半導体装置。
  5. 前記突起部の根元と接続する前記電極パッドは、前記第１辺に沿って配置される他の電極パッドよりも前記チップの中央部よりに配置することを特徴とする請求項１または請求項２または請求項４のいずれかに記載の半導体装置。
  6. 前記突起部と前記電極パッドとを接続する接続手段はＭ字形状のループで固着されることを特徴とする請求項１または請求項２または請求項４のいずれかに記載の半導体装置。
  7. 前記突起部を挟んで配置される前記リードは前記突起部により高周波的に分離されることを特徴とする請求項１または請求項４のいずれかに記載の半導体装置。
JP2002050940A 2002-02-27 2002-02-27 半導体装置 Expired - Fee Related JP3913574B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2002050940A JP3913574B2 (ja) 2002-02-27 2002-02-27 半導体装置
TW091134580A TW583758B (en) 2002-02-27 2002-11-28 Semiconductor device
US10/359,251 US6894371B2 (en) 2002-02-27 2003-02-06 Semiconductor device
CNB031044468A CN100353531C (zh) 2002-02-27 2003-02-14 半导体器件
DE60322459T DE60322459D1 (de) 2002-02-27 2003-02-20 Halbleitervorrichtung
EP03003224A EP1347514B1 (en) 2002-02-27 2003-02-20 Semiconductor device
KR1020030011948A KR100643820B1 (ko) 2002-02-27 2003-02-26 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002050940A JP3913574B2 (ja) 2002-02-27 2002-02-27 半導体装置

Publications (2)

Publication Number Publication Date
JP2003258188A JP2003258188A (ja) 2003-09-12
JP3913574B2 true JP3913574B2 (ja) 2007-05-09

Family

ID=27784574

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002050940A Expired - Fee Related JP3913574B2 (ja) 2002-02-27 2002-02-27 半導体装置

Country Status (7)

Country Link
US (1) US6894371B2 (ja)
EP (1) EP1347514B1 (ja)
JP (1) JP3913574B2 (ja)
KR (1) KR100643820B1 (ja)
CN (1) CN100353531C (ja)
DE (1) DE60322459D1 (ja)
TW (1) TW583758B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004016940B4 (de) * 2004-04-06 2019-08-08 Continental Automotive Gmbh Schaltungsträger für einen Halbleiterchip und ein Bauelement mit einem Halbleiterchip
US20070200210A1 (en) * 2006-02-28 2007-08-30 Broadcom Corporation Methods and apparatus for improved thermal performance and electromagnetic interference (EMI) shielding in integrated circuit (IC) packages
JP6535509B2 (ja) * 2014-05-12 2019-06-26 ローム株式会社 半導体装置
CN111587538B (zh) 2018-01-11 2022-03-11 株式会社村田制作所 开关模块
KR20220163438A (ko) * 2020-04-03 2022-12-09 울프스피드, 인크. 게이트 및/또는 드레인에 대한 탄화규소 관통 비아들을 갖는 트랜지스터 다이를 사용하는 적층형 rf 회로 토폴로지

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6604965A (ja) * 1966-04-14 1967-10-16
JPS53135574A (en) * 1977-05-02 1978-11-27 Hitachi Ltd Lead frame
JPH04280664A (ja) * 1990-10-18 1992-10-06 Texas Instr Inc <Ti> 半導体装置用リードフレーム
US5294826A (en) * 1993-04-16 1994-03-15 Northern Telecom Limited Integrated circuit package and assembly thereof for thermal and EMI management
JP2944403B2 (ja) * 1993-12-24 1999-09-06 日本電気株式会社 半導体装置
US5519576A (en) * 1994-07-19 1996-05-21 Analog Devices, Inc. Thermally enhanced leadframe
JP3907743B2 (ja) * 1995-05-11 2007-04-18 ローム株式会社 半導体装置
JPH09283690A (ja) * 1996-04-08 1997-10-31 Murata Mfg Co Ltd 半導体集積回路用リードフレーム
US5859387A (en) * 1996-11-29 1999-01-12 Allegro Microsystems, Inc. Semiconductor device leadframe die attach pad having a raised bond pad
JP2891233B2 (ja) * 1997-04-11 1999-05-17 日本電気株式会社 半導体装置
US6121674A (en) * 1998-02-23 2000-09-19 Micron Technology, Inc. Die paddle clamping method for wire bond enhancement
US6114756A (en) * 1998-04-01 2000-09-05 Micron Technology, Inc. Interdigitated capacitor design for integrated circuit leadframes
JP3770763B2 (ja) * 1999-12-07 2006-04-26 ローム株式会社 電気機器駆動装置
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
US6627977B1 (en) * 2002-05-09 2003-09-30 Amkor Technology, Inc. Semiconductor package including isolated ring structure

Also Published As

Publication number Publication date
KR20030071524A (ko) 2003-09-03
EP1347514B1 (en) 2008-07-30
TW583758B (en) 2004-04-11
TW200303605A (en) 2003-09-01
CN100353531C (zh) 2007-12-05
US20030164536A1 (en) 2003-09-04
EP1347514A2 (en) 2003-09-24
DE60322459D1 (de) 2008-09-11
KR100643820B1 (ko) 2006-11-10
CN1441485A (zh) 2003-09-10
JP2003258188A (ja) 2003-09-12
EP1347514A3 (en) 2005-10-19
US6894371B2 (en) 2005-05-17

Similar Documents

Publication Publication Date Title
US11631659B2 (en) High-frequency module and communication apparatus
KR100993277B1 (ko) 반도체장치 및 전자 장치
JP2003168736A (ja) 半導体素子及び高周波電力増幅装置並びに無線通信機
US12047106B2 (en) Radio-frequency module and communication device
US6833616B2 (en) Multilayer wiring board with mounting pad
KR100993579B1 (ko) 반도체장치 및 전자 장치
JP3913574B2 (ja) 半導体装置
JP2003309130A (ja) 半導体スイッチ回路装置
US11430786B2 (en) Switch circuit, high-frequency module, and communication apparatus
JP3920629B2 (ja) 半導体装置
JP2011176061A (ja) 半導体装置
JP3702189B2 (ja) 化合物半導体スイッチ回路装置
JP2007324499A (ja) 高周波用半導体装置
JPH10321762A (ja) 半導体装置
JP3702190B2 (ja) 化合物半導体スイッチ回路装置
JP2007005476A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050214

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060628

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060711

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060906

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061003

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061128

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070123

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070131

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110209

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110209

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120209

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120209

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130209

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130209

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140209

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees