KR20030071524A - 반도체 장치 - Google Patents

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아오노쯔또무
히라이도시까즈
아사노데쯔로
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산요덴키가부시키가이샤
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Abstract

헤더에 와이어 본딩하는 전극 패드를 갖는 반도체 칩인 경우, Ag 페이스트의 확대를 컨트롤할 수 없기 때문에 고착 영역의 확보가 어려워, 안정 생산을 할 수 없는 문제가 있었다. 또한 안정 생산을 실현하면 패키지 외형이 불필요하게 커지게 되는 문제가 있었다. 헤더에 돌기부를 형성하고, 돌기부로부터 이격되는 방향으로 벗어난 위치에 칩을 배치하여 본딩 와이어의 고착 영역을 확보한다. 헤더에 접속되는 전극 패드는 동일 칩 변의 다른 전극 패드보다 칩 중앙에 근접시켜 배치하고, 거기로부터 돌기부 또는 그 부근까지, 칩을 가로지르도록 와이어를 연장하여 고착한다. 이에 의해 패키지의 소형화와 안정 생산이 실현된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 화합물 반도체 장치에 관한 것으로, 특히 패키지 외형을 소형화할 수 있는 화합물 반도체 장치에 관한 것이다.
휴대 전화기 등의 이동체용 통신 기기에서는, ㎓대의 마이크로파를 사용하고 있는 경우가 많으며, 안테나 전환 회로나 송수신 전환 회로 등에, 이들 고주파 신호를 전환하기 위한 스위치 소자가 이용되는 경우가 많다(예를 들면, 일본 특개평9-181642호). 그 소자로서는, 고주파를 취급하기 때문에 갈륨 비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET라고 함)를 사용하는 경우가 많으며, 이에 수반하여 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)나, 저왜곡이나 광대역 동작을 실현하는 믹서 용도의 집적 회로의 개발이 진행되고 있다.
도 6은 지금까지 실용화되어 온 화합물 반도체 스위치 회로 장치의 회로도이다. 이 회로에서는, 스위치를 행하는 FET1과 FET2의 출력 단자 OUT1과 OUT2와 접지 사이에 분로 FET3, FET4를 접속하고, 이 분로 FET3, FET4의 게이트에는 FET2와FET1에의 제어 단자 Ctl-2, Ctl-1의 상보 신호를 인가하고 있다. 그 결과, FET1이 온일 때는 분로 FET4가 온되고, FET2 및 분로 FET3이 오프된다.
이 회로에서, 공통 입력 단자 IN∼출력 단자 OUT1의 신호 경로가 온되고, 공통 입력 단자 IN∼출력 단자 OUT2의 신호 경로가 오프된 경우에는, 분로 FET4가 온되어 있기 때문에 출력 단자 OUT2로의 입력 신호의 누설은 접지된 컨덴서 C를 통해 접지로 빠져, 아이솔레이션(Isolation)이 향상된다.
도 7은 이러한 화합물 반도체 스위치 회로 장치를 집적화한 화합물 반도체 칩의 일례를 도시하고 있다.
GaAs 기판에 스위치를 행하는 FET1 및 FET2를 좌우의 중앙부에 배치하고, 분로 FET3 및 분로 FET4를 좌우의 아래 코너 부근에 배치하며, 각 FET의 게이트 전극에 저항 R1, R2, R3, R4가 접속되어 있다. 또한 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2, 접지 단자 GND에 대응하는 패드 I, O1, O2, C1, C2, G가 기판 주변에 형성되어 있다. 또한 분로 FET3 및 분로 FET4의 소스 전극은 접속되어 접지를 위한 컨덴서 CA를 통해 접지 단자 GND에 접속되어 있다.
도 8에는 도 7의 칩을 프레임에 실장한 도면을 도시한다. 도 8의 (a)에 도시한 바와 같이 6핀의 리드 프레임으로 구성되며, 중앙부에 헤더(40)를 배치하고, 이 헤더(40)에 화합물 반도체 칩(41)이 고착되어 있다. 화합물 반도체 칩(41)은 도 7에 도시한 패턴을 갖고 있다. 일단이 도출되는 3개의 리드(42, 43, 44)는, 화합물 반도체 칩(41)의 제어 단자 Ctl-2, 공통 입력 단자 IN, 제어 단자 Ctl-1용의 전극 패드 C2, I, C1과 각각 본딩 와이어(80)로 접속되어 있다. 또한 타단이 도출된 2개의 리드(45, 47)는, 화합물 반도체 칩(41)의 출력 단자 OUT2, 출력 단자 OUT1용의 전극 패드 O2, O1과 각각 본딩 와이어로 접속되고, 중앙의 리드(46)는 헤더(40)와 연결되며 접지 단자 GND로 기능한다.
또한 도 8의 (b), (c)에 도시한 바와 같이, 반도체 칩은 도전 페이스트(85)에 의해 헤더에 고착되며, 각 리드(42, 43, 44, 45, 46, 47)의 선단을 노출시켜 트랜스퍼 몰드에 의해 형성된 수지층(81)으로 몰드되어 있다.
화합물 반도체 칩은 소형화로 진행되고 있다. 예를 들면 도 9에, 상기한 반도체 칩의 칩 사이즈를 축소한 구조를 도시한다. 도 9의 (a)는 등가 회로도이고, 도 9의 (b)는 집적화한 칩의 일례를 도시한다. 이것은, 용량을 외부 부착으로 하거나, FET 사이즈나 레이아웃 방법을 적정화함으로써 칩 사이즈를 저감하여, 종래, 칩 사이즈가 1.07×0.5㎜인 것에 대하여, 도 9의 (b)에서는 칩 사이즈를 0.55㎜×0.5㎜로 저감하고 있다. 이 반도체 칩은, 칩의 1변을 따라, 제어 단자용 전극 패드 C1, 공통 입력 단자용 전극 패드 I, 제어 단자용 전극 패드 C2를 배치하고, 서로 대향하는 칩 변을 따라, 출력 단자용 전극 패드 O1, 용량 단자용 전극 패드 CP, 출력 단자용 전극 패드 O2를 배치하고 있다. 용량을 외부 부착으로 함으로써 GND 단자용 전극 패드 G가 용량 단자용 전극 패드 CP로 바뀌지만, 그 이외의 구성 요소는 도 7과 마찬가지이기 때문에 설명은 생략한다.
도 10에는 이 칩을 프레임에 고착한 도면을 도시한다. 이 경우, 칩 사이즈는 작아져, 칩으로서의 비용을 저감할 수 있지만, 칩의 Y축 방향의 사이즈(0.5㎜)는 도 7에 도시한 종래의 칩 사이즈와 동일하다. 반도체 칩(41)은 Ag 페이스트(85) 등의 도전성 접착제 또는 비도전성 접착제에 의해 헤더에 고착되며, 각 패드 전극은 거기로부터 방사형으로 본딩 와이어(80)를 연장하여, 각각 대응하는 리드와 접속된다. 특히, 용량 단자용 전극 패드 CP는 헤더와 와이어 본딩되어, 용량 단자 C에 접속되지만, 칩을 고착하는 Ag 페이스트의 확대를 컨트롤하기 어렵기 때문에, 안정 생산을 위해서는, 와이어는 Ag 페이스트의 확대를 크게 고려하여 고착되어 있었다. 즉, 칩 사이즈가 작아져도 안정 생산을 위해, 칩 사이즈가 작아진 사이즈분만큼 작은 패키지를 사용할 수 없다고 하는 문제가 있었다.
현재에는, 화합물 반도체 칩 사이즈의 소형화가 진행되어, 저가격으로 제공할 수 있기 때문에, 실리콘 반도체 칩과의 가격 경쟁에도 이기는 제품이 있다. 그러나, 칩의 소형화가 진행되어도, 패키지 외형이 큰 상태로는 용도가 한정되어, 칩 사이즈 축소화를 패키지 축소화에 반영할 수 없다고 하는 큰 문제를 안고 있었다.
도 1은 본 발명을 설명하기 위한 평면도.
도 2는 본 발명을 설명하기 위한 도면으로, (a)는 평면도, (b)는 단면도, (c)는 단면도.
도 3은 본 발명을 설명하기 위한 평면도.
도 4는 본 발명을 설명하기 위한 도면으로, (a)는 회로도, (b)는 평면도.
도 5는 본 발명을 설명하기 위한 도면으로, (a)는 평면도, (b)는 단면도.
도 6은 종래 기술을 설명하기 위한 회로도.
도 7은 종래 기술을 설명하기 위한 평면도.
도 8은 종래 기술을 설명하기 위한 도면으로, (a)는 평면도, (b)는 평면도, (c) 단면도.
도 9는 종래 기술을 설명하기 위한 도면으로, (a)는 회로도, (b)는 평면도.
도 10은 종래 기술을 설명하기 위한 평면도.
<도면의 주요 부분에 대한 부호의 설명>
50 : 헤더
51 : 반도체 칩
52, 53, 54, 55, 56, 57 : 리드
80 : 본딩 와이어
81 : 수지층
85 : 도전 페이스트
100 : 돌기부
본 발명은 상술한 여러 가지 사정을 감안하여 이루어진 것으로, 반도체 칩과, 이 칩이 고착되는 헤더와, 상기 칩의 전극 패드에 대응하여 배치되는 복수의 리드와, 상기 전극 패드 및 상기 리드를 접속하는 접속 수단과, 상기 칩 및 헤더 및 리드를 밀봉하는 수지층을 갖고, 상기 헤더에는 상기 2개의 리드 사이로 연장되는 돌기부를 적어도 하나 형성하며, 상기 전극 패드 중 어느 하나에 접속하는 상기 접속 수단을 상기 돌기부 또는 상기 돌기부 부근에 고착하는 것을 특징으로 한다.
이에 의해, 헤더를 작게 해도 와이어 본드 영역을 확보할 수 있기 때문에,안정 생산을 실현하면서 패키지의 소형화에 기여할 수 있는 반도체 장치를 제공할 수 있다.
<실시예>
이하에 본 발명의 실시예에 대하여 도 1 내지 도 5를 참조하여 설명한다.
도 1은 리드 프레임에 화합물 반도체 칩을 고착한 일례를 도시한다. 또한, 화합물 반도체 칩은 도 9의 (b)와 마찬가지이기 때문에 설명은 생략한다.
도 1에 도시한 바와 같이, 프레임은 6핀의 리드를 갖고, 중앙부에 헤더(50)를 배치하며, 이 헤더(50)에 화합물 반도체 칩(51)이 고착되어 있다. 일단이 도출되는 3개의 리드(52, 53, 54)는, 화합물 반도체 칩(51)의 제어 단자 Ctl-2, 공통 입력 단자 IN, 제어 단자 Crl-1용 전극 패드 C2, I, C1과 각각 본딩 와이어(80)로 접속되어 있다. 또한 타단이 도출된 2개의 리드(55, 57)는, 화합물 반도체 칩(51)의 출력 단자 OUT2, 출력 단자 OUT1용 전극 패드 O2, O1과 각각 본딩 와이어로 접속된다. 또한, 중앙의 리드(56)는 헤더(50)와 연결되며, 화합물 반도체 칩(51)의 용량 단자용 전극 패드 CP와 접속한다.
본 발명의 제1 특징은, 헤더의 형상 및 헤더 와이어 본드의 위치에 있다. 헤더(50)는 적어도 1부분이 각 리드 사이에 삽입되도록 돌기부(100)를 형성한다. 그리고, 용량 단자용 전극 패드 CP를 본딩 와이어로, 용량 단자 C에 연결되는 헤더의 돌기부(100) 또는 돌기부(100) 부근에 접속한다.
또한, 제2 특징은 칩의 고착 위치에 있다. 화합물 반도체 칩(51)은, 헤더(50)의 중앙이 아니라, 돌기부(100)로부터 이격되는 방향으로 벗어나 고착되어, 헤더(50)에 접속되는 본딩 와이어와 그 양 옆의 본딩 와이어와의 스페이스가 충분히 확보되어 있다.
또한, 제3 특징으로서, 칩을 가로질러 와이어 본딩하는 것에 있다. 종래, 접속을 위한 본딩 와이어는 각 전극 패드로부터 방사형으로, 그 외측에 배치되는 리드에 고착되어 있지만, 본 발명의 구조에 따르면, 헤더(50)에 접속되는 전극 패드(여기서는, 용량 단자용 전극 패드 CP)에 고착된 본딩 와이어는 칩 위를 가로지르도록 연장되어 헤더의 돌기부(100) 또는 그 부근에 고착된다.
즉, 상기 구조에 의해, 가로 방향(X축 방향)으로 작은 헤더이어도 돌기부 부근에 와이어 본딩하는 것이 가능해진다. 이 때문에 헤더 상에서 Ag 페이스트(85)가 확대되어도, 고착 영역을 확보할 수 있는 헤더의 돌기부 부근에 와이어 본딩할 수 있기 때문에, 헤더 사이즈를 축소할 수 있어, 패키지의 소형화를 실현할 수 있으며 또한 안정 생산이 가능해진다.
본 실시예에서는, 헤더에 돌기부를 복수 형성하여, 각 리드 사이에 배치하고 있다. 즉, 용량 단자 C로 기능하는 리드(56)는 외부 부착 용량을 통해 접지되고, 제어 단자 Ctl-1, Ctl-2와 접속되는 리드(54, 52)는 직류만 인가되는 DC핀을 구성하여 고주파적으로는 접지와 등가로 되며, 공통 입력 단자 IN이 되는 리드(53), 출력 단자 OUT1이 되는 리드(57) 및 출력 단자 OUT2가 되는 리드(55) 사이에, 고주파적으로 접지 혹은 접지에 가까운, 리드나 헤더의 돌기를 배치함으로써, 각 고주파 신호 단자 IN, OUT1, OUT2 사이의 아이솔레이션을 향상시킬 수 있다. 그러나, 특성상 문제가 없으면 헤더의 돌기는 와이어 본드 영역으로 되는 1부분이어도 된다.
도 2에는 도 1의 칩을 몰드한 평면도(도 2의 (a)) 및 단면도(도 2의 (b), (c))를 도시한다. 칩(51)은 도전 페이스트(85) 또는 비도전 페이스트에 의해 헤더에 고착되며, 각 리드(52, 53, 54, 55, 56, 57)의 선단을 노출시켜 트랜스퍼 몰드에 의해 형성된 수지층(81)으로 몰드한다. 이 패키지는 MCP6으로 불리며, 2.0㎜×2.1㎜×0.9㎜로 소형화되어 있다. 도 8에 도시한 동일 칩의 패키지를, 종래 2.9㎜×2.8㎜×1.1㎜이었던 것에 비해 대폭 축소되어 있다.
또한, 돌기부 또는 그 부근에 고착하는 와이어는 거리가 필요하기 때문에, M자 형상의 루프로 함으로써, 거리가 길어도 높이를 억제하여, 칩의 박형화에도 기여할 수 있다.
또한, 도 2의 (c)와 같이, 칩을 역 방향으로 고착하는 구조도 마찬가지로 실현할 수 있다. 이것은, MCPH6으로 불리며, 수지 몰드 부분은 MCP6보다 크게 되지만, 리드 선단까지 포함한 사이즈로서는 MCP6과 동일 사이즈로 된다.
본 발명의 포인트는, 헤더에 형성한 돌기부 또는 돌기부 부근에 와이어 본드 영역을 확보함으로써, 헤더 사이즈의 축소 및 패키지 소형화를 실현하는 것이다. 따라서, 충분한 영역을 확보할 수 있으면 칩은 헤더 위 중앙 등, 어떤 위치에 고착되어도 된다. 또한, 헤더와 고착하는 전극 패드도 용량 단자용 전극 패드에 한정되지 않고, 어떤 전극 패드이어도 된다. 예를 들면 도 9의 (a)의 회로도에서 외부 부착 용량 단자 C에 외부 부착 용량을 부착하지 않고, 그 단자를 직접 접지함으로써 그 단자명을 GND 단자로 하고, 외부 부착 용량을 부착한 스위치 IC에 인가하는 제어 신호가 0/+3V인 데 대하여, 컨트롤 단자에 0/-3V의 제어 신호를 인가하는 스위치 IC도 있다.
도 3에는 본 발명의 제2 실시예를 도시한다. 이것은, 본 발명의 제4 특징이기도 하며, 헤더와 접속하는 전극 패드는, 칩 변에 동일 라인 상이 아니라, 동일 변측의 다른 전극 패드보다 칩 중앙쪽에 배치하는 것이다. 도 3의 (a)의 칩은, 용량 단자용 전극 패드 CP가 칩 중앙 부근에 치우쳐 있는 것 외에는, 도 1 또는 도 9의 (b)의 구조와 완전히 동일하다. 이에 의해, 도 3의 (b)와 같이, 와이어 본딩 가능한 각도 범위가 커지기 때문에, 와이어 본드 위치의 자유도가 확대되어, 와이어 본딩 시의 불량을 대폭 저감할 수 있다.
또한, 용량 단자용 전극 패드 CP에 인접하는 전극 패드, 여기서는 OUT2 단자용 전극 패드 O2와 와이어 본드와의 이격 거리를 확보할 수 있기 때문에, 삽입 손실의 열화를 억제할 수 있다.
또한, 도 4 및 도 5를 이용하여, 제3 실시예로서 GaAsFET를 이용한 믹서용 집적 회로 장치를 실장한 예를 도시한다.
도 4의 (a)에는, 믹서 집적 회로 장치의 회로도를 도시한다. 제1과 제4 FET FET1, FET4의 게이트가 공통 게이트 단자 G1에 접속되고, 제2와 제3 FET FET2, FET3의 게이트가 공통 게이트 단자 G2에 접속된다. 또한, 제1과 제2 FET FET1, FET2의 소스(또는 드레인)가 공통 소스 단자 S2에, 제3과 제4 FET FET3, FET4의 소스(또는 드레인)가 공통 소스 단자 S1에 접속된다. 또한, 제1과 제3 FET FET1, FET3의 드레인(또는 소스)이 공통 드레인 단자 D1과 접속하고, 제2와 제4 FET FET2, FET4의 드레인(또는 소스)이 공통 드레인 단자 D2와 접속한다.
이 믹서 집적 회로 장치는 주파수 변환을 행하는 디바이스이지만, 이 회로 구성의 믹서 IC는 더블 밸런스 믹서로 불리는 믹서로, RF 신호, LO 신호, IF 신호가 외부 부착 밸런스에 의해 180° 위상이 반전된 각각 2신호씩으로 되어 있기 때문에, 짝수차 고조파 성분이 억제되며, 특히 저왜곡이 요구되는 이동체 통신 기기 등의 고주파 디지털 무선 통신에 최적이다. 또한 넓은 주파수 대역에서 사용할 수 있기 때문에, CATV 튜너용 믹서로서 최적이다. 소스 단자 Source1, Source2에 RF 신호, 게이트 단자 Gate1, Gate2에 LO 신호를 입력하고, 드레인 단자 Drain1, Drain2로부터 IF 신호를 추출하는 동작으로 되어 있다.
도 4의 (b)는, 도 4의 (a)에 도시한 화합물 반도체 믹서 회로 장치를 집적화한 화합물 반도체 칩의 일례를 도시하고 있다.
GaAs 기판의 중앙부에 FET1, FET2, FET3, FET4를 배치한다. 또한, 게이트 단자 Gate2, 소스 단자 Source2에 대응하는 각 전극 패드 G2, S2가 칩의 1변을 따른 동일 라인 상에 배치되고, 헤더와 접속하는 소스 단자 Source1용 전극 패드 S1은 이들 2개의 전극 패드보다 칩 중앙쪽에 배치된다. 또한, 게이트 단자 Gate1, 드레인 단자 Drain1, 드레인 단자 Drain2에 대응하는 전극 패드 G1, D1, D2가 서로 대향하는 칩의 1변을 따른 동일 라인 상에 배치된다.
각 단자용 전극 패드는, 도 4의 (b)에 도시한 바와 같이 4개의 FET 중, 2개의 FET의 소스 전극, 드레인 전극, 게이트 전극이 각각 공통으로 되어 있으며, 2개의 게이트 단자용 전극 패드 G1, G2 및 2개의 소스 단자용 전극 패드 S1, S2 및 2개의 드레인 단자용 전극 패드 D1, D2와 접속하고 있다.
도 5에는 도 4의 칩을 실장한 일례를 도시한다.
도 5의 (a)에 도시한 바와 같이, 프레임은 6핀의 리드를 갖고, 중앙부에 헤더(150)를 배치하며, 이 헤더(150)에 화합물 반도체 칩(151)이 고착되어 있다. 일단이 도출되는 3개의 리드(152, 153, 154)는, 화합물 반도체 칩(51)의 게이트 단자용 전극 패드 G1, 드레인 단자용 전극 패드 D1, 드레인 단자용 전극 패드 D2와 각각 본딩 와이어로 접속되어 있다. 또한 타단이 도출된 2개의 리드(155, 157)는, 화합물 반도체 칩(151)의 게이트 단자용 전극 패드 G2, 소스 단자용 전극 패드 S2와 각각 본딩 와이어로 접속된다. 또한, 중앙의 리드(156)는 헤더(150)와 연결되며, 화합물 반도체 칩(151)의 소스 단자용 전극 패드 S1과 접속된다.
여기서, 헤더(150)는 적어도 1부분이 각 리드 사이에 삽입되도록 돌기부(200)를 형성하고, 소스 단자용 전극 패드 S1과 접속하는 본딩 와이어를 이 돌기부 또는 돌기부 부근에 고착한다.
화합물 반도체 칩은, 헤더의 중앙이 아니라, 돌기부로부터 이격되는 방향으로 벗어나 고착되어, 헤더에 접속되는 본딩 와이어와, 그 양 옆의 본딩 와이어와의 스페이스를 충분히 확보할 수 있도록 되어 있다. 종래에는 접속을 위한 본딩 와이어는 각 전극 패드로부터 방사형으로 그 외측에 배치되는 리드에 고착되어 있었지만, 본 발명의 구조에 따르면, 헤더에 와이어 본딩되는 전극 패드(여기서는, 소스 단자용 전극 패드 S1)에 고착된 본딩 와이어는 칩 위를 가로지르도록 연장되어 돌기부 또는 그 부근에 고착된다. 이 부분에 와이어 본드 영역을 확보함으로써, 헤더 상에서 Ag 페이스트(85)가 확대되어도 와이어 본드 영역을 확보할 수 있어, 생산상, 안정적으로 조립할 수 있으며, 또한 헤더 사이즈를 축소할 수 있어, 패키지의 소형화를 실현할 수 있다.
또한, 헤더와 접속하는 전극 패드는, 칩 변에 동일 라인 상이 아니라, 동일 변측의 다른 전극 패드보다 칩 중앙쪽에 배치된다. 이에 의해, 와이어 본딩 가능한 각도 범위가 크게 되기 때문에, 와이어 본드 위치의 자유도가 확대되어, 와이어 본딩 시의 불량을 대폭 저감할 수 있다.
또한, 도 5의 (b)에 도시한 바와 같이 각 리드(152, 153, 154, 155, 156, 157)의 선단을 노출시켜 트랜스퍼 몰드에 의해 형성된 수지층(81)으로 몰드되어 있다. 이 패키지는 MCP6으로 불리며, 2.0㎜×2.1㎜×0.9㎜로 소형화되어 있다.
또한, 돌기부 또는 그 부근에 고착하는 와이어는 거리가 필요하기 때문에, M자 형상의 루프로 함으로써, 거리가 길어도 높이를 억제하여, 칩의 박형화에도 기여할 수 있다.
상기한 믹서용 집적 회로 장치는, 칩 사이즈가 0.45㎜×0.45㎜이며, 종래에는 도 8과 마찬가지로 대형 패키지에 실장되어 있었다. 그러나, 본 발명을 적용하면, 제1 또는 제2 실시예의 스위치 회로 장치와 동일한 프레임을 이용할 수 있어, MCP6 또는 MCPH6의 소형화한 패키지에 실장할 수 있기 때문에 휴대 전화 단말기나 CATV 튜너 용도로서의 수요에 대응할 수 있다. 또한, 스위치 회로 장치와 프레임을 공통으로 함으로써 스탬핑 금형 투자를 억제할 수 있다.
이상, 본 발명의 실시예에서는 화합물 반도체 칩을 예로 들어 설명하였지만, 이에 한정되지 않고, 헤더에 와이어 본딩하는 칩이면 실리콘 반도체 칩이어도 마찬가지의 효과가 얻어진다.
이상으로 상술한 바와 같이, 본 발명에 따르면 이하의 다양한 효과가 얻어진다.
첫째, 헤더의 돌기부 또는 돌기부 부근에 와이어 본딩함으로써, 패키지의 소형화에 기여할 수 있다. 종래에는 헤더에 와이어 본드하는 경우에는 대응하는 전극 패드로부터 최단 거리로 방사형으로 와이어를 연장하여 고착하였지만, Ag 페이스트가 확대되기 때문에, 칩 사이즈를 가로 방향으로 축소할 수 있어도, 와이어 본드 영역의 확보가 어려워 패키지 외형이 커졌다. 그러나, 본 발명에 따르면, 칩 위를 가로지르도록 본딩 와이어를 연장하여, 헤더의 돌기부 또는 그 부근에 고착 영역을 확보하기 때문에, 헤더도 큰 것을 사용하지 않아도 된다. 또한, 칩 위치를 헤더 중심부로부터, 돌기부에서 이격되는 방향으로 벗어나 고착하고, 헤더에 와이어 본딩하는 전극 패드 위치를 다른 전극 패드보다 중앙쪽으로 함으로써, 헤더에 접속되는 본딩 와이어와, 그 양 옆의 본딩 와이어와의 스페이스를 충분히 확보할 수 있다.
이에 의해, 종래에는 안정 생산을 위해서는 더 큰 패키지를 채용하였지만, 패키지 외형을 2.0㎜×2.1㎜×0.9㎜로 소형화할 수 있다. 또한, 칩을 중앙으로 하지 않기 때문에, 와이어의 거리가 멀어지게 되지만, 본딩 와이어를 M자 형상의 루프로 하기 때문에, 박형에도 기여할 수 있다.
둘째, 스위치 회로 장치를 실장하는 경우, 헤더의 돌기부는 리드 사이로 연장되기 때문에, 용량 단자 C로 기능하는 리드는 외부 부착 용량을 통해 접지되고, 또한 제어 단자 Ctl-1, Ctl-2와 접속되는 리드는 직류만 인가되는 DC핀을 구성하여 고주파적으로는 접지와 등가로 되며, 공통 입력 단자 IN으로 되는 리드, 출력 단자 OUT1로 되는 리드 및 출력 단자 OUT2로 되는 리드 사이에, 고주파적으로 접지나 접지에 가까운 리드나 헤더의 돌기를 배치함으로써, 각 고주파 신호 단자 IN, OUT1, OUT2 사이의 아이솔레이션을 향상시킬 수 있다.
셋째, 믹서 집적 회로 장치를 실장하는 경우, 돌기부를 가진 프레임은 GaAs 스위치 IC와 공용할 수 있다. 즉, 프레임을 공통으로 함으로써 스탬핑 금형 투자를 억제할 수 있어, 조립 시의 안정 생산과 패키지의 소형화를 겸비한 믹서 집적 회로 장치를 실현할 수 있다.

Claims (10)

  1. 반도체 칩과,
    상기 칩이 고착되는 헤더와,
    상기 칩의 전극 패드에 대응하여 배치되는 복수의 리드와,
    상기 전극 패드 및 상기 리드를 접속하는 접속 수단과,
    상기 칩, 헤더 및 리드를 밀봉하는 수지층
    을 포함하고,
    상기 헤더에는 상기 2개의 리드 사이로 연장되는 돌기부를 적어도 하나 형성하며, 상기 전극 패드 중 어느 하나에 접속하는 상기 접속 수단을 상기 돌기부 또는 상기 돌기부 부근에 고착하는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판에 4개의 FET, 2개의 게이트 단자용 전극 패드, 2개의 소스 단자용 전극 패드, 및 2개의 드레인 단자용 전극 패드를 형성하여, 반도체 믹서 집적 회로를 구성하는 반도체 칩과,
    상기 칩이 고착되는 헤더와,
    상기 칩의 전극 패드에 대응하여 배치되는 복수의 리드와,
    상기 전극 패드 및 상기 리드를 접속하는 접속 수단과,
    상기 칩, 헤더 및 리드를 밀봉하는 수지층
    을 포함하고,
    상기 헤더에는 상기 2개의 리드 사이로 연장되는 돌기부를 적어도 하나 형성하며, 상기 전극 패드 중 어느 하나와 접속하는 상기 접속 수단을 상기 돌기부 또는 상기 돌기부 부근에 고착하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 전극 패드 중 어느 하나는 상기 소스 단자용 전극 패드 중 하나인 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판에 적어도 2개의 FET, 1개의 입력 단자용 전극 패드, 적어도 1개의 제어 단자용 전극 패드, 2개의 출력 단자용 전극 패드 및 1개의 접지 단자용 전극 패드 또는 용량 단자용 전극 패드를 형성하여, 스위치 회로를 구성하는 반도체 칩과,
    상기 칩이 고착되는 헤더와,
    상기 칩의 전극 패드에 대응하여 배치되는 복수의 리드와,
    상기 전극 패드 및 상기 리드를 접속하는 접속 수단과,
    상기 칩, 헤더 및 리드를 밀봉하는 수지층
    을 포함하며,
    상기 헤더에는 상기 2개의 리드 사이로 연장되는 돌기부를 적어도 하나 형성하며, 상기 접지 단자용 전극 패드 또는 용량 단자용 전극 패드와 접속하는 상기 접속 수단을 상기 돌기부 또는 상기 돌기부 부근에 고착하는 것을 특징으로 하는반도체 장치.
  5. 제1항, 제2항 또는 제4항 중 어느 한 항에 있어서,
    상기 칩은 상기 헤더 상에서, 상기 돌기부로부터 이격되는 방향으로 벗어난 위치에 고착하는 것을 특징으로 하는 반도체 장치.
  6. 제1항, 제2항 또는 제4항 중 어느 한 항에 있어서,
    상기 돌기부 또는 상기 돌기부 부근에 고착하는 상기 접속 수단은, 상기 칩 상으로 연장되는 것을 특징으로 하는 반도체 장치.
  7. 제1항, 제2항 또는 제4항 중 어느 한 항에 있어서,
    상기 돌기부 또는 상기 돌기부 부근과 접속하는 상기 전극 패드는, 상기 칩의 변을 따라 배치되는 다른 전극 패드보다 상기 칩의 중앙부쪽에 배치되는 것을 특징으로 하는 반도체 장치.
  8. 제1항, 제2항 또는 제4항 중 어느 한 항에 있어서,
    상기 돌기부 또는 상기 돌기부 부근과 상기 전극 패드를 접속하는 접속 수단은 M자 형상의 루프로 고착되는 것을 특징으로 하는 반도체 장치.
  9. 제1항, 제2항 또는 제4항 중 어느 한 항에 있어서,
    상기 칩은 도전성 접착제 또는 비도전성 접착제에 의해 상기 헤더에 고착되는 것을 특징으로 하는 반도체 장치.
  10. 제1항 또는 제4항에 있어서,
    상기 돌기부를 사이에 두고 배치되는 상기 리드는 상기 돌기부에 의해 고주파적으로 분리되는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004016940B4 (de) * 2004-04-06 2019-08-08 Continental Automotive Gmbh Schaltungsträger für einen Halbleiterchip und ein Bauelement mit einem Halbleiterchip
US20070200210A1 (en) * 2006-02-28 2007-08-30 Broadcom Corporation Methods and apparatus for improved thermal performance and electromagnetic interference (EMI) shielding in integrated circuit (IC) packages
JP6535509B2 (ja) * 2014-05-12 2019-06-26 ローム株式会社 半導体装置
CN111587538B (zh) 2018-01-11 2022-03-11 株式会社村田制作所 开关模块
WO2021202076A1 (en) * 2020-04-03 2021-10-07 Cree, Inc. Stacked rf circuit topology using transistor die with through silicon carbide vias on gate and/or drain

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6604965A (ko) * 1966-04-14 1967-10-16
JPS53135574A (en) * 1977-05-02 1978-11-27 Hitachi Ltd Lead frame
JPH04280664A (ja) * 1990-10-18 1992-10-06 Texas Instr Inc <Ti> 半導体装置用リードフレーム
US5294826A (en) * 1993-04-16 1994-03-15 Northern Telecom Limited Integrated circuit package and assembly thereof for thermal and EMI management
JP2944403B2 (ja) * 1993-12-24 1999-09-06 日本電気株式会社 半導体装置
US5519576A (en) * 1994-07-19 1996-05-21 Analog Devices, Inc. Thermally enhanced leadframe
JP3907743B2 (ja) * 1995-05-11 2007-04-18 ローム株式会社 半導体装置
JPH09283690A (ja) * 1996-04-08 1997-10-31 Murata Mfg Co Ltd 半導体集積回路用リードフレーム
US5859387A (en) * 1996-11-29 1999-01-12 Allegro Microsystems, Inc. Semiconductor device leadframe die attach pad having a raised bond pad
JP2891233B2 (ja) * 1997-04-11 1999-05-17 日本電気株式会社 半導体装置
US6121674A (en) * 1998-02-23 2000-09-19 Micron Technology, Inc. Die paddle clamping method for wire bond enhancement
US6114756A (en) * 1998-04-01 2000-09-05 Micron Technology, Inc. Interdigitated capacitor design for integrated circuit leadframes
JP3770763B2 (ja) * 1999-12-07 2006-04-26 ローム株式会社 電気機器駆動装置
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
US6627977B1 (en) * 2002-05-09 2003-09-30 Amkor Technology, Inc. Semiconductor package including isolated ring structure

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