JP2022153454A5 - - Google Patents

Claims (3)

1. 第１のＥＬ表示素子と、第２のＥＬ表示素子と、第１の画素回路と、第２の画素回路と、を有し、
   前記第１のＥＬ表示素子は、第１の画素電極を有し、
   前記第１のＥＬ表示素子は、前記第１の画素回路と導通し、
   前記第２のＥＬ表示素子は、第２の画素電極を有し、
   前記第２のＥＬ表示素子は、前記第２の画素回路と導通し、
   前記第１のＥＬ表示素子と前記第２のＥＬ表示素子は、赤または緑に対応する表示素子であり、
   前記第１の画素回路は、前記第２の画素回路の隣に設けられ、
   前記第１の画素回路は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第１のゲート線と、第１の配線と、第２の配線と、を有し、
   前記第２の画素回路は、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、第２のゲート線と、前記第１の配線と、第３の配線と、を有し、
   前記第１のトランジスタのゲートは、前記第２のトランジスタのソースまたはドレインの一方と導通し、
   前記第１のトランジスタのゲートは、前記第１の容量素子の一方の電極と導通し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第１の画素電極と導通し、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第１の配線と導通し、
   前記第１のゲート線は、前記第２のトランジスタのゲートとして機能する領域を有し、
   前記第２のトランジスタのソースまたはドレインの他方は、前記第２の配線と導通し、
   前記第１の容量素子の他方の電極は、前記第１の配線と導通し、
   前記第３のトランジスタのゲートは、前記第４のトランジスタのソースまたはドレインの一方と導通し、
   前記第３のトランジスタのゲートは、前記第２の容量素子の一方の電極と導通し、
   前記第３のトランジスタのソースまたはドレインの一方は、前記第２の画素電極と導通し、
   前記第３のトランジスタのソースまたはドレインの他方は、前記第１の配線と導通し、
   前記第２のゲート線は、前記第４のトランジスタのゲートとして機能する領域を有し、
   前記第４のトランジスタのソースまたはドレインの他方は、前記第３の配線と導通し、
   前記第２の容量素子の他方の電極は、前記第１の配線と導通し、
   前記第１の画素電極は、前記第１のトランジスタのチャネル形成領域と重なる領域を有し、
   前記第２の画素電極は、前記第３のトランジスタのチャネル形成領域と重なる領域を有し、
   前記第１の画素電極は、前記第２のトランジスタのチャネル形成領域と重ならず、
   前記第１の画素電極は、前記第３のトランジスタのチャネル形成領域と重ならず、
   前記第１の画素電極は、前記第４のトランジスタのチャネル形成領域と重なる領域を有する、ＥＬ表示装置。
2. 第１のＥＬ表示素子と、第２のＥＬ表示素子と、第１の画素回路と、第２の画素回路と、を有し、
   前記第１のＥＬ表示素子は、第１の画素電極を有し、
   前記第１のＥＬ表示素子は、前記第１の画素回路と導通し、
   前記第２のＥＬ表示素子は、第２の画素電極を有し、
   前記第２のＥＬ表示素子は、前記第２の画素回路と導通し、
   前記第１のＥＬ表示素子と前記第２のＥＬ表示素子は、赤または緑に対応する表示素子であり、
   前記第１の画素回路は、前記第２の画素回路の隣に設けられ、
   前記第１の画素回路は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第１のゲート線と、第１の配線と、第２の配線と、を有し、
   前記第２の画素回路は、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、第２のゲート線と、前記第１の配線と、第３の配線と、を有し、
   前記第１のトランジスタのゲートは、前記第２のトランジスタのソースまたはドレインの一方と導通し、
   前記第１のトランジスタのゲートは、前記第１の容量素子の一方の電極と導通し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第１の画素電極と導通し、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第１の配線と導通し、
   前記第１のゲート線は、前記第２のトランジスタのゲートとして機能する領域を有し、
   前記第２のトランジスタのソースまたはドレインの他方は、前記第２の配線と導通し、
   前記第１の容量素子の他方の電極は、前記第１の配線と導通し、
   前記第３のトランジスタのゲートは、前記第４のトランジスタのソースまたはドレインの一方と導通し、
   前記第３のトランジスタのゲートは、前記第２の容量素子の一方の電極と導通し、
   前記第３のトランジスタのソースまたはドレインの一方は、前記第２の画素電極と導通し、
   前記第３のトランジスタのソースまたはドレインの他方は、前記第１の配線と導通し、
   前記第２のゲート線は、前記第４のトランジスタのゲートとして機能する領域を有し、
   前記第４のトランジスタのソースまたはドレインの他方は、前記第３の配線と導通し、
   前記第２の容量素子の他方の電極は、前記第１の配線と導通し、
   前記第１の画素電極は、前記第１のトランジスタのチャネル形成領域と重なる領域を有し、
   前記第１の画素電極は、前記第１の容量素子と重なる領域を有し、
   前記第２の画素電極は、前記第３のトランジスタのチャネル形成領域と重なる領域を有し、
   前記第２の画素電極は、前記第２の容量素子と重なる領域を有し、
   前記第１の画素電極は、前記第２のトランジスタのチャネル形成領域と重ならず、
   前記第１の画素電極は、前記第３のトランジスタのチャネル形成領域と重ならず、
   前記第１の画素電極は、前記第４のトランジスタのチャネル形成領域と重なる領域を有する、ＥＬ表示装置。
3. 請求項１または２に記載のＥＬ表示装置を有する電子機器。