JP2022133310A - 貫通電極基板及びその製造方法、並びに実装基板 - Google Patents

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Abstract

【課題】貫通孔が設けられている領域に素子を配置することができる貫通電極基板及びその製造方法を提供する。【解決手段】貫通電極基板１０の製造方法は、第１面１３及び第１面の反対側に位置する第２面を含むとともに貫通孔２０が設けられた基板１２を準備する工程と、基板の第１面に、貫通孔を塞ぐ封止層を設ける工程と、貫通孔の内部に、貫通孔の側壁に沿って延びる第１部分と、第１部分に接続され、封止層に沿って広がる第２部分２４と、を有する貫通電極２２を形成する電極形成工程と、封止層を除去する工程と、を備える。【選択図】図１

Description

本開示の実施形態は、貫通電極基板及びその製造方法に関する。また、本開示の実施形態は、貫通電極基板を備えた実装基板に関する。
第１面及び第２面を含む基板と、基板に設けられた複数の貫通孔と、貫通孔の内部に設けられた電極と、を備える部材、いわゆる貫通電極基板が、様々な用途で利用されている。例えば、貫通電極基板は、ＬＳＩの実装密度を高めるために複数のＬＳＩチップを積層させる際に２つのＬＳＩチップの間に介在させるインターポーザとして利用される。また、貫通電極基板は、ＬＳＩチップなどの素子とマザーボードなどの実装基板との間に介在されることもある。なお、以下の記載において、貫通孔の内部に設けられた電極のことを、貫通電極と称することもある。
貫通電極の例として、いわゆるフィルドビアやコンフォーマルビアが知られている。フィルドビアの場合、貫通電極は、貫通孔の内部に充填された銅などの導電性材料を含む。図３７に、フィルドビアとして構成された貫通電極２２を備える貫通電極基板の一例を示す。コンフォーマルビアの場合、貫通電極は、例えば特許文献１に開示されているように、孔の側壁に沿って広がる壁面導電層と、基板の第１面上に設けられた第１面導電層と、基板の第２面上に設けられた第２面導電層と、を含む。図３８に、コンフォーマルビアとして構成された貫通電極２２を備える貫通電極基板の一例を示す。
特開２０１５－１０３５８６号公報
貫通電極基板の表面の面積を有効に活用するためには、基板のうち貫通孔が設けられている領域にＬＳＩチップなどの素子を配置可能であることが好ましい。しかしながら、コンフォーマルビアの場合、貫通電極が貫通孔の壁面及び基板の表面に位置するので、基板のうち貫通孔が設けられている領域に素子を配置することができない。
本開示の実施形態は、このような点を考慮してなされたものであり、基板のうち貫通孔が設けられている領域に素子を配置することができる貫通電極基板及びその製造方法を提供することを目的とする。
本開示の一実施形態は、第１面及び前記第１面の反対側に位置する第２面を含むとともに貫通孔が設けられた基板を準備する工程と、前記基板の前記第１面に、前記貫通孔を塞ぐ封止層を設ける工程と、前記貫通孔の内部に、前記貫通孔の側壁に沿って延びる第１部分と、前記第１部分に接続され、前記封止層に沿って広がる第２部分と、を有する貫通電極を形成する電極形成工程と、前記封止層を除去する工程と、を備える、貫通電極基板の製造方法である。
本開示の一実施形態による貫通電極基板の製造方法は、前記基板の前記第１面側に、前記貫通電極の前記第２部分に接続された導電層を有する配線層を形成する工程を更に備えていてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記基板の前記第１面の面方向において、前記配線層の前記導電層のうち前記貫通電極の前記第２部分に接続されている部分の寸法が、前記貫通電極の前記第２部分の寸法よりも小さくなっていてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記導電層は、前記基板の前記第１面の法線方向に沿って見た場合に前記貫通電極の前記第２部分に重なり、且つ前記第２部分に囲われる輪郭を有する電極部を含んでいてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記導電層は、複数の前記電極部を含んでいてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記導電層は、前記基板の前記第１面の法線方向に沿って見た場合に前記貫通電極の前記第２部分の輪郭と交差する導線部を含んでいてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記導電層は、複数の前記導線部を含んでいてもよい。
本開示の一実施形態による貫通電極基板の製造方法において、前記基板は、ガラスを含んでいてもよい。
本開示の一実施形態は、第１面及び前記第１面の反対側に位置する第２面を含むとともに貫通孔が設けられた基板と、前記基板の前記貫通孔の内部に設けられた貫通電極と、を備え、前記貫通電極は、前記貫通孔の側壁に沿って広がる第１部分と、前記第１部分に接続され、前記基板の前記第１面側において前記貫通孔の側壁に接するように前記第１面の面方向において広がる第２部分と、を有し、前記貫通孔の内部において対向する前記第１部分の表面の間に中空部が存在する、貫通電極基板である。
本開示の一実施形態による貫通電極基板において、前記貫通電極の前記第２部分が、前記基板の前記第１面と同一平面上に位置していてもよい。
本開示の一実施形態による貫通電極基板において、前記基板の前記第１面の面方向における前記貫通孔の寸法が、前記第１面から前記第２面に向かうにつれて増加していてもよい。
本開示の一実施形態による貫通電極基板において、前記基板は、ガラスを含んでいてもよい。
本開示の一実施形態による貫通電極基板において、前記基板には、複数の前記貫通孔及び複数の前記貫通電極が形成されており、前記基板の前記第１面において、前記貫通電極の前記第２部分が均一に分布していてもよい。
本開示の一実施形態による貫通電極基板は、前記基板の前記第１面側に設けられ、前記貫通電極の前記第２部分に接続された導電層を有する配線層を更に備えていてもよい。
本開示の一実施形態による貫通電極基板において、前記基板の前記第１面の面方向において、前記配線層の前記導電層のうち前記貫通電極の前記第２部分に接続されている部分の寸法が、前記貫通電極の前記第２部分の寸法よりも小さくなっていてもよい。
本開示の一実施形態による貫通電極基板において、前記導電層は、前記基板の前記第１面の法線方向に沿って見た場合に前記貫通電極の前記第２部分に重なり、且つ前記第２部分に囲われる輪郭を有する電極部を含んでいてもよい。
本開示の一実施形態による貫通電極基板において、前記導電層は、複数の前記電極部を含んでいてもよい。
本開示の一実施形態による貫通電極基板において、前記導電層は、前記基板の前記第１面の法線方向に沿って見た場合に前記貫通電極の前記第２部分の輪郭と交差する導線部を含んでいてもよい。
本開示の一実施形態による貫通電極基板において、前記導電層は、複数の前記導線部を含んでいてもよい。
本開示の一実施形態による貫通電極基板において、前記配線層は、有機材料を含む絶縁層と、無機材料を含む応力緩和層と、を更に有していてもよい。
本開示の一実施形態による貫通電極基板において、前記配線層は、前記基板の前記第１面上に位置する前記導電層及び前記絶縁層を含む第１配線層と、前記第１配線層上に位置する前記導電層及び前記絶縁層を含む第２配線層と、を有し、前記応力緩和層は、前記基板の前記第１面と前記第１配線層の前記絶縁層との間、若しくは、前記第１配線層の前記絶縁層と前記第２配線層の前記絶縁層との間、の少なくともいずれかに位置していてもよい。
本開示の一実施形態は、貫通電極基板と、前記貫通電極基板に搭載された素子と、を備え、前記貫通電極基板は、第１面から前記第１面の反対側に位置する第２面へ貫通する貫通孔が設けられた基板と、前記基板の前記貫通孔の内部に設けられた貫通電極と、を備え、前記貫通電極は、前記貫通孔の側壁に沿って広がる第１部分と、前記第１部分に接続され、前記基板の前記第１面側において前記貫通孔の側壁に接するように前記第１面の面方向において広がる第２部分と、を有し、前記貫通孔の内部において対向する前記第１部分の表面の間に中空部が存在し、前記貫通電極基板は、前記貫通電極の前記第２部分上に位置する電極部を更に備え、前記素子は、前記電極部に接続された端子を有する、実装基板である。
本開示の実施形態に係る貫通電極基板によれば、基板のうち貫通孔が設けられている領域に素子を配置することができる。
本開示の実施の形態に係る貫通電極基板を示す平面図である。 図１の貫通電極基板をII－II方向から見た断面図である。 図２の貫通電極基板の貫通電極を拡大して示す断面図である。 図１の貫通電極基板が更に配線層を備える例を示す断面図である。 図４に示す例における貫通電極基板の平面図である。 貫通電極基板のその他の例を示す平面図である。 貫通電極基板のその他の例を示す平面図である。 基板にレジスト層を設ける工程を示す図である。 基板に貫通孔を形成する工程を示す図である。 基板の第１面側に封止層を設ける工程を示す図である。 第２面側から基板上に第１層を設ける工程を示す図である。 第１層上にレジスト層を設ける工程を示す図である。 第１層上に第２層を設ける工程を示す図である。 封止層上の第２層の厚みを増加させる工程を示す図である。 レジスト層を除去する工程を示す図である。 第１層の一部を除去する工程を示す図である。 封止層を除去する工程を示す図である。 比較の形態に係る貫通電極基板の製造方法を説明する図である。 比較の形態に係る貫通電極基板の製造方法を説明する図である。 比較の形態に係る貫通電極基板の製造方法を説明する図である。 本開示の実施の形態に係る貫通電極基板を備える実装基板の一例を示す断面図である。 図１９に示す例における実装基板を示す平面図である。 実装基板のその他の例を示す断面図である。 第１変形例に係る貫通電極基板を示す断面図である。 第１変形例に係る貫通電極基板を示す平面図である。 第２変形例に係る貫通電極基板を示す断面図である。 第２変形例に係る貫通電極基板を示す平面図である。 第３変形例に係る貫通電極基板を示す断面図である。 第３変形例に係る貫通電極基板を備える実装基板を示す断面図である。 第３変形例に係る貫通電極基板の製造方法を説明する図である。 第３変形例に係る貫通電極基板の製造方法を説明する図である。 第３変形例に係る貫通電極基板の製造方法を説明する図である。 第３変形例に係る貫通電極基板の製造方法を説明する図である。 第３変形例に係る貫通電極基板の製造方法を説明する図である。 第４変形例に係る貫通電極基板を示す断面図である。 第５変形例に係る貫通電極基板を示す断面図である。 第６変形例に係る貫通電極基板を示す断面図である。 第７変形例に係る貫通電極基板を示す断面図である。 フィルドビアを備える従来の貫通電極基板を示す図である。 コンフォーマルビアを備える従来の貫通電極基板を示す図である。 本開示の実施形態に係る貫通電極基板が搭載される製品の例を示す図である。 実施例１における貫通電極基板を示す断面図である。 比較例１における貫通電極基板を示す断面図である。
以下、本開示の実施形態に係る貫通電極基板の構成及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本開示の実施形態の一例であって、本開示はこれらの実施形態に限定して解釈されるものではない。また、本明細書において、「基板」、「基材」、「シート」や「フィルム」など用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基板」や「基材」は、シートやフィルムと呼ばれ得るような部材も含む概念である。更に、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」や「直交」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。また、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
以下、図１乃至図１５を参照して、本開示の実施の形態について説明する。
貫通電極基板
まず、図１及び図２を参照して、本実施の形態に係る貫通電極基板１０について説明する。図１は、貫通電極基板１０を示す平面図である。図２は、一点鎖線に沿って切断した図１の貫通電極基板１０をII－II方向から見た断面図である。
貫通電極基板１０は、基板１２、基板１２に設けられた複数の貫通孔２０、及び、貫通孔２０の内部に設けられた貫通電極２２を備える。以下、貫通電極基板１０の各構成要素について説明する。
（基板）
基板１２は、第１面１３及び第１面１３の反対側に位置する第２面１４を含む。基板１２は、一定の絶縁性を有する材料から構成されている。例えば、基板１２は、ガラス基板、石英基板、サファイア基板、樹脂基板、シリコン基板、炭化シリコン基板、アルミナ(Al2O3)基板、窒化アルミ(AlN)基板、酸化ジリコニア(ZrO2)基板など、又は、これらの基板が積層されたものである。基板１２は、アルミニウム基板、ステンレス基板など、導電性を有する材料から構成された基板を含んでいてもよい。
基板１２の厚さは特に制限はないが、例えば、１００μｍ以上且つ８００μｍ以下の厚さの基板１２を使用することが好ましい。より好ましくは、基板１２は、２００μｍ以上且つ６００μｍ以下の厚さを有する。基板１２の厚さを１００μｍ以上とすることにより、基板１２のたわみが大きくなることを抑制できる。このため、製造工程における基板１２のハンドリングが困難になったり、基板１２上に形成する薄膜等の内部応力に起因して基板１２が反ってしまったりすることを抑制できる。また、基板１２の厚さを８００μｍ以下とすることにより、基板１２に貫通孔２０を形成する工程に要する時間が長くなり、貫通電極基板１０の製造コストが上昇してしまうことを抑制できる。
（貫通孔）
貫通孔２０は、基板１２の第１面１３から第２面１４に至るよう基板１２に設けられる。第１面１３の面方向Ｄ１における貫通孔２０の寸法Ｓ１は、基板１２の厚み方向の各位置において、例えば２０μｍ以上且つ１５０μｍ以下の範囲内である。また、面方向Ｄ１において隣接する２つの貫通孔２０の間の間隔Ｐ、すなわち貫通孔２０の配列ピッチは、例えば４０μｍ以上且つ３００μｍ以下の範囲内である。なお、第１面１３の面方向Ｄ１における貫通孔の寸法Ｓ１とは、第１面１３に平行な任意の平面で貫通孔２０を切断した場合の、貫通孔２０の開口幅の最大値である。また、面方向Ｄ１とは、第１面１３に平行な方向である。なお、図１及び図２において、符号Ｓ１１は、基板１２の第１面１３上における貫通孔２０の寸法を表す。また、図２において、符号Ｓ１１は、基板１２の第２面１４上における貫通孔２０の寸法を表す。
（貫通電極）
貫通電極２２は、貫通孔２０の内部に設けられた、導電性を有する部材である。貫通電極２２は、図２に示すように、少なくとも第１部分２３及び第２部分２４を有する。第１部分２３は、第１面１３側から第２面１４側まで至るように貫通孔２０の側壁２１に沿って広がる部分である。第２部分２４は、第１部分２３の第１面１３側の端部において第１部分２３に接続され、第１面１３側において貫通孔２０の側壁２１に接するように第１面１３の面方向Ｄ１において広がる部分である。
図２に示すように、貫通電極２２は、第３部分２５を更に有していてもよい。第３部分２５は、第１部分２３の第２面１４側の端部において第１部分２３に接続され、且つ、第２面１４上に設けられた部分である。
図３は、図２の貫通電極基板１０の貫通電極２２を拡大して示す断面図である。貫通電極２２の第２部分２４は、好ましくは、基板１２の第１面１３と同一平面上に位置している。なお、「同一平面上」とは、基板１２の第１面１３の法線方向における、第１面１３の位置と第２部分２４の外面２４ａの位置との差ΔＨが、１μｍ以下であることを意味する。差ΔＨは、反射式共焦点レーザ顕微鏡又は触針式段差計を用いて測定することができる。なお、図３においては、第２部分２４の外面２４ａが第１面１３よりも外方へ突出する例を示すが、これに限られることはない。図示はしないが、差ΔＨが１μｍ以下である限りにおいて、第２部分２４の外面２４ａが第１面１３よりも内方へ凹んでいてもよい。
貫通電極２２が導電性を有する限りにおいて、貫通電極２２の形成方法は特には限定されない。例えば、貫通電極２２は、蒸着法やスパッタリング法などの物理成膜法で形成されていてもよく、化学成膜法やめっき法で形成されていてもよい。また、貫通電極２２は、導電性を有する単一の層から構成されていてもよく、若しくは、導電性を有する複数の層を含んでいてもよい。ここでは、図３に示すように、貫通電極２２が、導電性を有する第１層２２ａ及び第２層２２ｂを含む例について説明する。
第１層２２ａは、いわゆるシード層であり、めっき処理によって第２層２２ｂを形成する電解めっき工程の際に、めっき液中の金属イオンを析出させて第２層２２ｂを成長させるための土台となる、導電性を有する層である。第１層２２ａの材料としては、好ましくは、基板１２の材料に対する高い密着性を有する導電性材料が用いられる。例えば、第１層２２ａの材料として、チタン、モリブデン、タングステン、タンタル、ニッケル、クロム、アルミニウム、これらの化合物、これらの合金など、又はこれらを積層したものを使用することができる。また、第１層２２ａの材料として、第２層２２ｂが基板１２の内部に拡散することを抑制する材料を使用してもよい。例えば、第２層２２ｂが銅を含む場合、第１層２２ａの材料として、窒化チタン、窒化モリブデン、窒化タンタル等、又はこれらを積層したものを用いることができる。また、第１層２２ａの材料として、第２層２２ｂと同一の材料を用いてもよい。例えば、第２層２２ｂが銅を含む場合、第１層２２ａも銅を含んでいてもよい。第１層２２ａが銅を含む場合、基板１２と第１層２２ａとの密着性を向上させるため、基板１２と第１層２２ａとの間に、チタン又は窒化チタンなどの、基板１２に対する高い密着性を有する金属材料の層を設けてもよい。また、第１層２２ａが十分な厚み及び導電性を有する場合、第２層２２ｂを設けず、第１層２２ａが貫通電極２２を構成してもよい。
第１層２２ａ上に第２層２２ｂが設けられる場合、第１層２２ａの厚さは、例えば０．２μｍ以下である。第２層２２ｂが設けられない場合、第１層２２ａの厚さは、例えば１μｍ以上且つ１０μｍ以下である。
第２層２２ｂは、貫通電極２２の導電性を高めるために第１層２２ａ上に設けられる、導電性を有する層である。第２層２２ｂの材料としては、好ましくは、第１層２２ａに対する高い密着性を有し、且つ高い導電性を有する導電性材料が用いられる。例えば、第２層２２ｂの材料として、銅、金、銀、白金、ロジウム、スズ、アルミニウム、ニッケル、クロムなどの金属又はこれらを用いた合金など、あるいはこれらを積層したものを使用することができる。第２層２２ｂの厚さは、例えば１μｍ以上且つ１０μｍ以下の範囲内である。
第２層２２ｂの厚みは、貫通電極２２に対して求められる導電性に応じて定められる。例えば、貫通電極２２が電源ラインや接地ラインを導通させるための部材である場合、十分な厚さを有する第２層２２ｂが用いられる。また、貫通電極２２が微弱な電気信号を導通させるための部材である場合、小さな厚みを有する第２層２２ｂを用いてもよい。又は、第２層２２ｂを設けることなく第１層２２ａのみを貫通孔２０に設けて貫通電極２２を構成してもよい。
貫通電極２２は、貫通孔２０の内部に中空部が形成されるように構成されている。中空部とは、貫通孔２０の内部の領域のうち第１層２２ａや第２層２２ｂなどの固体が存在しない領域のことである。言い換えると、中空部２６は、図３に示すように、貫通孔２０の内部の領域のうち、貫通孔２０の内部において対向する第１部分２３の表面２３ａの間の領域である。表面２３ａとは、第１部分２３の面のうち貫通孔２０の側壁の側の面とは反対側に位置する面である。第１面１３の面方向Ｄ１における中空部２６の寸法Ｓ５は、例えば、基板１２の厚み方向の同一の位置において測定した場合の寸法Ｓ１の２０％以上且つ９０％以下である。
貫通孔２０の内部に中空部２６が形成されるように貫通電極２２を形成することにより、貫通孔２０の内部が完全に貫通電極２２によって充填される場合に比べて、貫通電極２２の形成に要する時間を短縮することができる。
なお、図示はしないが、樹脂などの絶縁性を有する材料が中空部２６に設けられていてもよい。これにより、貫通電極基板１０の製造工程において中空部２６に現像液や洗浄液などの処理液が浸入することを抑制することができる。
図２に示すように、好ましくは、基板１２の第１面１３の面方向Ｄ１における貫通孔２０の寸法Ｓ１は、第１面１３から第２面１４に向かうにつれて増加している。言い換えると、貫通孔２０は、第１面１３に向かうにつれて細くなるテーパ形状を有している。これによって、後述する封止層１７を貫通電極２２の第２部分２４から剥がす際に第２部分２４が引っ張られて第１面１３側へ移動してしまうことを抑制することができる。なお、貫通孔２０が全域にわたってテーパ形状を有する必要はない。貫通電極２２が封止層１７に引っ張られて移動することを抑制することができる限りにおいて、貫通孔２０の形状として様々な形状を採用することができる。
基板１２の第１面１３における貫通孔２０の寸法Ｓ１１は、例えば１０μｍ以上且つ１００μｍ以下である。また、基板１２の第２面１４側における貫通孔２０の寸法Ｓ１２は、例えば２０μｍ以上且つ２００μｍ以下である。
図１に示すように、好ましくは、複数の貫通電極２２の第２部分２４は、基板１２の第１面１３において均一に分布している。例えば、面方向Ｄ１において基板１２を仮想的にＮ等分した場合の、Ｎ個の領域に形成された貫通孔２０の数が、平均値±２０％の範囲内になる。ここで、Ｎは適切な整数であり、例えば１６である。
（配線層）
図４に示すように、貫通電極基板１０は、基板１２の第１面１３側に設けられた配線層３０を更に備えていてもよい。配線層３０は、貫通電極２２の第２部分２４に接続された導電層３１を少なくとも有する。図４に示す例において、導電層３１は、貫通電極２２の第２部分２４上に設けられた電極部３３を含む。電極部３３は、例えば、後述する素子５１の端子５２に接続されるバンプである。導電層３１の材料としては、金属など、導電性を有する材料が用いられる。
図５Ａは、図４に示す例の貫通電極基板１０を示す平面図である。図５Ａに示すように、貫通電極２２の第２部分２４及び電極部３３はいずれも、平面視において円形状を有する。また、電極部３３は、基板１２の法線方向に沿って見た場合に貫通電極２２の第２部分２４に重なっている。また、電極部３３は、基板１２の法線方向に沿って見た場合に貫通電極２２の第２部分２４によって囲われる輪郭を有する。例えば、第１面１３の面方向Ｄ１において、電極部３３の寸法Ｓ３は、第２部分２４の寸法Ｓ２よりも小さい。
図５Ｂ及び図５Ｃはそれぞれ、貫通電極基板１０のその他の例を示す平面図である。平面視における電極部３３の形状は任意である。例えば、図５Ｂに示すように、電極部３３は、平面視において楕円形状を有していてもよい。この場合、楕円形状の電極部３３の、長軸方向における寸法Ｓ３は、第２部分２４の寸法Ｓ２よりも小さくなっていてもよい。また、図５Ｃに示すように、電極部３３は、平面視において四角形状を有していてもよい。この場合、四角形状の電極部３３の一辺の寸法Ｓ３は、第２部分２４の寸法Ｓ２よりも小さくなっていてもよい。
平面視における貫通電極２２の第２部分２４の形状も任意である。
貫通電極基板の製造方法
以下、貫通電極基板１０の製造方法の一例について、図６乃至図１５を参照して説明する。
（第１レジスト層形成工程）
まず、基板１２を準備する。次に、図６に示すように、基板１２の第２面１４に第１レジスト層１６を設ける。第１レジスト層１６は、基板１２の第２面１４のうち貫通孔２０が形成されない領域を覆うよう設けられる。基板１２の第２面１４のうち貫通孔２０が形成される領域には、第１レジスト層１６の開口部１６ａが位置する。
（貫通孔形成工程）
その後、第１レジスト層１６の開口部１６ａにおいて基板１２を第２面１４側から加工して、図７に示すように、基板１２に複数の貫通孔２０を形成する。基板１２を加工する方法としては、反応性イオンエッチング法、深掘り反応性イオンエッチング法などのドライエッチング法や、ウェットエッチング法などを用いることができる。続いて、第１レジスト層１６を除去する。このようにして、貫通孔２０が設けられた基板１２を準備することができる。
好ましくは、図７に示すように、貫通孔２０が、第２面１４側から第１面１３側に向かうにつれて細くなるテーパ形状を有するよう、基板１２を加工する。例えば、貫通孔２０は、第２面１４側において約５０μｍの寸法Ｓ１２を有し、また、第１面１３側において約３０μｍの寸法Ｓ１１を有する。
基板１２がガラスを含む場合、基板１２をウェットエッチングするためのエッチング液としては、フッ化水素（ＨＦ）、フッ化アンモニウム（ＮＨ４Ｆ）とフッ化水素の混合液、いわゆるバッファードフッ酸などを用いることができる。また、基板１２がシリコンを含む場合、基板１２をウェットエッチングするためのエッチング液としては、水酸化カリウム（ＫＨ）、テトラメチルアンモニアハイドロオキサイド（ＴＭＡＨ）、エチレンジアミンピロカテコール（ＥＤＰ）、水和ヒドラジン（Ｎ２Ｈ４・Ｈ２Ｏ）などを用いることができる。
ドライエッチング法としては、プラズマを用いたドライエッチングＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ボッシュプロセスを用いたＤＲＩＥ（Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ ＥｔｃｈｉｎｇＲＩＥ）法、サンドブラスト法等を用いることができる。
なお、基板１２にレーザを照射することによって基板１２に貫通孔２０を形成してもよい。この場合、第１レジスト層１６は設けられていなくてもよい。レーザ加工のためのレーザとしては、エキシマレーザ、Ｎｄ：ＹＡＧレーザ、フェムト秒レーザ等を用いることができる。Ｎｄ：ＹＡＧレーザを採用する場合、波長が１０６４ｎｍの基本波、波長が５３２ｎｍの第２高調波、波長が３５５ｎｍの第３高調波等を用いることができる。
また、レーザ照射とウェットエッチングを適宜組み合わせることもできる。具体的には、まず、レーザ照射によって基板１２のうち貫通孔２０が形成されるべき領域に変質層を形成する。続いて、基板１２をフッ化水素などに浸漬して、変質層をエッチングする。これによって、基板１２に貫通孔２０を形成することができる。
なお、図６及び図７においては、基板１２を第２面１４側から加工して基板１２に貫通孔２０を形成する例を示したが、これに限られることはない。例えば、基板１２を第１面１３側から加工して、基板１２に貫通孔２０を形成してもよい。また、基板１２を第１面１３側及び第２面１４側の両方から加工して、基板１２に貫通孔２０を形成してもよい。
（封止層形成工程）
次に、図８に示すように、基板１２の第１面１３に、貫通孔２０を塞ぐ封止層１７を設ける。封止層１７は、上述の貫通電極２２の第２部分２４を貫通孔２０の内部に成膜する際の土台となる層である。封止層１７は、例えば、ポリエチレンテレフタレートなどの樹脂を含む基材層と、基材層に積層され、基板１２の第１面１３に貼り付けられる粘着層と、を含む。封止層１７は、例えばダイシングテープである。
好ましくは、封止層１７の粘着層は、紫外線などの光を照射されることによって硬化する光硬化性樹脂を含む。この場合、封止層１７上に貫通電極２２の第２部分２４を形成した後、封止層１７に紫外線などの光を照射することにより、封止層１７の粘着層を硬化させて封止層１７を容易に基板１２の第１面１３から剥がすことができる。
（電極形成工程）
次に、貫通孔２０の内部に貫通電極２２を形成する電極形成工程を実施する。電極形成工程においては、まず、図９に示すように、基板１２の第２面１４側から、基板１２の第２面１４、貫通孔２０の側壁２１、及び封止層１７のうち貫通孔２０を塞ぐ部分に第１層２２ａを形成する。第１層２２ａを形成する方法としては、例えば、蒸着法やスパッタリング法などの物理成膜法や、化学成膜法などを用いることができる。
続いて、図１０に示すように、基板１２の第２面１４上の第１層２２ａに部分的に第２レジスト層１８を形成する。具体的には、第２面１４のうち貫通電極２２の第３部分２５が設けられない領域が第２レジスト層１８によって覆われるよう、第２レジスト層１８を形成する。
続いて、図１１に示すように、電解めっきにより、第１層２２ａ上に第２層２２ｂを形成する。具体的には、基板１２の第２面１４側からめっき液を供給し、また、第１層２２ａに通電する。これによって、側壁２１上、封止層１７上、及び第２面１４上に、封止層１７に沿って広がる第１層２２ａ及び第２層２２ｂを形成することができる。第１層２２ａ及び第２層２２ｂのうち、側壁２１に沿って延びる部分が、貫通電極２２の第１部分２３になり、封止層１７に沿って広がる部分が、貫通電極２２の第２部分２４になり、第２面１４に沿って広がる部分が、第３部分２５となる。好ましくは、図１２に示すように、封止層１７に形成される第１層２２ａ及び第２層２２ｂの厚みＴ２が、貫通孔２０の側壁２１に形成される第１層２２ａ及び第２層２２ｂの厚みＴ１よりも大きくなるまで、電解めっきを継続する。例えば、厚みＴ２は、厚みＴ１よりも少なくとも１μｍ大きい。
続いて、図１３に示すように、第２レジスト層１８を除去する。次に、図１４に示すように、第２レジスト層１８によって覆われていた第１層２２ａを除去する。その後、図１５に示すように、封止層１７を除去する。例えば、まず、封止層１７に紫外線を照射し、封止層１７の粘着層の粘着力を低下させる。次に、封止層１７を基板１２から剥がす。このようにして、第１層２２ａ及び第２層２２ｂを含む貫通電極２２を形成することができる。貫通電極２２は、貫通孔２０の側壁２１に沿って延びる第１部分２３と、第１部分２３に接続され、基板１２の第１面１３側において貫通孔２０の側壁２１に接するように第１面１３の面方向Ｄ１において広がる第２部分２４と、第１部分２３に接続され、第２面１４上に設けられた第３部分２５と、を有する。
なお、上述の説明では、貫通電極２２の第１部分２３、第２部分２４及び第３部分２５を同時に形成する例を示したが、これに限られることはない。例えば、図示はしないが、第２部分２４、第１部分２３、第３部分２５を順に形成してもよい。若しくは、第２部分２４を形成した後、第１部分２３及び第３部分２５を同時に形成してもよい。この場合、第２部分２４を形成する工程と第１部分２３を形成する工程との間に、封止層１７を除去する工程を実施してもよい。また、第２部分２４及び第１部分２３を同時に形成した後、第３部分２５を形成してもよい。
以下、本実施の形態による上述の貫通電極基板１０の製造方法の利点について説明する。
本実施の形態によれば、貫通孔２０を封止層１７で塞いだ状態で、貫通孔２０の内部に貫通電極２２を形成する。このため、貫通孔２０の内部に中空部が存在する、いわゆるコンフォーマルビアを採用する場合であっても、貫通孔２０と重なる領域に、基板１２の第１面１３と同一平面上に位置する貫通電極２２の第２部分２４を設けることができる。これによって、貫通孔２０と重なる領域において貫通電極２２と配線層３０の導電層３１とを接続することができる。従って、基板１２の第１面１３上に、配線層３０の導電層３１との接続のための領域を確保する必要がないので、隣接する２つの貫通孔２０の間の間隔Ｐを小さくすることができる。このことにより、貫通電極基板１０の貫通孔２０の分布密度を高くすることができる。また、コンフォーマルビアを採用することにより、フィルドビアの場合に比べて、貫通電極２２の形成工程に要する時間を短縮することができる。
比較の形態における貫通電極基板の製造方法
ところで、第１部分２３及び第２部分２４を有する貫通電極２２を形成する方法としては、上述の本実施の形態による方法の他にも、下記の比較の形態による方法が考えられる。以下、比較の形態による貫通電極基板１０の製造方法について、図１６乃至図１８を参照して説明する。
まず、図１６に示すように、基板１２の第１面１３上に導電層７１を設ける。具体的には、基板１２に後に形成される貫通孔２０を覆うように、導電層７１を設ける。次に、図１７に示すように、基板１２に第２面１４側から貫通孔２０を形成する。例えば、ドライエッチング、ウェットエッチング、レーザ照射などによって基板１２を加工して貫通孔２０を形成する。その後、図１８に示すように、貫通孔２０の内部に、導電層７１に接続される貫通電極２２を形成する。
比較の形態においては、上述のように、基板１２の第１面１３側に導電層７１を設けた後に、基板１２の第２面１４側から貫通孔２０を形成する。この場合、基板１２の加工が基板１２の第１面１３を超えて導電層７１にまで進行すると、図１７に示すように、導電層７１に窪み７１ａが形成される。このため、比較の形態においては、窪み７１ａが導電層７１を貫通しないように、導電層７１の厚みを十分に大きくする必要があり、この結果、貫通電極基板１０全体の厚みが大きくなってしまう。また、導電層７１の厚みが大きくなると、導電層７１の内部の残留応力に起因して貫通電極基板１０に反りが生じやすくなる。また、ドライエッチング、ウェットエッチングによって貫通孔２０を形成する場合、エッチングガスやエッチング液が導電層７１の窪み７１ａに残留していると、導電層７１が腐食し易くなる。この結果、導電層７１と貫通電極２２との間の接続の信頼性が低下してしまう。
また、基板１２を第２面１４側から加工して基板１２に貫通孔２０を形成する工程においては、製造公差に起因して貫通孔２０の位置や寸法が設計からずれることがある。貫通孔２０の位置や寸法が設計からずれた場合であっても、貫通孔２０が導電層７１によって覆われるようにするためには、基板１２の第１面１３の面方向における導電層７１の寸法を、少なくとも製造公差の分だけ、貫通孔２０や貫通電極２２の第２部分２４の寸法よりも大きくする必要がある。従って、導電層７１は、貫通孔２０とは重ならない部分にまで広がっている。この場合、隣接する２つの貫通孔２０の間の間隔は、導電層７１のうち貫通孔２０とは重ならない部分にまで広がる部分を考慮して設定される。このため、比較の形態においては、貫通電極基板１０の貫通孔２０の分布密度を高くすることが容易ではない。
これに対して、本実施の形態においては、貫通電極２２の第２部分２４を形成した後に、第２部分２４上に配線層３０の導電層３１を形成する。また、第２部分２４は、封止層１７の面上に形成されるので、第２部分２４の外面２４ａは、封止層１７の面と同等の平坦性を有している。このため、導電層３１の厚みが小さい場合であっても、導電層３１と貫通電極２２の第２部分２４との間の接続の信頼性を確保することができる。従って、貫通電極基板１０全体の厚みを小さくすることができる。また、導電層３１の内部の残留応力に起因して貫通電極基板１０に反りが生じることを抑制することができる。
また、本実施の形態によれば、第２部分２４の外面２４ａに配線層３０の導電層３１を形成するので、基板１２の第１面１３の面方向における導電層３１の寸法Ｓ３を、第２部分２４の寸法よりも小さくすることができる。このため、隣接する２つの貫通孔２０の間の間隔Ｐを小さくすることができる。このことにより、貫通電極基板１０の貫通孔２０の分布密度を高くすることができる。
実装基板
以下、本実施の形態による貫通電極基板１０の用途の例について説明する。ここでは、貫通電極基板１０に素子５１を搭載して実装基板５０を構成する例について説明する。
図１９は、実装基板５０を示す断面図であり、図２０は、図１９に示す例における実装基板５０を示す平面図である。実装基板５０は、貫通電極基板１０と、基板１２の第１面１３側において貫通電極基板１０に搭載された素子５１と、を備える。素子５１は、ロジックＩＣやメモリＩＣなどのＬＳＩチップである。また、素子５１は、ＭＥＭＳ(Micro Electro Mechanical Systems)チップであってもよい。ＭＥＭＳチップとは、機械要素部品、センサ、アクチュエータ、電子回路などが１つの基板上に集積化された電子デバイスである。図１９に示すように、素子５１は、貫通電極基板１０の配線層３０の電極部３３に接続された端子５２を有する。
図２１に示すように、実装基板５０は、基板１２の第２面１４側において貫通電極基板１０に接続された回路基板５５を更に備えていてもよい。この場合、実装基板５０の貫通電極基板１０は、貫通電極２２の第３部分２５に設けられた電極部３８を更に有する。また、回路基板５５は、基材５６と、基材５６に設けられ、貫通電極基板１０の電極部３８に接続された電極部５７と、を有する。
回路基板５５の基材５６は、例えば、ポリイミド、エポキシ、アクリルなどの有機材料を含む。この場合、基材５６に何らかの熱処理が施されると、熱膨張に起因して基材５６に内部応力が発生することが考えられる。ここで本実施の形態によれば、貫通電極基板１０の基板１２が、ガラスやシリコンなどの高い剛性を有する材料を含むことにより、基材５６の内部応力の影響が、貫通電極基板１０の第１面１３側に搭載された素子５１や配線層３０にまで及ぶことを抑制することができる。このため、貫通電極基板１０と素子５１との間の接続の信頼性を確保することができる。
なお、上述した実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、上述した実施の形態と同様に構成され得る部分について、上述の実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、上述した実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。
（第１変形例）
図２２は、第１変形例に係る貫通電極基板１０を示す断面図である。また、図２３は、第１変形例に係る貫通電極基板１０を基板１２の第１面１３側から見た場合を示す平面図である。図２２及び図２３に示すように、配線層３０の導電層３１は、貫通電極２２の第２部分２４に設けられた複数の電極部３３を含んでいてもよい。貫通電極基板１０の貫通電極２２の第２部分２４を形成した後に、配線層３０の導電層３１を形成するので、第２部分２４上の導電層３１の電極部３３を複数に分割することが可能になる。
（第２変形例）
図２４は、第２変形例に係る貫通電極基板１０を示す断面図である。また、図２５は、第２変形例に係る貫通電極基板１０を基板１２の第１面１３側から見た場合を示す平面図である。図２４及び図２５に示すように、配線層３０の導電層３１は、基板１２の第１面１３の法線方向に沿って見た場合に貫通電極２２の第２部分２４の輪郭と交差する導線部３４を含む。図２５に示すように、第１面１３の面方向Ｄ１において、第２部分２４上に位置する導線部３４の寸法Ｓ４は、第２部分２４の寸法Ｓ２よりも小さい。なお、導線部３４の寸法Ｓ４は、第２部分２４上に位置する導線部３４が延びる方向Ｄ２に直交する方向において測定される。
上述のとおり、貫通電極基板１０の貫通電極２２の第２部分２４は、基板１２の第１面１３と同一平面上に位置している。言い換えると、第２部分２４の外面２４ａと基板１２の第１面１３との間には、段差がほとんど存在しない。このため、本変形例のように第２部分２４及び第１面１３に跨るように導線部３４が延びる場合であっても、段差に起因して導線部３４の一部に応力が集中することを抑制することができ、導線部３４が断線してしまうことを抑制することができる。従って、導線部３４の信頼性を確保することができる。また、導線部３４の厚みを小さくすることができるので、貫通電極基板１０全体の厚みを小さくすることができる。
（第３変形例）
図２６は、第３変形例に係る貫通電極基板１０を示す断面図である。図２６に示すように、基板１２の第１面１３側に設けられる配線層３０は、導電層３１に加えて絶縁層３６を更に有していてもよい。絶縁層３６は、絶縁性を有する有機材料を含んでおり、例えばポリイミドを含んでいる。この場合、導電層３１は、例えば、絶縁層３６を貫通する貫通電極として機能する電極部３３、及び、絶縁層３６によって覆われる導線部３４を含む。
図２６に示すように、配線層３０は、導電層３１及び絶縁層３６を含む層を複数有していてもよい。例えば、配線層３０は、基板１２の第１面１３上に設けられた導電層３１及び絶縁層３６を含む第１配線層４１と、第１配線層４１上に設けられた導電層３１及び絶縁層３６を含む第２配線層４２と、を有する。
図２６に示すように、配線層３０のうち最も表面に位置する層、ここでは第２配線層４２は、電極部３３上に設けられた被覆層３５を更に含んでいてもよい。被覆層３５は、耐食性を有する導電性材料を含み、例えば金を含む。また、被覆層３５は、複数の層を含んでいてもよい。例えば、被覆層３５は、最表面に位置する金の層と、金の層と電極部３３との間に配置されたニッケルの層と、を含んでいてもよい。
図２７に示すように、図２６に示す配線層３０に素子５１を搭載して実装基板５０を構成してもよい。上述の被覆層３５は、素子５１の端子５２に接続されるパッドとして機能する。なお、図示はしないが、被覆層３５が設けられていなくてもよい。この場合であっても、素子５１の端子５２を配線層３０の第２配線層４２の電極部３３に接続することにより、実装基板５０を構成することができる。
以下、図２８乃至図３２を参照して、本変形例による配線層３０の製造方法の一例について説明する。
まず、上述の本実施の形態による貫通電極基板１０を準備する。次に、図２８に示すように、貫通電極基板１０の貫通電極２２の第２部分２４に電極部３３を形成する。また、貫通電極基板１０の基板１２の第１面１３に導線部３４を形成する。
電極部３３及び導線部３４を形成する方法としては、例えば、貫通電極基板１０の貫通電極２２を形成する方法と同一の方法を採用することができる。例えば、シード層として機能する第１層の形成、レジスト層の形成、電解めっき処理による第２層の形成、レジスト層の除去、及び第１層の除去を順に実施する。この場合、電極部３３及び導線部３４はそれぞれ、導電性を有し、シード層として機能する第１層と、導電性を有し、電解めっき工程によって第１層上に形成される第２層と、を含む。シード層として機能する第１層と、貫通電極２２又は基板１２との間には、チタン又は窒化チタンなどの、貫通電極２２又は基板１２に対する高い密着性を有する金属材料の層を設けてもよい。
なお、上述の本実施の形態による貫通電極基板１０においては、第２部分２４の外面２４ａと基板１２の第１面１３との間に、段差がほとんど存在しない。このため、電極部３３及び導線部３４の上述の第１層など、第２部分２４の外面２４ａ及び基板１２の第１面１３に設けられる導電層３１の厚みが小さい場合であっても、段差に起因して導電層３１が断線することを抑制することができる。
次に、電極部３３及び導線部３４を覆うよう、基板１２の第１面１３上に、感光性及び絶縁性を有する有機材料の層を設ける。その後、有機材料の層のうち電極部３３上の部分が除去されるよう、有機材料の層を露光して現像する。これによって、図２９に示すように、貫通電極２２上の電極部３３を露出させる開口部３６ａを有するとともに導線部３４を覆う絶縁層３６を形成することができる。
次に、図３０に示すように、電極部３３上に更に電極部３３を形成し、また、絶縁層３６上に導線部３４を形成する。例えば、基板１２上の電極部３３及び導線部３４を形成する場合と同様に、シード層として機能する第１層の形成、レジスト層の形成、電解めっき処理による第２層の形成、レジスト層の除去、及び第１層の除去を順に実施する。
次に、図３１に示すように、貫通電極２２上の電極部３３を露出させるとともに導線部３４を覆う絶縁層３６を形成する。続いて、図３２に示すように、電極部３３が絶縁層３６の表面から突出するよう、既に設けられている電極部３３上に更に電極部３３を形成する。このようにして、絶縁層３６を貫通する電極部３３と、絶縁層３６によって覆われた導線部３４と、を含む配線層３０を形成することができる。
（第４変形例）
図３３は、第４変形例に係る貫通電極基板１０を示す断面図である。図３３に示すように、１つの貫通電極２２の第２部分２４に対して、配線層３０の絶縁層３６を貫通する複数の電極部３３が接続されていてもよい。貫通電極基板１０の貫通電極２２の第２部分２４を形成した後に、配線層３０の導電層３１を形成するので、第２部分２４上の導電層３１の電極部３３を複数に分割することが可能になる。
（第５変形例）
図３４は、第５変形例に係る貫通電極基板１０を示す断面図である。図３４に示すように、基板１２の第１面１３側に設けられる配線層３０は、基板１２と絶縁層３６との間に配置される応力緩和層３７を更に有していてもよい。応力緩和層３７は、絶縁層３６の内部応力を緩和するための層である。応力緩和層３７は、絶縁性を有する無機材料を含む。例えば、応力緩和層３７は、酸化珪素や酸化窒素などの窒素化合物を含む。
以下、応力緩和層３７を設けることの利点について説明する。配線層３０の絶縁層３６は、有機材料を含んでいる。このような絶縁層３６を、ガラスを含む基板１２に設けると、絶縁層３６には、基板１２を引っ張るように作用する内部応力が発生しやすい。以下、このような内部応力を、引張性応力と称する。引張性応力が大きくなると、基板１２が沿ってしまうことが考えられる。
一方、無機材料を含む応力緩和層３７には、基板１２を圧縮するように作用する内部応力が発生しやすい。以下、このような内部応力を、圧縮性応力と称する。本変形例によれば、基板１２と絶縁層３６との間に応力緩和層３７を設けることにより、絶縁層３６の引張性応力を緩和することができる。このため、基板１２に反りが生じてしまうことを抑制することができる。
図３４においては、基板１２と第１配線層４１の絶縁層３６との間に応力緩和層３７を設ける例を示した。しかしながら、応力緩和層３７の具体的な位置は特には限定されない。
例えば、第１配線層４１の絶縁層３６と第２配線層４２の絶縁層３６との間に応力緩和層３７が位置していてもよい。この場合、基板１２と第１配線層４１の絶縁層３６との間にも更なる応力緩和層３７が存在していてもよく、若しくは、基板１２と第１配線層４１の絶縁層３６との間には応力緩和層３７が存在していなくてもよい。
絶縁層３６の厚み及び応力緩和層３７の厚みは、互いの応力を適切に打ち消し合うことができるよう設定される。例えば、絶縁層３６が、ポリイミド、エポキシ、アクリルなどの、絶縁性を有する有機材料を含み、５μｍ且つ２０μｍ以下の厚みを有する場合、応力緩和層３７は、ケイ素化合物などの絶縁材料を含み、１μｍ且つ５μｍ以下の厚みを有する。ケイ素化合物の例としては、ＳｉＯ２、ＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＯＦ、ＳｉＯＮ、ＳｉＣＮなどを挙げることができる。
（第６変形例）
上述の実施の形態においては、貫通孔２０の側壁２１が、断面図において直線的な形状を有する例を示した。しかしながら、第１部分２３及び第２部分２４を含む貫通電極２２を設けることができる限りにおいて、貫通孔２０の形状が特に限られることはない。例えば、図３５に示すように、貫通孔２０の側壁２１は、断面図において湾曲した形状を有していてもよい。
（第７変形例）
上述の実施の形態においては、貫通電極２２が、貫通孔２０の側壁２１に沿って広がる第１部分２３、及び、第１面１３側において貫通孔２０の側壁２１に接するように第１面１３の面方向Ｄ１において広がる第２部分２４に加えて、第２面１４上に設けられた第３部分２５を有する例を示した。しかしながら、図３６に示すように、貫通電極２２は、第１部分２３及び第２部分２４を少なくとも有していればよい。
〔貫通電極基板が搭載される製品の例〕
図３９は、本開示の実施形態に係る貫通電極基板１０が搭載されることができる製品の例を示す図である。本開示の実施形態に係る貫通電極基板１０は、様々な製品において利用され得る。例えば、ノート型パーソナルコンピュータ１１０、タブレット端末１２０、携帯電話１３０、スマートフォン１４０、デジタルビデオカメラ１５０、デジタルカメラ１６０、デジタル時計１７０、サーバ１８０等に搭載される。
次に、本開示を実施例により更に具体的に説明するが、本開示はその要旨を超えない限り、以下の実施例の記載に限定されるものではない。
（実施例１）
まず、上述の本開示の実施形態に係る貫通電極基板１０の製造方法に基づいて、図４０に示す貫通電極基板１０を作製した。貫通電極基板１０は、貫通孔２０が設けられた基板１２と、貫通孔２０の内部に設けられ、第１部分２３、第２部分２４及び第３部分２５を含む貫通電極２２と、基板１２の第１面１３側に設けられ、貫通電極２２の第２部分２４に接続された電極部３３を含む配線層３０と、を備える。配線層３０は、基板１２の第１面１３側に設けられ、電極部３３に対応する開口部が形成された絶縁層３６と、絶縁層３６上に設けられ、隣り合う２つの貫通孔２０の貫通電極２２の第２部分２４上の電極部３３を絶縁層３６の開口部を介して接続する導線部３４と、を有する。
隣接する２つの貫通孔２０の貫通電極２２の間を通電させた状態で、温度サイクル試験を１０００サイクル実施した。１サイクルは、貫通電極基板１０の周囲温度を－４５℃から１２５℃へ上昇させる工程と、周囲温度を１２５℃で維持する工程と、周囲温度を１２５℃から－４５℃へ降下させる工程と、周囲温度を－４５℃で維持する工程と、を含む。１サイクルの所要時間は、４０分である。
温度サイクル試験を１０００サイクル実施した後、通電不良が生じているか否かを検査した。結果、全ての検査箇所において、通電不良が生じていないことを確認した。
（比較例１）
まず、上述の比較の形態に係る貫通電極基板７０の製造方法に基づいて、図４１に示す貫通電極基板７０を作製した。貫通電極基板７０は、貫通孔２０が設けられた基板１２と、貫通孔２０の内部に設けられ、第１部分２３、第２部分２４及び第３部分２５を含む貫通電極２２と、基板１２の第１面１３側に設けられ、貫通電極２２の第２部分２４に接続された導電層７１を含む配線層８０と、を備える。配線層８０は、基板１２の第１面１３側に設けられ、導電層７１に対応する開口部が形成された絶縁層３６と、絶縁層３６上に設けられ、隣り合う２つの貫通孔２０の貫通電極２２の第２部分２４上の導電層７１を絶縁層３６の開口部を介して接続する導線部３４と、を有する。
上述の実施例１の場合と同様にして、温度サイクル試験を１０００サイクル実施した。結果、８０％の検査箇所において、通電不良が生じていた。比較例１においては、導電層７１に窪み７１ａが生じ、窪み７１ａの腐食によって導電層７１と貫通電極２２の第２部分２４との間の電気的な接続が不安定になり、通電不良が生じていたと考えられる。
１０ 貫通電極基板
１２ 基板
１３ 第１面
１４ 第２面
１６ 第１レジスト層
１６ａ 開口部
１７ 封止層
１８ 第２レジスト層
２０ 貫通孔
２１ 側壁
２２ 貫通電極
２２ａ 第１層
２２ｂ 第２層
２３ 第１部分
２４ 第２部分
２５ 第３部分
３０ 配線層
３１ 導電層
３３ 電極部
３４ 導線部
３５ 被覆層
３６ 絶縁層
３６ａ 開口部
３７ 応力緩和層
３８ 電極部
４１ 第１配線層
４２ 第２配線層
５０ 実装基板
５１ 素子
５２ 端子
５５ 回路基板
５６ 基材
５７ 電極部
７０ 貫通電極基板
７１ 導電層

Claims (25)

  1. 第１面及び前記第１面の反対側に位置する第２面を含むとともに貫通孔が設けられた基板を準備する工程と、
    前記基板の前記第１面に、前記貫通孔を塞ぐ封止層を設ける工程と、
    前記貫通孔の内部に、前記貫通孔の側壁に沿って延びる第１部分と、前記第１部分に接続され、前記封止層に沿って広がる第２部分と、を有する貫通電極を形成する電極形成工程と、
    前記封止層を除去する工程と、を備え、
    前記貫通孔の側壁は、湾曲した形状を有する、貫通電極基板の製造方法。
  2. 前記貫通電極の前記第２部分の外面が、前記基板の前記第１面と同一平面上に位置する、請求項１に記載の貫通電極基板の製造方法。
  3. 前記封止層を除去する工程は、前記貫通電極の前記第２部分と重なっている前記封止層を除去する、請求項１又は２に記載の貫通電極基板の製造方法。
  4. 前記基板の前記第１面側に、前記貫通電極の前記第２部分に接続された導電層及び前記第２部分の一部に接する絶縁層を有する配線層を形成する工程を備える、請求項１乃至３のいずれか一項に記載の貫通電極基板の製造方法。
  5. 第１面及び前記第１面の反対側に位置する第２面を含むとともに貫通孔が設けられた基板と、
    前記基板の前記貫通孔の内部に設けられた貫通電極と、を備え、
    前記貫通電極は、前記貫通孔の側壁に沿って広がる第１部分と、前記第１部分に接続され、前記基板の前記第１面側において前記貫通孔の内部で前記第１面の面方向において広がる第２部分と、を有し、
    前記貫通孔の側壁は、湾曲した形状を有する、貫通電極基板。
  6. 前記貫通電極の前記第２部分の外面が、前記基板の前記第１面と同一平面上に位置する、請求項５に記載の貫通電極基板。
  7. 前記貫通孔の内部において対向する前記第１部分の表面の間に中空部が存在する、請求項５又は６に記載の貫通電極基板。
  8. 絶縁性を有する材料が前記中空部に設けられている、請求項７に記載の貫通電極基板。
  9. 前記基板の前記第１面側に設けられ、前記貫通電極の前記第２部分に接続された導電層を有する配線層を更に備える、請求項５乃至８のいずれか一項に記載の貫通電極基板。
  10. 前記配線層は、前記貫通電極の前記第２部分の一部に接する絶縁層を有する、請求項９に記載の貫通電極基板。
  11. 前記基板の前記第１面の面方向において、前記配線層の前記導電層のうち前記貫通電極の前記第２部分に接続されている部分の寸法が、前記貫通電極の前記第２部分の寸法よりも小さい、請求項９又は１０に記載の貫通電極基板。
  12. 前記導電層は、前記基板の前記第１面の法線方向に沿って見た場合に前記貫通電極の前記第２部分に重なり、且つ前記第２部分に囲われる輪郭を有する電極部を含む、請求項９乃至１１のいずれか一項に記載の貫通電極基板。
  13. 前記導電層は、複数の前記電極部を含む、請求項１２に記載の貫通電極基板。
  14. 前記導電層は、前記基板の前記第１面の法線方向に沿って見た場合に前記貫通電極の前記第２部分の輪郭と交差する導線部を含む、請求項９乃至１３のいずれか一項に記載の貫通電極基板。
  15. 前記導電層は、複数の前記導線部を含む、請求項１４に記載の貫通電極基板。
  16. 前記配線層は、有機材料を含む絶縁層と、無機材料を含む応力緩和層と、を更に有する、請求項９乃至１５のいずれか一項に記載の貫通電極基板。
  17. 前記配線層は、前記基板の前記第１面上に位置する前記導電層及び前記絶縁層を含む第１配線層と、前記第１配線層上に位置する前記導電層及び前記絶縁層を含む第２配線層と、を有し、
    前記応力緩和層は、前記基板の前記第１面と前記第１配線層の前記絶縁層との間、若しくは、前記第１配線層の前記絶縁層と前記第２配線層の前記絶縁層との間、の少なくともいずれかに位置する、請求項１６に記載の貫通電極基板。
  18. 前記応力緩和層は、前記配線層の前記導電層及び前記基板の前記第１面に少なくとも部分的に接している、請求項１６に記載の貫通電極基板。
  19. 前記基板の前記第１面の面方向における前記貫通孔の寸法が、前記基板の前記第２面の面方向における前記貫通孔の寸法よりも小さい、請求項５乃至１８のいずれか一項に記載の貫通電極基板。
  20. 前記基板は、ガラス基板を含む、請求項５乃至１９のいずれか一項に記載の貫通電極基板。
  21. 前記基板は、２００μｍ以上且つ６００μｍ以下の厚さを有する、請求項５乃至２０のいずれか一項に記載の貫通電極基板。
  22. 前記貫通電極は、前記第２面側において前記第１部分の端部に接続され、前記第２面上に位置する第３部分を更に有する、請求項５乃至２１のいずれか一項に記載の貫通電極基板。
  23. 前記貫通電極基板は、前記貫通電極の前記第２部分上に位置し、前記貫通電極基板に搭載される素子の端子が接続される電極部を更に備える、請求項５乃至２２のいずれか一項に記載の貫通電極基板。
  24. 前記基板には、複数の前記貫通孔及び複数の前記貫通電極が形成されており、
    前記基板の前記第１面の面方向において前記基板を仮想的に１６等分した場合の、１６個の領域に形成された前記貫通孔の数がそれぞれ、各領域における前記貫通孔の数の平均値±２０％の範囲内である、請求項５乃至２３のいずれか一項に記載の貫通電極基板。
  25. 請求項５乃至２４のいずれか一項に記載の貫通電極基板と、
    前記貫通電極基板に搭載された素子と、を備える、実装基板。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017114891A1 (de) * 2017-07-04 2019-01-10 Rogers Germany Gmbh Verfahren zur Herstellung einer Durchkontaktierung in einer aus einer Keramik gefertigten Trägerschicht und Trägerschicht mit Durchkontaktierung
JP2020013835A (ja) 2018-07-13 2020-01-23 Tdk株式会社 センサー用パッケージ基板及びこれを備えるセンサーモジュール並びに電子部品内臓基板
WO2020137830A1 (ja) * 2018-12-27 2020-07-02 株式会社大真空 圧電振動デバイス
JP7305985B2 (ja) * 2019-02-28 2023-07-11 大日本印刷株式会社 配線基板および素子
CN113711347A (zh) 2019-04-15 2021-11-26 大日本印刷株式会社 贯通电极基板、电子单元、贯通电极基板的制造方法以及电子单元的制造方法
TWI741354B (zh) * 2019-08-27 2021-10-01 日商Ｔｄｋ股份有限公司 感測器用封裝基板及具備其之感測器模組暨內藏電子零件之基板
CN112447653A (zh) * 2019-08-30 2021-03-05 Tdk株式会社 传感器用封装基板及具备其的传感器模块以及电子部件内置基板
WO2021152658A1 (ja) * 2020-01-27 2021-08-05 オリンパス株式会社 撮像装置、および、内視鏡
KR20210117380A (ko) * 2020-03-18 2021-09-29 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
WO2023080375A1 (ko) * 2021-11-02 2023-05-11 울산과학기술원 고온공정을 포함한 mems 제작공정에 적합한 실리콘 관통 전극 및 이의 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227433A (ja) * 2007-03-16 2008-09-25 Mems Core Co Ltd 実装体及びその製造方法
JP2009117564A (ja) * 2007-11-06 2009-05-28 Ngk Spark Plug Co Ltd 配線基板
WO2014069662A1 (ja) * 2012-11-05 2014-05-08 大日本印刷株式会社 配線構造体
JP2016034030A (ja) * 2015-09-29 2016-03-10 大日本印刷株式会社 貫通電極基板および貫通電極基板の製造方法
JP2016056046A (ja) * 2014-09-08 2016-04-21 旭硝子株式会社 貫通孔形成方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3150582B2 (ja) * 1995-08-24 2001-03-26 富士機工電子株式会社 エアリア・グリッド・アレイ・パッケージ用基板およびその製造方法
JP2000138457A (ja) 1998-11-02 2000-05-16 Kyocera Corp 多層配線基板およびその製造方法
JP2000182511A (ja) * 1998-12-14 2000-06-30 Yamaha Corp 電界放射型素子の製造方法
JP2000294677A (ja) * 1999-04-05 2000-10-20 Fujitsu Ltd 高密度薄膜配線基板及びその製造方法
US6512292B1 (en) * 2000-09-12 2003-01-28 International Business Machines Corporation Semiconductor chip structures with embedded thermal conductors and a thermal sink disposed over opposing substrate surfaces
JP4745007B2 (ja) * 2005-09-29 2011-08-10 三洋電機株式会社 半導体装置及びその製造方法
US8212331B1 (en) * 2006-10-02 2012-07-03 Newport Fab, Llc Method for fabricating a backside through-wafer via in a processed wafer and related structure
JP4403424B2 (ja) * 2006-11-30 2010-01-27 ソニー株式会社 固体撮像装置
CN101246893A (zh) * 2007-02-13 2008-08-20 精材科技股份有限公司 具有高传导面积的集成电路封装体及其制作方法
JP5242070B2 (ja) * 2007-03-29 2013-07-24 株式会社フジクラ 貫通配線基板
JP4405537B2 (ja) * 2007-08-30 2010-01-27 富士通株式会社 キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法
JP5335364B2 (ja) 2007-10-31 2013-11-06 三洋電機株式会社 素子搭載用基板、半導体モジュール及び携帯機器
JP4799543B2 (ja) * 2007-12-27 2011-10-26 株式会社東芝 半導体パッケージ及びカメラモジュール
CN101499480B (zh) * 2008-01-30 2013-03-20 松下电器产业株式会社 半导体芯片及半导体装置
JP2009227433A (ja) 2008-03-25 2009-10-08 Brother Ind Ltd クリーニング装置およびそのクリーニング装置を備えた画像記録装置
JP2010080800A (ja) * 2008-09-29 2010-04-08 Seiko Instruments Inc 発光デバイス及びその製造方法
KR100999515B1 (ko) * 2008-11-14 2010-12-09 삼성전기주식회사 인쇄회로기판 제조방법
JP5308145B2 (ja) * 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5471268B2 (ja) 2008-12-26 2014-04-16 大日本印刷株式会社 貫通電極基板及びその製造方法
JP5438980B2 (ja) * 2009-01-23 2014-03-12 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP2010251558A (ja) * 2009-04-16 2010-11-04 Toshiba Corp 固体撮像装置
JP2011009645A (ja) * 2009-06-29 2011-01-13 Toshiba Corp 半導体装置及びその製造方法
US8378230B2 (en) * 2009-07-23 2013-02-19 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
US8410376B2 (en) * 2009-08-28 2013-04-02 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
US20110248405A1 (en) * 2010-04-09 2011-10-13 Qualcomm Incorporated Selective Patterning for Low Cost through Vias
US8872293B2 (en) * 2011-02-15 2014-10-28 Sony Corporation Solid-state imaging device and method of manufacturing the same and electronic apparatus
EP2528089B1 (en) * 2011-05-23 2014-03-05 Alchimer Method for forming a vertical electrical connection in a layered semiconductor structure
JP5846185B2 (ja) 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
US9257423B2 (en) * 2013-11-26 2016-02-09 Stmicroelectronics Pte. Ltd. Method to provide the thinnest and variable substrate thickness for reliable plastic and flexible electronic device
JP2016072433A (ja) 2014-09-30 2016-05-09 大日本印刷株式会社 貫通電極基板及びその製造方法
US20160111380A1 (en) * 2014-10-21 2016-04-21 Georgia Tech Research Corporation New structure of microelectronic packages with edge protection by coating
JP6539992B2 (ja) * 2014-11-14 2019-07-10 凸版印刷株式会社 配線回路基板、半導体装置、配線回路基板の製造方法、半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227433A (ja) * 2007-03-16 2008-09-25 Mems Core Co Ltd 実装体及びその製造方法
JP2009117564A (ja) * 2007-11-06 2009-05-28 Ngk Spark Plug Co Ltd 配線基板
WO2014069662A1 (ja) * 2012-11-05 2014-05-08 大日本印刷株式会社 配線構造体
JP2016056046A (ja) * 2014-09-08 2016-04-21 旭硝子株式会社 貫通孔形成方法
JP2016034030A (ja) * 2015-09-29 2016-03-10 大日本印刷株式会社 貫通電極基板および貫通電極基板の製造方法

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