CN113711347A - 贯通电极基板、电子单元、贯通电极基板的制造方法以及电子单元的制造方法 - Google Patents

贯通电极基板、电子单元、贯通电极基板的制造方法以及电子单元的制造方法 Download PDF

Info

Publication number
CN113711347A
CN113711347A CN202080028578.1A CN202080028578A CN113711347A CN 113711347 A CN113711347 A CN 113711347A CN 202080028578 A CN202080028578 A CN 202080028578A CN 113711347 A CN113711347 A CN 113711347A
Authority
CN
China
Prior art keywords
hole
electrode
electrode substrate
substrate according
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080028578.1A
Other languages
English (en)
Inventor
工藤宽
铃木美雪
山田尚平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Publication of CN113711347A publication Critical patent/CN113711347A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/422—Plated through-holes or plated via connections characterised by electroless plating method; pretreatment therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开的实施方式中的贯通电极基板具备：基板，其具有第1面以及第2面，包含贯通该第1面和该第2面的贯通孔；以及贯通电极，其配置在贯通孔的内部。贯通电极包含：在第1面侧堵塞该贯通孔的第1部分；以及沿着贯通孔的内侧面配置的第2部分。在第1部分中沿着与第1面垂直的方向最薄的部分具有厚度A，在第2部分中最薄的第2部分具有厚度B，贯通孔的第1面中的直径具有长度C。满足A＜C＜A+B×2的关系。

Description

贯通电极基板、电子单元、贯通电极基板的制造方法以及电子 单元的制造方法
技术领域
本公开涉及贯通电极基板。
背景技术
近年来，使用层叠了形成集成电路的半导体电路基板的三维安装技术。在这样的安装技术中，使用形成有贯通电极的基板。这样的基板也称为内插板(Interposer)。贯通电极通过在形成于基板的贯通孔配置导电体而形成。伴有所安装的电路的高集成化，在贯通电极基板中也要求高集成化。例如，开发了通过与设置有贯通孔的部分重叠地配置布线部，将布线部和贯通电极高效地连接的技术。
贯通电极包含由不填充贯通孔的内部的导电体形成的保形电极(保形通孔)和填充贯通孔的内部的填充型的电极(填充通孔)。在保形的情况下，由于不存在填充贯通电极的内部的电极，能够使制造成本减少，或者使由贯通电极引起的应力减少。另一方面，由于无法与设置有贯通孔的部分重叠地配置布线部，因此在高集成化中伴有设计的困难性。在专利文献1中公开了即使在保形的贯通电极中，也将导电体配置为堵塞贯通孔的基板表面侧的技术。由此，公开了在基板的至少一面侧高效地配置布线部而使高集成化变得容易的技术。
在先技术文献
专利文献
专利文献1：国际公开第2017/209296号
专利文献2：日本特开2008-227433号公报
专利文献3：国际公开第2011/127041号
发明内容
根据专利文献1，实现了贯通电极基板的高集成化，但在将布线部和贯通电极连接的部分中，有时对贯通电极要求更高的强度。
本公开的一个实施方式的目的在于，提高贯通电极基板中的贯通电极的强度。
根据本公开的一个实施方式，提供一种贯通电极基板，具备：基板，其具有第1面以及第2面，包含贯通该第1面和该第2面之间的贯通孔；以及贯通电极，其配置在所述贯通孔的内部，所述贯通电极包含：在所述第1面侧堵塞该贯通孔的第1部分；以及沿着所述贯通孔的内侧面配置的第2部分，在所述第1部分中沿着与所述第1面垂直的方向最薄的部分具有厚度A，在所述第2部分中最薄的部分具有厚度B，所述贯通孔的所述第1面中的直径具有长度C，满足A＜C＜A+B×2的关系。
也可以是，所述第1部分包含所述第1部分的厚度越远离所述贯通孔的中心轴越变厚的部分。
根据本公开的一个实施方式，提供一种贯通电极基板，具备：
基板，其具有第1面以及第2面，包含贯通该第1面和该第2面之间的贯通孔；以及
贯通电极，其配置在所述贯通孔的内部，
所述贯通电极包含：在所述第1面侧堵塞该贯通孔的第1部分；以及沿着所述贯通孔的内侧面配置的第2部分，
所述第1部分包含沿着与所述第1面垂直的方向的所述第1部分的厚度越远离所述贯通孔的中心轴越变厚的部分。
也可以是，在包含所述贯通孔的中心轴的剖面观察的情况下，位于所述贯通孔的内部侧的所述第1部分的表面在所述第1部分的最薄的部分处具有最大的曲率。
也可以是，在所述第1部分中最薄的部分位于与所述贯通孔的中心轴对应的位置。
也可以是，所述贯通孔具有所述贯通孔的直径成为极小值的极小部，所述极小部位于所述第1面与所述第2面之间，在所述极小部中，所述贯通电极不堵塞所述贯通孔。
也可以是，还具备：布线层，其配置在所述基板的所述第1面侧，与所述贯通电极接触，在沿着与所述第1面垂直的方向观察的情况下，所述布线层与所述贯通电极接触的接触区域与所述贯通孔重叠。
也可以是，在沿着与所述第1面垂直的方向观察的情况下，所述接触区域被所述第1面中的所述贯通孔的外缘包围。
也可以是，在沿着与所述第1面垂直的方向观察的情况下，所述接触区域与所述第1面中的所述贯通孔的外缘重叠。
也可以是，所述接触区域包含多个区域。
也可以是，所述第1面侧的所述第1部分的表面位于所述贯通孔的内部。
也可以是，还包含填充体，该填充体在所述贯通孔的内部位于所述贯通电极的金属层以外的部分。
也可以是，所述填充体包含具有导电性的材料。
也可以是，还具备：第2布线层，其配置在所述基板的所述第2面侧，与所述填充体接触，在沿着与所述第2面垂直的方向观察的情况下，所述第2布线层与所述填充体接触的接触区域被所述贯通孔的所述第2面中的外缘包围。
也可以是，所述填充体包含具有绝缘性的材料。
也可以是，在包含所述贯通孔的中心轴的剖面观察的情况下，位于所述贯通孔的内部侧的所述第1部分的表面在所述第1部分的最薄的部分处具有曲率半径ra，所述贯通孔的所述第1面中的半径具有长度rb，满足ra/rb≥0.2的关系。
根据本公开的一个实施方式，提供一种电子单元，具有：上述记载的贯通电极基板；以及电子器件，其与所述贯通电极基板的所述贯通电极电连接。
也可以是，所述电子器件包含与所述贯通电极电连接的电极，所述电子器件的所述电极在沿着与所述贯通电极基板的所述第1面垂直的方向观察的情况下与所述贯通电极重叠。
根据本公开的一个实施方式，提供一种贯通电极基板的制造方法，包含：在具有第1面以及第2面并包含贯通该第1面和该第2面之间的贯通孔的基板形成沿着所述贯通孔的内表面的种子(seed)层；通过第1电解镀敷条件，在所述种子层上形成电解镀敷层直至所述贯通孔不被堵塞的厚度；以及通过所述第1面侧的形成速度比所述第2面侧变快的第2电解镀敷条件，从而进一步形成所述电解镀敷层来堵塞所述贯通孔的所述第1面侧。
也可以是，使流体从所述第2面侧流入所述贯通孔的内部，通过固化所述流体，在所述贯通孔的内部形成填充在所述电解镀敷层以外的部分的填充体。
根据本公开的一个实施方式，提供一种上述记载的电子单元的制造方法。也可以是，电子单元的制造方法具备如下工序：在对所述电子器件施加朝向所述贯通电极基板的压力的状态下对所述电子器件进行加热，由此电连接所述贯通电极和所述电极。
根据本公开的一个实施方式，能够提高贯通电极基板中的贯通电极的强度。
附图说明
图1是说明本公开的第1实施方式中的电子单元的剖面构造的图。
图2是说明本公开的第1实施方式中的贯通电极基板的剖面构造的图。
图3是说明本公开的第1实施方式中的贯通电极的第1面侧的构造(封闭部)的图。
图4是说明本公开的第1实施方式中的贯通电极基板的制造方法的图。
图5是说明本公开的第1实施方式中的贯通电极基板的制造方法的图。
图6是说明本公开的第1实施方式中的贯通电极基板的制造方法的图。
图7是说明本公开的第1实施方式中的贯通电极基板的制造方法的图。
图8是说明本公开的第1实施方式中的贯通电极基板的制造方法的图。
图9是说明本公开的第1实施方式中的贯通电极基板的制造方法的图。
图10是说明本公开的第1实施方式中的贯通电极基板的制造方法的图。
图11是说明本公开的第1实施方式中的贯通电极基板的制造方法的图。
图12是贯通电极的剖面的电子显微镜照片。
图13是说明本公开的第2实施方式中的贯通电极基板的制造方法的图。
图14是说明本公开的第2实施方式中的贯通电极基板的制造方法的图。
图15是说明本公开的第2实施方式中的贯通电极基板的制造方法的图。
图16是说明本公开的第3实施方式中的贯通电极基板的制造方法的图。
图17是说明本公开的第3实施方式中的贯通电极基板的制造方法的图。
图18是说明本公开的第3实施方式中的贯通电极基板的制造方法的图。
图19是说明本公开的第4实施方式中的贯通电极的剖面构造的图。
图20是说明本公开的第4实施方式中的贯通电极的第1面侧的构造(封闭部)的图。
图21是说明本公开的第5实施方式中的贯通电极的剖面构造的图。
图22是说明本公开的第6实施方式中的贯通电极的剖面构造的图。
图23是说明本公开的第6实施方式中的布线基板的剖面构造的图。
图24是说明本公开的第7实施方式中的贯通电极的剖面构造的图。
图25是说明本公开的第8实施方式中的贯通电极基板的制造方法的图。
图26是说明本公开的第8实施方式中的贯通电极基板的制造方法的图。
图27是说明本公开的第8实施方式中的贯通电极基板的制造方法的图。
图28是说明本公开的第8实施方式中的贯通电极基板的制造方法的图。
图29是说明包含本公开的第1实施方式中的电子单元的电子设备的图。
图30A是说明第1电解镀敷工序的一个例子的图。
图30B是说明第2电解镀敷工序的一个例子的图。
图30C是说明第2电解镀敷工序的一个例子的图。
图30D是说明第2电解镀敷工序的一个例子的图。
图31是说明第2金属层的剖面构造的一个例子的图。
图32是说明贯通电极的封闭部的剖面构造的一个例子的图。
图33是说明电子单元的制造方法的一个例子的图。
图34是说明电子单元的制造方法的一个例子的图。
图35是说明电子单元的制造方法的一个例子的图。
图36是说明用于连接贯通电极基板的封闭部和电子器件的电极的构造的一个例子的图。
图37是说明用于连接贯通电极基板的封闭部和电子器件的电极的构造的一个例子的图。
图38说明用于连接贯通电极基板的封闭部和电子器件的电极的构造的一个例子的图。
图39说明用于连接贯通电极基板的封闭部和电子器件的电极的构造的一个例子的图。
图40A是说明与贯通电极基板的封闭部连接的布线层的剖面构造的一个例子的图。
图40B是示出图40A的布线层的俯视图。
图41A是说明与贯通电极基板的封闭部连接的布线层的剖面构造的一个例子的图。
图41B是示出图41A的布线层的俯视图。
图42A是说明与贯通电极基板的封闭部连接的布线层的剖面构造的一个例子的图。
图42B是示出图42A的布线层的俯视图。
图43A是说明与贯通电极基板的封闭部连接的布线层的剖面构造的一个例子的图。
图43B是示出图43A的布线层的俯视图。
图44A是示出贯通电极基板的样品的一个例子的俯视图。
图44B是将图44A的贯通电极基板沿着线E1-E1进行切断的情况下的剖视图。
图45A是示出贯通电极基板的样品的其他例的俯视图。
图45B是将图45A的贯通电极基板沿着线E2-E2进行切断的情况下的剖视图。
具体实施方式
以下，参照附图对包含本公开的一个实施方式所涉及的贯通电极基板的电子单元进行详细地说明。另外，以下所示的各实施方式是本发明的实施方式的一个例子，本发明并不限定于这些实施方式而进行解释。另外，在本实施方式中参照的附图中，存在对同一部分或具有同样的功能的部分标注相同的符号或类似的符号(在数字后面仅标注了A、B等的符号)，并省略其重复的说明的情况。此外，为了便于说明，存在附图的尺寸比率与实际的比率不同，或者结构的一部分从附图中省略的情况。此外，关于确定形状、几何学条件以及它们的程度的例如“圆”、“垂直”等用语、长度、角度的值等，不受严格的意义的束缚，包含能够期待同样的功能的程度的范围来解释。
<第1实施方式>
[1.半导体基板的结构]
图1是说明本公开的第1实施方式中的电子单元的剖面构造的图。电子单元1000包含布线基板80、印刷布线板91以及电子器件92、93。布线基板80包含贯通电极基板10以及布线构造部50。电子器件92、93和印刷布线板91经由布线基板80连接。布线基板80是内插板的一个例子。布线基板80包含贯通电极基板10以及布线层叠体70。在贯通电极基板10配置有贯通基板的贯通电极100。关于详细的结构，将在后面叙述。布线层叠体70形成有层叠的铜布线。配置于布线基板80的第1面810的电极811和露出在布线基板80的第2面820侧的贯通电极100通过配置于布线层叠体70布线相互连接。
印刷布线板91在该例子中是包含玻璃环氧等树脂的基板。印刷布线板91是使用覆铜层叠板形成有铜布线的基板。在该例子中，配置于印刷布线板91的第1面910的电极911和配置于印刷布线板91的第2面920的电极921通过内部的铜布线相互连接。电极911和贯通电极100通过凸块891连接，由此印刷布线板91和布线基板80电连接。
电子器件92、93包含由硅等半导体形成的元件等。例如，电子器件92、93是CPU、存储器、FPGA、传感器等。另外，电子器件也可以构成为多个半导体基板的层叠体。例如，如果是存储器，则也可以具有将存储器控制器和如HBM(High Bandwidth Memory，高带宽存储器)那样的存储器的层叠体组合的构造。
在该例子中，电子器件92的电极922和布线基板80的电极811经由凸块892连接，由此电子器件92和布线基板80电连接。电子器件93的电极923和布线基板80的电极811经由凸块893连接，由此电子器件93和布线基板80电连接。此外，电子器件92和电子器件93经由布线基板80电连接。
[2.贯通电极基板的结构]
接下来，对贯通电极基板10以及配置于该贯通电极基板10的贯通电极100进行说明。
图2是说明本公开的第1实施方式中的贯通电极基板的剖面构造的图。图2是将图1中的区域A1放大的图。贯通电极基板10包含玻璃基板11以及贯通电极100。玻璃基板11具有第1面110以及第2面120。在玻璃基板11的第1面110侧配置有与贯通电极100连接的布线层叠体70。布线层叠体70包含层间绝缘层710以及布线层720。层间绝缘层710可以包含聚酰亚胺、丙烯酸等有机材料，也可以包含氧化硅等无机材料。布线层720通过半加成法、双镶嵌法等形成。
在玻璃基板11配置有贯通第1面110和第2面120的贯通孔15。贯通孔15的直径在极小部15m处为极小值dcm。在该例子中，极小部15m位于第1面110与第2面120之间。在该例子中，沿着与第1面110垂直的方向观察贯通孔15的情况下的贯通孔15的轮廓为圆。贯通孔15的直径对应于该圆的直径。另外，贯通孔15的轮廓也可以为圆以外的形状。在该情况下，贯通孔15的直径是多个贯通孔15排列的方向上的贯通孔15的尺寸。
贯通电极100配置在贯通孔15的内部，以使经由贯通孔15导通第1面110的一侧和第2面120的一侧。贯通电极100包含焊盘部102、贯通部103以及封闭部105。封闭部105是在第1面110侧堵塞贯通孔15的导电体。将封闭部105也称为第1部分。位于贯通孔15的内部侧的封闭部105的表面(图3中的Bs)位于比极小部15m更靠第1面110侧的位置。即，极小部15m未被封闭部105堵塞。
贯通部103是沿着贯通孔15的内侧面配置的导电体。贯通部103从封闭部105连续地延伸至贯通孔15的第2面120侧。贯通部103也称为第2部分。贯通部103被配置为不堵塞贯通孔15的内部中的封闭部105以外的区域(包含极小部15m)。因此，在贯通孔15的内部，被贯通电极100包围的空间18经由开口180与玻璃基板11的第2面120侧的空间连接。另外，如在后述的其他实施方式中说明的那样，也可以在空间18的内部填充有其他导电体或绝缘体。
焊盘部102从贯通部103连续地延伸到玻璃基板11的第2面120上。在焊盘部102配置有凸块891。
[3.封闭部的构造]
接下来，使用图3对封闭部105的详细的构造进行说明。
图3是说明本公开的第1实施方式中的贯通电极的第1面侧的构造(封闭部)的图。图3是将图2中的封闭部105附近放大示出的图。首先，使用图3定义各部分。Ts是第1面110侧的封闭部105的表面。表面Ts在该例子中位于与玻璃基板11的第1面110大致相同的表面。图2中的布线层720与表面Ts接触。在该例子中，在沿着与第1面110垂直的方向观察的情况下，如图2所示，该接触区域被贯通孔15的第1面110的外缘包围。虽然未图示，但接触区域也可以与贯通孔15重叠且不被贯通孔15的外缘包围。由形成在层间绝缘层710的向封闭部105的开口规定该接触区域。另外，表面Ts也可以位于比玻璃基板11的第1面110更靠贯通孔15的内部侧的位置，也可以位于更靠贯通孔15的外部侧的位置。
Bs是第2面120侧(贯通孔15的内部侧)的封闭部105的表面。Vs虚拟地示出了形成有封闭部105之前(图7的制造阶段)的导电体的位置。中心轴ac对应于与第1面110垂直地观察贯通孔15的情况下的圆的中心。dc对应于第1面110中的贯通孔15的直径。dc1、dc2表示从中心轴ac到位置P1、P2的距离，定义为dc1＜dc2的关系。
da是在沿着与第1面110垂直的方向的封闭部105的厚度(以下，简称为“封闭部105的厚度”)之中、最薄的部分的厚度。在该例子中，封闭部105的厚度最薄的部分位于与中心轴ac对应的位置。因此，da也称为中心轴ac处的封闭部105的厚度。da1是在第1面110的面内方向上从中心轴ac离开与dc1的距离对应的量的位置处的封闭部105的厚度。da2是在第1面110的面内方向上从中心轴ac离开与dc2的距离对应的量的位置处的封闭部105的厚度。db对应于在贯通孔15的内部、贯通电极100最薄的部分的厚度。即，db对应于在贯通部103中、最薄的部分的厚度。
与第1面110垂直的方向上的、贯通部103的最薄的部分的位置并没有限定。例如，贯通部103的最薄的部分可以位于极小部15m，也可以位于比极小部15m更靠第1面110侧的位置，还可以位于比极小部15m更靠第2面120侧的位置。
封闭部105的构造决定为具有以下的相关性R1～R3。
R1：da＜dc＜da+db×2
R2：封闭部105包含封闭部105的厚度越远离中心轴ac越逐渐变厚的部分
(在该例子中，da＜da1＜da2，厚度的变化是连续的)
R3：在以包含中心轴ac的剖面观察的情况下，表面Bs中的封闭部105最薄的部分具有比其他部分大的曲率
在图3的例子中，da＜da1＜da2，因此连续地产生相关性R2所规定的厚度的变化。能够换言之，相关性R3“在以包含中心轴ac的剖面观察的情况下，表面Bs在封闭部105的最薄的部分处具有最大的曲率”。
在此，通过将贯通电极100设为保形的电极，即，形成贯通电极100，以使得在贯通孔15的内部配置有空间18，从而能够减少制造成本，或者能够减少应力。进而，由于贯通电极100具有封闭部105，因此在与贯通孔15重叠的位置处，能够将贯通电极100的表面Ts和布线层720电连接。
封闭部105的构造在图3所示的例子中，满足相关性R1～R3的全部条件，但可以是仅满足任意一个条件的构造，也可以是满足两个条件的组合(不满足三个中的任意一个条件)的构造。此外，在相关性R2中，到中心轴ac、位置P1、位置P2的顺序的厚度的变化并不限于在整个区域中连续的情况，而只要其一部分连续即可。通过满足相关性R1～R3中的至少一个条件，从而封闭部105能够针对从表面Ts侧朝向贯通孔15的内部的力具有强的保持力。在该例子中，贯通孔15为包含极小部15m的结构，因此封闭部105针对从表面Ts侧朝向贯通孔15的内部的力具有更强的保持力。因此，在表面Ts与布线层720的连接中，得到高的稳定性。特别是，封闭部105的表面Bs通过具有大致拱(arch)型的构造，能够具有更强的保持力。
对相关性R1～R3进行详细地说明。
对相关性R1中的“da＜dc”进行说明。
在将布线层叠体70、印刷布线板91、电子器件92等与贯通电极基板10的贯通电极100连接的工序中，贯通电极基板10被加热。若贯通电极基板10被加热，则贯通电极100进行热膨胀。在贯通电极100的热膨胀系数与基板11的热膨胀系数不同的情况下，在贯通电极100产生由热膨胀引起的内部应力。内部应力越大，越容易产生裂纹、剥离等不良。裂纹例如产生在基板11。剥离例如产生在封闭部105与基板11之间。
通过满足“da＜dc”，能够容易地使在贯通电极100的封闭部105产生的内部应力在表面Ts缓和。由此，能够抑制裂纹、剥离等不良。因此，封闭部105能够耐受从表面Ts侧朝向贯通孔15的内部的力。
对相关性R1中的“dc＜da+db×2”进行说明。
在贯通电极100的贯通部103的热膨胀系数与基板11的热膨胀系数不同的情况下，在贯通部103产生由热膨胀引起的内部应力。贯通部103的厚度越小，则贯通部103越容易因内部应力而从贯通孔15的内侧面剥离。
通过将贯通部103的最薄的部分的厚度设定为满足“dc＜da+db×2”，能够抑制贯通部103从贯通孔15的内侧面剥离。
作为相关性R1中的dc、da、db的值，使用多个贯通孔15以及贯通电极100中的dc、da、db的测定值的平均值。例如，使用50个以上贯通孔15以及贯通电极100中的dc、da、db的测定值的平均值。
对测定dc、da、db的测定方法进行说明。首先，如图44A所示，实施准备具有宽度W的贯通电极基板10的样品的准备工序。样品的宽度W例如为500μm以上且1mm以下。样品包含在宽度方向上排列的多个、例如5个以上贯通孔15。
接下来，实施沿着图44A所示的切断线E1-E1，通过离子抛光来切断样品的切断工序。在切断工序中，将样品切断为使切断线E1-E1通过在宽度方向上排列的全部贯通孔15。优选的是，切断线E1-E1通过位于宽度方向上的中央的贯通孔15的中心。图44B是将图44A的贯通电极基板沿着线E1-E1切断的情况下的剖视图。
接下来，实施选择具有最大的直径dc的贯通孔15的选择工序。在图44B所示的例子中，位于宽度方向上的中央的贯通孔15具有最大的直径dc。接下来，实施对设置在具有最大的直径dc的贯通孔15的贯通电极100的da以及db进行测定的测定工序。这样，能够得到1个贯通孔15以及贯通电极100中的dc、da、db的测定值。通过实施50次准备工序、切断工序、选择工序以及测定工序，能够得到50个以上的贯通孔15以及贯通电极100中的dc、da、db的测定值。作为测定dc、da、db等的尺寸的测定器，能够使用JEOL公司制的扫描电子显微镜(SEM)。
图45A是示出贯通电极基板的样品的其他例的俯视图。如图45A所示，在切断工序中，切断线E2-E2有时不通过位于宽度方向上的中央的贯通孔15的中心。在该情况下，如图45B所示，在剖视图中出现的多个贯通孔15的直径dc相互不同。图45B是将图45A的贯通电极基板沿着线E2-E2切断的情况下的剖视图。
即使在图45B所示的例子中，也与图44B所示的例子的情况同样地，实施选择具有最大的直径dc的贯通孔15的选择工序。在图45B所示的例子中，在图中从右起第二个贯通孔15具有最大的直径dc。接下来，实施对设置在具有最大的直径dc的贯通孔15的贯通电极100的da以及db进行测定的测定工序。
根据上述的测定方法，即使在切断工序中样品的切断线偏离理想的情况下，也能够适当地选择测定对象的贯通孔15。因此，能够抑制dc、da、db的测定值产生偏差。
对相关性R2进行说明。
在满足相关性R2的封闭部105中，贯通孔15的内部侧的表面Bs包含越远离中心轴ac越朝向第2面120侧的部分。因此，封闭部105的表面Bs能够具有拱形的构造。在该情况下，若封闭部105受到从表面Ts侧朝向贯通孔15的内部的力，则在表面Bs产生压缩力。因此，封闭部105能够耐受从表面Ts侧朝向贯通孔15的内部的力。
对相关性R3进行说明。
在封闭部105的表面Bs具有拱形的构造的情况下，表面Bs的曲率越大，越能够使在封闭部105的内部产生的力分散。在封闭部105的内部产生的力越靠近中心轴ac越容易变大。
在满足相关性R3的封闭部105中，表面Bs在封闭部105的最薄的部分具有最大的曲率。封闭部105的最薄的部分与中心轴ac重叠或接近中心轴ac。通过满足相关性R3，容易使在封闭部105的最薄的部分产生的力分散到周围。由此，能够抑制在封闭部105的最薄的部分产生裂纹等不良。
如图3所示，贯通部103的最薄的部分的厚度db比封闭部105的最薄部分的厚度da小。db/da例如为1/4以下，也可以为1/5以下。db/da例如为1/10以上，也可以为1/9以上。
[4.贯通电极基板的制造方法]
接下来，使用图4至图11对上述的贯通电极基板10的制造方法进行说明。
图4～图11是说明本公开的第1实施方式中的贯通电极基板的制造方法的图。首先，如图4所示，准备玻璃基板11，在玻璃基板11形成贯通孔15。玻璃基板11等基板的厚度例如为100μm以上，也可以为200μm以上。基板的厚度例如为1mm以下，也可以为500μm以下。玻璃基板11的厚度在该例子中为400μm。代替玻璃基板11，可以使用石英基板、硅晶片、陶瓷等包含其他无机材料的基板，也可以使用树脂基板等包含有机材料的基板。在使用硅晶片等具有导电性的基板的情况下，在形成有贯通孔15的状态下，包含贯通孔15的内侧面的基板表面被绝缘体覆盖。
贯通孔15如以下那样形成，即，在对玻璃基板11以给定的条件照射激光后，利用给定的蚀刻液实施蚀刻处理，由此贯通第1面110与第2面120之间。贯通孔15的直径的最大值例如为25μm以上且50μm以下。另一方面，在该例子中，在玻璃基板11的大致中心部分，贯通孔15的直径具有极小值。极小值例如为10μm以上且30μm以下。贯通孔15的直径的极小值也可以是贯通孔15的直径的最大值的40％以上且60％以下。
接下来，如图5所示，对形成有贯通孔15的玻璃基板11的第1面110、第2面120以及贯通孔15的内侧面形成第1金属层100a。第1金属层100a在通过电解镀敷处理来形成后述的第2金属层100b的工序中，作为种子层发挥功能。在该例子中，第1金属层100a是通过无电解镀敷处理形成的Cu。第1金属层100a期望被堆积为0.1μm以上且3μm以下的厚度，在该例子中，被堆积为0.3μm的厚度。另外，第1金属层100a只要是作为电解镀敷处理的种子层而发挥功能的金属即可，例如可以是包含Ti、Ni、Cr、Ti、W等的金属，也可以层叠不同的金属。此外，种子层的形成方法并不限于使用无电解镀敷处理，也可以使用溅射法。虽然未图示，但在形成第1金属层100a之前，也可以在玻璃基板11的第1面110、第2面120以及贯通孔15的内侧面形成密接层。针对玻璃基板11的密接层的密接性比针对玻璃基板11的第1金属层100a的密接性高。构成密接层的材料的例子是氧化锌等金属氧化物。
接下来，如图6所示，在第1金属层100a中的、玻璃基板11的第2面120侧的给定区域形成抗蚀剂掩模RM。接下来，实施如下的电解镀敷工序，即，通过电解镀敷处理，在形成有抗蚀剂掩模RM的区域以外、即第1金属层100a露出的区域，使第2金属层100b生长。电解镀敷工序包含在第1条件下形成第2金属层100b的第1电解镀敷工序以及在从第1条件变更的第2条件下形成第2金属层100b的第2电解镀敷工序。
图7是示出第1电解镀敷工序的图。第1条件被设定为第1面110侧的第2金属层100b的生长速度与第2面120侧的第2金属层100b的生长速度变得大致相同。
图8是示出第2电解镀敷工序的图。第2条件被设定为第1面110侧的第2金属层100b的生长速度比第2面120侧的第2金属层100b的生长速度大。例如，与第2面120侧相比，在第1面110侧，在镀敷液变浓的环境下实施电解镀敷处理即可。也可以与第2面120侧相比，在第1面110侧，在向贯通孔15供给的电流变大的环境下实施电解镀敷处理。
通过这样的处理，贯通孔15中的、第1面110侧的区域CA被第2金属层100b堵塞。另一方面，在区域CA以外的贯通孔15的区域形成有被第2金属层100b包围的空间18。在贯通孔15的成为极小部15m的部分处，空间18的直径优选为极小部15m的直径dcm的10％以上且50％以下。即，极小部15m的第1金属层100a以及第2金属层100b的合计的厚度de优选为直径dcm的25％以上且45％以下。在该例子中，形成有第1金属层100a以及第2金属层100b，以使得该厚度de相对于贯通孔15的直径的最小值dcm成为大致30％的厚度。该空间18和玻璃基板11的第2面120侧的空间经由开口180连接。第2金属层100b例如为Cu。另外，第2金属层100b也可以是包含Au、Ag、Pt、A1、Ni、Cr、Sn等的金属。
在通过封闭部105来堵塞贯通孔15之前，贯通孔15维持贯通的状态，因此还能够使镀敷液在贯通孔15中通过。根据该制造方法，由于最后形成封闭部105，因此也能够稳定地形成第2金属层100b。
参照图30A～图30D，对第1电解镀敷工序以及第2电解镀敷工序的一个例子进行详细地说明。
在第1电解镀敷工序中使用的镀敷液例如包含硫酸铜五水合物以及硫酸。硫酸铜五水合物由分子式CuSO4·5H2O表示。硫酸由分子式H2SO4表示。将镀敷液中的硫酸铜五水合物的重量％也称为第1比率L1。将镀敷液中的硫酸的重量％也称为第2比率L2。在第1电解镀敷工序的镀敷液中，优选第2比率L2比第1比率L1大。由此，能够减少玻璃基板11的第1面110或第2面120中的镀敷液的Cu浓度与贯通孔15的内部的镀敷液的Cu浓度之差。
图30A是示出第1电解镀敷工序的一个例子的图。如图30A所示，可以从玻璃基板11的第1面110侧以及第2面120侧向贯通孔15供给电流。将从第1面110侧向贯通孔15供给的电流也称为第1电流i1。将从第2面120侧向贯通孔15供给的电流也称为第2电流i2。在第1电解镀敷工序中，优选第1电流i1与第2电流i2之差小。例如，第1电流i1为第2电流i2的0.8倍以上且1.2倍以下。由此，在第1面110、第2面120以及贯通孔15的内部，能够抑制第2金属层100b的生长速度产生差异。
在第2电解镀敷工序中使用的镀敷液也可以与第1电解镀敷工序的情况同样地，包含硫酸铜五水合物以及硫酸。在第2电解镀敷工序的镀敷液中，优选第1比率L1比第2比率L2大。由此，能够使玻璃基板11的第1面110或第2面120中的镀敷液的Cu浓度比贯通孔15的内部的镀敷液的Cu浓度高。
图30B～图30D是示出第2电解镀敷工序的一个例子的图。如图30B所示，在第2电解镀敷工序中，优选第1电流i1比第2电流i2大。例如，第1电流i1比第2电流i2的1.5倍大。由此，能够使第1面110中的第2金属层100b的生长速度比在第2面120中的第2金属层100b的生长速度大。第1电流i1可以是第2电流i2的2.0倍以上，也可以是3.0倍以上，还可以是5.0倍以上。第1电流i1也可以是第2电流i2的5.0倍以下。
将第1面110侧的贯通孔15的端部也称为第1端16，将第2面120侧的贯通孔15的端部也称为第2端17。通过镀敷液中的第1比率L1比第2比率L2大、或第1电流i1比第2电流i2大，如图30C所示，能够使第1端16中的第2金属层100b的生长速度比第2端17处的第2金属层100b的生长速度大。例如，如图30C所示，第2金属层100b的剖面能够部分地具有以第1端16为中心的圆的形状。
在第1电流i1比第2电流i2大的情况下，位于贯通孔15的内侧面的第2金属层100b的生长速度越靠近第1面110越大。因此，如图30C所示，位于贯通孔15的内侧面的第2金属层100b的厚度越朝向第2面120侧越小。其结果是，形成在第1端16的周围的第2金属层100b的、贯通孔15的内部侧的表面Bs越远离中心轴ac越朝向第2面120侧。
通过在贯通孔15的第1端16的各位置的周围生长的第2金属层100b汇合，如图30D所示，在第1面110侧，第2金属层100b能够封闭贯通孔15。这样，得到包含第2金属层100b的封闭部105。
位于贯通孔15的内侧面的第2金属层100b的生长速度越远离内侧面越小。因此，与中心轴ac重叠的封闭部105的部分的表面Bs的曲率容易成为最大。
封闭部105的表面Bs的位置以及形状能够通过调整第1电流i1以及第2电流i2来进行变更。或者，封闭部105的表面Bs的位置以及形状能够通过调整第1比率L1以及第2比率L2来进行变更。图31是示出在使第1电流i1相对于第2电流i2的比率比图30B～图30D的例子大的情况下得到的封闭部105的剖视图。如图31所示，通过增大第1电流i1与第2电流i2之差，能够使封闭部105的表面Bs的位置向第2面120侧变化。此外，通过增大第1电流i1与第2电流i2之差，能够使封闭部105的最薄的部分的表面Bs的曲率半径小。
接下来，如图9所示，去除抗蚀剂掩模RM。接下来，如图10所示，例如通过CMP(Chemical Mechanical Polishing，化学机械抛光)处理来去除玻璃基板11的第1面110侧的第1金属层100a以及第2金属层100b，使第1面110露出。另外，第1金属层100a和第2金属层100b的去除也可以使用湿式蚀刻处理、基于飞刀的磨削处理、物理机械研磨等其他处理。图10的处理也可以在图9的处理之前实施。
然后，如图11所示，在玻璃基板11的第2面120侧，以第2金属层100b为掩模，去除第1金属层100a。这样，从玻璃基板11制造配置有贯通电极100的贯通电极基板10。图11的处理也可以在图10的处理之前实施。另外，在图2中，示出贯通电极100作为汇总了第1金属层100a和第2金属层100b的导电体。
[实施例]
图12是贯通电极的剖面的电子显微镜照片。图12所示的电子显微镜照片是通过上述的贯通电极基板10的制造方法来制造的贯通电极100的剖面。该剖面是包含贯通孔15的中心轴地切断的面。如图12所示，在贯通电极100中能够实现具有封闭部105的构造。
<第2实施方式>
第2实施方式中的贯通电极通过与上述的第1实施方式不同的方法来制造。
图13～图15是说明本公开的第2实施方式中的贯通电极基板的制造方法的图。在第2实施方式中，如图13所示，在如第1实施方式中的图5那样形成第1金属层100a之后，不形成图6所示的抗蚀剂掩模RM，而形成图7以及图8所示的第2金属层100b。在该状态下，如图14所示，在玻璃基板11的第1面110侧以及第2面120侧这两面，通过CMP处理来去除第1金属层100a以及第2金属层100b，使玻璃基板11的两面露出。
接下来，如图15所示，在第2面120侧，通过溅射法形成成为种子层的第3金属层100c。接下来，在第3金属层100c的一部分的区域上形成抗蚀剂掩模RM。在图15中，仅在第2面120上形成有第3金属层100c。虽然未图示，但也可以在贯通孔15的内部的第2金属层100b上形成有第3金属层100c的一部分。然后，通过电解镀敷处理，在第3金属层100c上使金属层生长。然后，去除抗蚀剂掩模RM，去除不需要的金属层。由此，得到与图2同样的构造的贯通电极100。通过在容易使金属层生长在第2面120侧的部分、即第3金属层100c上的条件(与使第2金属层100b生长时不同的条件)下进行电解镀敷处理，从而也能够使第2面120上的包含金属层的焊盘部102的厚度比贯通部103的厚度厚。所谓不需要的金属层表示被抗蚀剂掩模RM覆盖的部分的第3金属层100c。根据电解镀敷处理的条件，有时也从贯通孔15的区域向第1面110侧形成有金属层。在该情况下，可以将第1面110侧的金属层也去除。
<第3实施方式>
第3实施方式中的贯通电极通过与上述的第1实施方式不同的方法制造。
图16～图18是说明本公开的第3实施方式中的贯通电极基板的制造方法的图。在第3实施方式中，在如第1实施方式中的图7那样形成抗蚀剂掩模RM时，进而在第1面110侧也形成覆盖远离贯通孔15的部分的第1金属层100a的抗蚀剂掩模RM。然后，如图16所示，通过第1条件的电解镀敷处理，使第2金属层100b生长。然后，如图17所示，通过第2条件的电解镀敷处理，进而使第2金属层100b生长。由此，贯通孔15的区域CA被第2金属层100b堵塞。通过在第1面110侧形成抗蚀剂掩模RM，能够在第1面110侧限制第2金属层100b生长的区域。因此，以更短的时间使第2金属层100b生长。因此，可实现高效的电解镀敷处理。然后，如图18所示，去除抗蚀剂掩模RM。然后，通过CMP处理等去除从贯通孔15向第1面110侧突出的第1金属层100a和第2金属层100b。由此，得到与图2同样的构造的贯通电极100。
<第4实施方式>
上述的第1实施方式中的贯通孔15位于第1面110与第2面120之间，具有贯通孔15的直径成为最小的极小部15m。在第4实施方式中，具有与第1实施方式中的贯通孔15不同的形状的贯通孔15A形成于玻璃基板11。具体而言，第4实施方式中的贯通孔15A不具有该极小部15m。
图19是说明本公开的第4实施方式中的贯通电极的剖面构造的图。在玻璃基板11形成有贯通孔15A。贯通孔15A具有从第1面110侧朝向第2面120侧直径变大的形状。贯通孔15A例如通过从玻璃基板11的第2面120侧实施喷砂处理而形成。贯通孔15A也可以在对玻璃基板11以给定的条件照射激光后，通过利用给定的蚀刻液来实施蚀刻处理来形成。贯通电极100A包含焊盘部102A、贯通部103A以及封闭部105A。封闭部105A被配置为堵塞贯通孔15A的第1面110侧、即贯通孔15的直径小的一侧。在贯通孔15A的内部被贯通电极100A包围的空间18A被配置为经由开口180A与玻璃基板11的第2面120侧的空间连接。另外，在图19以及图20中，也与图2同样地，示出贯通电极100作为汇总了第1金属层100a和第2金属层100b的导电体。
图20是说明本公开的第4实施方式中的贯通电极的第1面侧的构造(封闭部)的图。对于封闭部105A的构造，也与第1实施方式中的封闭部105的构造相同。如图20所示，若定义各部分，则封闭部105A的构造也满足相关性R1～R3中的至少一个条件。在图20所示的例子中，封闭部105A的构造满足相关性R1～R3的全部条件。由于贯通孔的形状的差异，从da向da1、da2增加的比例与封闭部105相比，封闭部105A的一方更少，但是即使在封闭部105A中，也能够针对从表面Ts侧朝向贯通孔15的内部的力具有强的保持力。
<第5实施方式>
在第5实施方式中，对在形成于第1实施方式中的贯通孔15的空间18配置了填充体的贯通电极100B进行说明。
图21是说明本公开的第5实施方式中的贯通电极的剖面构造的图。首先，准备第1实施方式中的图11所示的状态的玻璃基板11以及贯通电极100。接下来，如图21所示，从开口180对空间18配置填充体109。填充体109通过如下而形成，即，作为流体从开口180流入空间18，然后被固化。在该例子中，填充体109可以包含绝缘性的材料，也可以包含金属膏等导电性的材料。具有绝缘性的材料的例子是有机树脂、无机化合物等。有机树脂的例子是聚酰亚胺、丙烯酸等。无机化合物的例子是硅氧化物等。填充体109也可以包含有机树脂以及无机化合物这两者。金属膏的例子是包含Cu、Ni、Ag、Au等的膏。为了形成填充体109，从开口180流入空间18的材料可以具有感光性，也可以不具有感光性。通过使填充体109包含上述材料，与通过电解镀敷处理利用第2金属层100b填充空间18的情况相比，能够减少制造成本，或者减少由贯通电极引起的应力。虽然未图示，但只要能维持贯通电极基板10的可靠性，在填充体109的内部或填充体109与基板11之间也可以存在空隙等空间。
在图21所示的例子中，填充体109的表面Fs配置为与第2面120侧的第2金属层100b成为相同的面。虽然未图示，但表面Fs也可以配置为不与第2金属层100b成为相同的面。即，表面Fs可以配置为形成与第2面120相同的面，也可以位于贯通孔15的内部，还可以位于比第2金属层100b更突出的位置。
<第6实施方式>
在第5实施方式中的填充体109为导电体的情况下，即使在第2面120侧也能够在与贯通孔15重叠的位置处连接贯通电极100B和布线层。在第6实施方式中，对包含填充体109具有导电性的材料的情况下的、贯通电极100C的例子进行说明。
图22是说明本公开的第6实施方式中的贯通电极的剖面构造的图。图22所示的贯通电极100C还包含配置于第2实施方式中的图14所示的状态的贯通电极的内部的填充体109。填充体109是导电体。贯通电极100C包含：封闭部105，其在第1面110侧包含从贯通孔15露出的第2金属层100b；以及填充体109C，其在第2面120侧从贯通孔15露出。另一方面，在贯通孔15以外的部分中，玻璃基板11的第1面110以及第2面120露出。
图23是说明本公开的第6实施方式中的布线基板的剖面构造的图。图23所示的布线基板80C在第1实施方式1中的布线基板80的基础上，还具有配置于玻璃基板11的第2面120侧的布线层叠体70C。布线层叠体70C中的布线层720C与贯通电极100C中的填充体109C连接。图23中的布线层720C与填充体109的表面Fs接触。在该例子中，填充体109的表面Fs与布线层720C接触的接触区域在沿着与第2面120垂直的方向观察的情况下，如图23所示，被贯通孔15的第2面120中的外缘包围。虽然未图示，但接触区域也可以与贯通孔15重叠且不被贯通孔15的外缘包围。由形成在层间绝缘层710C的开口规定该接触区域。在开口配置有与填充体109C连接的布线层720C。虽然在图中省略，但也可以在位于与玻璃基板11相反的一侧的布线层叠体70C的面形成有与凸块连接的焊盘。
<第7实施方式>
在第7实施方式中，对将第6实施方式中的贯通电极100C的构造应用在图19所示的第4实施方式中的贯通电极100A的情况下的例子进行说明。
图24是说明本公开的第7实施方式中的贯通电极的剖面构造的图。图24所示的贯通电极100D除了下述的点以外，与第4实施方式中的图19所示的贯通电极100A相同。
·未设置焊盘部102A。
·在贯通电极的内部配置有填充体109。
图24所示的贯通电极100D包含：封闭部105A，其在第1面110侧包含从贯通孔15A露出的第2金属层100b；以及填充体109D，在第2面120侧从贯通孔15A露出。另一方面，在贯通孔15A以外的部分，露出了玻璃基板11的第1面110以及第2面120。通过这样的构造，与第6实施方式的情况同样地，即使不使用焊盘部102A也能够将布线层与填充体109D连接。
<第8实施方式>
在第8实施方式中，对制造实现相关性R1(da＜dc＜da+db×2)的贯通电极的其他方法进行说明。
图25～图28是说明本公开的第8实施方式中的贯通电极基板的制造方法的图。首先，对玻璃基板11从第2面120侧通过喷砂等形成孔。或者，也可以对玻璃基板11以给定的条件照射激光后，通过利用给定的蚀刻液来实施蚀刻处理而形成有孔。如图25所示，形成有未贯通到第1面110侧的孔150E。孔150E具有位于第1面110侧的底部。将这样的孔也称为有底孔。接下来，如图26所示，从第2面120侧通过溅射法形成成为种子层的第1金属层100a，形成抗蚀剂掩模RM，通过电解镀敷处理形成第2金属层100b。这里的电解镀敷处理使用玻璃基板11的表面侧的生长速度相对地变慢的条件。例如，使用混入了添加剂的镀敷液。由此，第2金属层100b中的有底孔150E的底部侧的部分BP与第2金属层100b的其他部分相比变厚。此外，被第2金属层100b包围的空间18E经由开口180E与玻璃基板11的第2面120侧的空间连接地配置在有底孔150E的内部。
接下来，去除抗蚀剂掩模RM。接下来，如图27所示，去除配置有抗蚀剂掩模RM的部分的第1金属层100a。然后，如图28所示，通过CMP处理等对玻璃基板11的第1面110侧进行蚀刻，使第2金属层100b在第1面110侧露出。由此，有底孔150E的底部被去除，且形成有贯通孔15E。另外，也可以通过残留第1金属层100a地进行蚀刻，使第1金属层100a向第1面110侧露出。
由此，形成有具有与图19所示的第4实施方式的贯通电极100A类似的构造的贯通电极100E。在图28中，示出了规定相关性R1的各参数。在此，da表示中心轴ac中的厚度。在贯通电极100A中，是满足相关性R1、R2、R3全部的构造，但在贯通电极100E中，是仅满足相关性R1的构造。
<第9实施方式>
上述的电子单元1000例如搭载于便携式终端(便携式电话、智能手机以及笔记本型个人计算机等)、信息处理装置(台式个人计算机、服务器、汽车导航等)、家电等、各种各样的电子设备。
图29是说明包含本公开的第1实施方式中的电子单元的电子设备的图。电子单元1000例如搭载于便携式终端(便携式电话、智能手机以及笔记本型个人计算机等)、信息处理装置(台式个人计算机、服务器、汽车导航等)、家电等、各种各样的电子设备。作为搭载有电子单元1000的电子设备的例子，示出了智能手机500以及笔记本型个人计算机600。这些电子设备具有由执行应用程序来实现各种功能的CPU等构成的控制部1100。在各种功能中包含使用来自电子单元1000的输出信号的功能。另外，电子单元1000也可以具有控制部1100的功能。
<第10实施方式>
在第10实施方式中，参照图32对贯通电极100的封闭部105的最薄的部分的表面Bs的曲率半径ra进行说明。曲率半径ra是封闭部105的最薄的部分的表面Bs的曲率的倒数。
曲率半径ra也可以规定为相对于第1面110中的贯通孔15的半径rb的比率。ra/rb优选为0.2以上。由此，在封闭部105被按压的情况下，能够抑制在封闭部105的最薄的部分的表面Bs产生的压缩力过度地变大。因此，能够抑制在封闭部105的最薄的部分产生裂纹等不良。ra/rb可以是0.4以上，也可以是0.6以上。
另一方面，当ra/rb过大时，认为在封闭部105被按压的情况下无法使在封闭部105产生的压缩力适当地分散于周围，从而产生封闭部105的损坏。若考虑这一点，ra/rb优选为1.5以下。ra/rb可以为1.3以下，也可以为1.1以下。
适当地设定封闭部105的最薄的部分的厚度da也作为抑制裂纹等不良的方法是有效的。厚度da优选为10μm以上。由此，能够确保封闭部105的最薄的部分的机械强度。厚度da可以是20μm以上，也可以是30μm以上。另一方面，若厚度da过度地大，则在封闭部105产生的内部应力难以在表面Ts缓和。在该情况下，认为产生封闭部105的损坏、基板11的裂纹等。考虑这一点，厚度da优选为100μm以下。厚度da可以是80μm以下，也可以是60μm以下。
<第11实施方式>
在第11实施方式中，参照图33～图35对电连接贯通电极基板10的贯通电极100和电子器件92的例子进行说明。具体而言，对如下的方法进行说明，即，在向电子器件92施加朝向贯通电极基板10的压力的状态下对电子器件92进行加热，由此电连接贯通电极100和电子器件92的电极。该方法也称为TCB(Thermal Compression Bonding，热压接合)。
如图33所示，电子器件92包含：第1面925以及第2面926；以及位于第1面925上的电极922。电极922可以包含焊盘。电极922也可以包含焊盘和位于焊盘上的柱。在电极922的间距P小的情况下特别采用包含柱的电极922的构造。间距P例如为100μm以下。在电极922上也可以设置有凸块892。
首先，如图33所示，在电子器件92的第2面926安装接合头200。接下来，如图34所示，通过使接合头200朝向贯通电极基板10移动，使凸块892与贯通电极100的封闭部105接触。此外，使用接合头200对电子器件92进行加热。由此，能够实施在对电子器件92施加朝向贯通电极基板10的压力的状态下对电子器件92进行加热的加热按压工序。然后，在使朝向贯通电极基板10的压力为零或大约为零的状态下，将接合头200的温度保持为一定。由此，如图35所示，能够经由凸块892将电极922与封闭部105连接。
为了通过加热按压工序而将电极922与封闭部105连接，优选对一个电极922施加的力为阈值以上。阈值例如为0.001kgf，可以为0.006kgf，也可以为0.1kgf。在该情况下，要求封闭部105耐受阈值以上的力。
在本申请的贯通电极基板10中，满足上述的相关性R1～R3中的至少一个。由此，封闭部105能够耐受阈值以上的力。
<第12实施方式>
在第12实施方式中，对用于电连接贯通电极基板10的封闭部105和电子器件92的电极922的构造的一个例子进行说明。
如图36所示，可以在电子器件92的电极922上设置有扩散防止膜94。扩散防止膜94例如包含位于电极922上的镍层和位于镍层上的金层。扩散防止膜94可以通过无电解镀敷或电解镀敷来形成。
如图36所示，也可以在贯通电极基板10的封闭部105上设置有扩散防止膜106。扩散防止膜106也可以与扩散防止膜94同样地，包含位于封闭部105上的镍层和位于镍层上的金层。
<第13实施方式>
在第13实施方式中，对用于电连接贯通电极基板10的封闭部105和电子器件92的电极922的构造的一个例子进行说明。
如图37所示，可以在贯通电极基板10的封闭部105上设置有电极107。电极107可以包含焊盘。电极107也可以包含焊盘和位于焊盘上的柱。
与图36的例子同样地，可以在电极107上设置有扩散防止膜106。虽然未图示，但也可以不设置扩散防止膜106。此外，与图36的例子同样地，也可以在电极922上设置有扩散防止膜94。虽然未图示，但也可以不设置扩散防止膜94。
<第14实施方式>
在第14实施方式中，对用于电连接贯通电极基板10的封闭部105和电子器件92的电极922的构造的一个例子进行说明。如图38所示，也可以不使用凸块而将电子器件92的电极922与贯通电极基板10的封闭部105连接。电极922以及封闭部105双方可以包含铜。在该情况下，能够利用Cu-Cu接合来将电极922与封闭部105连接。
<第15实施方式>
在第15实施方式中，对用于电连接贯通电极基板10的封闭部105和电子器件92的电极922的构造的一个例子进行说明。如图39所示，也可以不使用凸块而将电子器件92的电极922与贯通电极基板10的封闭部105上的电极107连接。电极922以及电极107这双方可以包含铜。在该情况下，能够利用Cu-Cu接合来将电极922与电极107连接。
<第16实施方式>
在第16实施方式中，参照图40A以及图40B对与贯通电极基板10的封闭部105连接的布线层720的剖面构造的一个例子进行说明。图40A是示出布线层的剖视图。图40B是示出布线层的俯视图。图40A是沿着图40B的布线层的A-A线的剖视图。
如图40A以及图40B所示，布线层720与封闭部105接触的接触区域可以包含多个区域。例如，布线层720可以包含：向贯通电极基板10的第1面110的面内方向延伸的布线722；和将布线722与封闭部105连接的多个连接层721。如图40B所示，在沿着与第1面110垂直的方向观察的情况下，多个连接层721可以被第1面110中的贯通孔15的外缘包围。
<第17实施方式>
在第17实施方式中，参照图41A以及图41B对与贯通电极基板10的封闭部105连接的布线层720的剖面构造的一个例子进行说明。图41A是示出布线层的剖视图。图41B是示出布线层的俯视图。图41A是沿着图41B的布线层的B-B线的剖视图。
与图40A以及图40B的例子同样地，布线层720与封闭部105接触的接触区域可以包含多个区域。例如，布线层720可以包含：向贯通电极基板10的第1面110的面内方向延伸的布线722；和将布线722与封闭部105连接的多个连接层721。如图41B所示，在沿着与第1面110垂直的方向观察的情况下，多个连接层721可以与第1面110中的贯通孔15的外缘重叠。
<第18实施方式>
在第18实施方式中，参照图42A以及图42B对与贯通电极基板10的封闭部105连接的布线层720的剖面构造的一个例子进行说明。图42A是示出布线层的剖视图。图42B是示出布线层的俯视图。图42A是沿着图42B的布线层的C-C线的剖视图。
如图42A以及图42B所示，在沿着与第1面110垂直的方向观察的情况下，布线层720与封闭部105接触的接触区域可以包围第1面110中的贯通孔15的外缘。例如，布线层720可以包含向贯通电极基板10的第1面110的面内方向延伸的布线722。布线722也可以具有比第1面110中的贯通孔15的直径dc大的宽度w1。
<第19实施方式>
在第19实施方式中，参照图43A以及图43B对与贯通电极基板10的封闭部105连接的布线层720的剖面构造的一个例子进行说明。图43A是示出布线层的剖视图。图43B是示出布线层的俯视图。图43A是沿着图43B的布线层的D-D线的剖视图。
如图43A以及图43B所示，布线层720可以包含与封闭部105连接且向第1面110的面内方向延伸的布线722。例如，布线层720可以包含与封闭部105连接，向相互不同的方向延伸的多个布线722。
以上，对本发明的一个实施方式进行了说明，但上述的各实施方式能够相互组合，或者能够置换来应用。此外，在上述的各实施方式中，也能够如以下那样变形而实施。例如，即使在如第4实施方式(图19)中的贯通电极100A那样形成在不具有极小部15m的贯通孔15A的情况下，也能够通过在第1、第2或第3实施方式中说明的方法来制造贯通电极基板。
符号说明
10：贯通电极基板，11：玻璃基板，15、15A、15E：贯通孔，15m：极小部，16：第1端，17：第2端，18、18A、18E：空间，50：布线构造部，70、70C：布线层叠体，80、80C：布线基板，91：印刷布线板，92、93：电子器件，100、100A、100C、100D、100E：贯通电极，100a：第1金属层，100b：第2金属层，100c：第3金属层，102、102A：焊盘部，103、103A：贯通部，105、105A：封闭部，109、109C，109D：填充体，110、810、910：第1面，120、820、920：第2面，150E：有底孔，180、180A、180E：开口，500：智能手机，600：笔记本型个人计算机，710：层间绝缘层，720、720C：布线层，811、911、921、922、923：电极，891、892、893：凸块，1000：电子单元，1100：控制部。

Claims (21)

1.一种贯通电极基板，具备：
基板，其具有第1面以及第2面，包含贯通该第1面和该第2面之间的贯通孔；以及
贯通电极，其配置在所述贯通孔的内部，
所述贯通电极包含：在所述第1面侧堵塞该贯通孔的第1部分；以及沿着所述贯通孔的内侧面配置的第2部分，
在所述第1部分中沿着与所述第1面垂直的方向最薄的部分具有厚度A，在所述第2部分中最薄的部分具有厚度B，所述贯通孔的所述第1面中的直径具有长度C，
满足A＜C＜A+B×2的关系。
2.根据权利要求1所述的贯通电极基板，其中，
所述第1部分包含所述第1部分的厚度越远离所述贯通孔的中心轴越变厚的部分。
3.一种贯通电极基板，具备：
基板，其具有第1面以及第2面，包含贯通该第1面和该第2面之间的贯通孔；以及
贯通电极，其配置在所述贯通孔的内部，
所述贯通电极包含：在所述第1面侧堵塞该贯通孔的第1部分；以及沿着所述贯通孔的内侧面配置的第2部分，
所述第1部分包含沿着与所述第1面垂直的方向的所述第1部分的厚度越远离所述贯通孔的中心轴越变厚的部分。
4.根据权利要求1至3中任一项所述的贯通电极基板，其中，
在包含所述贯通孔的中心轴的剖面观察的情况下，位于所述贯通孔的内部侧的所述第1部分的表面在所述第1部分的最薄的部分处具有最大的曲率。
5.根据权利要求1至4中任一项所述的贯通电极基板，其中，
在所述第1部分中最薄的部分位于与所述贯通孔的中心轴对应的位置。
6.根据权利要求1至5中任一项所述的贯通电极基板，其中，
所述贯通孔具有所述贯通孔的直径成为极小值的极小部，
所述极小部位于所述第1面与所述第2面之间，
在所述极小部中，所述贯通电极不堵塞所述贯通孔。
7.根据权利要求1至6中任一项所述的贯通电极基板，其中，
所述贯通电极基板还具备：布线层，其配置在所述基板的所述第1面侧，与所述贯通电极接触，
在沿着与所述第1面垂直的方向观察的情况下，所述布线层与所述贯通电极接触的接触区域与所述贯通孔重叠。
8.根据权利要求7所述的贯通电极基板，其中，
在沿着与所述第1面垂直的方向观察的情况下，所述接触区域被所述第1面中的所述贯通孔的外缘包围。
9.根据权利要求7所述的贯通电极基板，其中，
在沿着与所述第1面垂直的方向观察的情况下，所述接触区域与所述第1面中的所述贯通孔的外缘重叠。
10.根据权利要求7至9中任一项所述的贯通电极基板，其中，
所述接触区域包含多个区域。
11.根据权利要求1至10中任一项所述的贯通电极基板，其中，
所述第1面侧的所述第1部分的表面位于所述贯通孔的内部。
12.根据权利要求1至11中任一项所述的贯通电极基板，其中，
所述贯通电极基板还包含填充体，该填充体在所述贯通孔的内部位于所述贯通电极的金属层以外的部分。
13.根据权利要求12所述的贯通电极基板，其中，
所述填充体包含具有导电性的材料。
14.根据权利要求13所述的贯通电极基板，其中，
所述贯通电极基板还具备：第2布线层，其配置在所述基板的所述第2面侧，与所述填充体接触，
在沿着与所述第2面垂直的方向观察的情况下，所述第2布线层与所述填充体接触的接触区域被所述贯通孔的所述第2面中的外缘包围。
15.根据权利要求12所述的贯通电极基板，其中，
所述填充体包含具有绝缘性的材料。
16.根据权利要求1至15中任一项所述的贯通电极基板，其中，
在包含所述贯通孔的中心轴的剖面观察的情况下，位于所述贯通孔的内部侧的所述第1部分的表面在所述第1部分的最薄的部分处具有曲率半径ra，
所述贯通孔的所述第1面中的半径具有长度rb，
满足ra/rb≥0.2的关系。
17.一种电子单元，具有：
权利要求1至16中任一项所述的贯通电极基板；以及
电子器件，其与所述贯通电极基板的所述贯通电极电连接。
18.根据权利要求17所述的电子单元，其中，
所述电子器件包含与所述贯通电极电连接的电极，
所述电子器件的所述电极在沿着与所述贯通电极基板的所述第1面垂直的方向观察的情况下与所述贯通电极重叠。
19.一种贯通电极基板的制造方法，包含：
在具有第1面以及第2面并包含贯通该第1面和该第2面之间的贯通孔的基板形成沿着所述贯通孔的内表面的种子层；
通过第1条件的电解镀敷处理，在所述种子层上形成电解镀敷层直至所述贯通孔不被堵塞的厚度；以及
通过所述第1面侧的生长速度比所述第2面侧变快的第2条件的电解镀敷处理，从而进一步形成所述电解镀敷层来堵塞所述贯通孔的所述第1面侧。
20.根据权利要求19所述的贯通电极基板的制造方法，其中，
使流体从所述第2面侧流入所述贯通孔的内部，
通过固化所述流体，在所述贯通孔的内部形成填充在所述电解镀敷层以外的部分的填充体。
21.一种电子单元的制造方法，是权利要求18所记载的电子单元的制造方法，所述电子单元的制造方法具备如下工序：
在对所述电子器件施加朝向所述贯通电极基板的压力的状态下对所述电子器件进行加热，由此电连接所述贯通电极和所述电极。
CN202080028578.1A 2019-04-15 2020-04-15 贯通电极基板、电子单元、贯通电极基板的制造方法以及电子单元的制造方法 Pending CN113711347A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019077292 2019-04-15
JP2019-077292 2019-04-15
PCT/JP2020/016515 WO2020213624A1 (ja) 2019-04-15 2020-04-15 貫通電極基板、電子ユニット、貫通電極基板の製造方法および電子ユニットの製造方法

Publications (1)

Publication Number Publication Date
CN113711347A true CN113711347A (zh) 2021-11-26

Family

ID=72837898

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080028578.1A Pending CN113711347A (zh) 2019-04-15 2020-04-15 贯通电极基板、电子单元、贯通电极基板的制造方法以及电子单元的制造方法

Country Status (6)

Country Link
US (1) US20220148973A1 (zh)
JP (1) JP7457922B2 (zh)
KR (2) KR102615059B1 (zh)
CN (1) CN113711347A (zh)
TW (1) TW202121595A (zh)
WO (1) WO2020213624A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022151782A (ja) * 2021-03-23 2022-10-07 凸版印刷株式会社 ガラス基板及びガラスコア多層配線基板
KR20230081779A (ko) * 2021-11-29 2023-06-08 코닝 인코포레이티드 전기도금 층을 포함하는 비아들 및 비아들의 제조 방법들

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311919A (ja) * 2003-02-21 2004-11-04 Shinko Electric Ind Co Ltd スルーホールフィル方法
US7427562B2 (en) * 2006-11-08 2008-09-23 Motorla, Inc. Method for fabricating closed vias in a printed circuit board
JP2008227433A (ja) 2007-03-16 2008-09-25 Mems Core Co Ltd 実装体及びその製造方法
US20110248405A1 (en) 2010-04-09 2011-10-13 Qualcomm Incorporated Selective Patterning for Low Cost through Vias
JP2015106655A (ja) 2013-11-29 2015-06-08 富士通株式会社 積層基板製造方法及び積層基板
JP6251629B2 (ja) * 2014-04-24 2017-12-20 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP2016213296A (ja) 2015-05-07 2016-12-15 イビデン株式会社 プリント配線板
JP2017098402A (ja) * 2015-11-24 2017-06-01 大日本印刷株式会社 貫通電極基板及びその製造方法
TWI698963B (zh) 2016-06-03 2020-07-11 日商大日本印刷股份有限公司 貫通電極基板及其製造方法、以及安裝基板
JP6858576B2 (ja) * 2017-01-30 2021-04-14 新光電気工業株式会社 半導体装置の製造方法
JP7022365B2 (ja) * 2017-03-24 2022-02-18 大日本印刷株式会社 貫通電極基板及びその製造方法

Also Published As

Publication number Publication date
JP7457922B2 (ja) 2024-03-29
KR20230172626A (ko) 2023-12-22
TW202121595A (zh) 2021-06-01
KR102615059B1 (ko) 2023-12-19
KR20210151907A (ko) 2021-12-14
US20220148973A1 (en) 2022-05-12
WO2020213624A1 (ja) 2020-10-22
JPWO2020213624A1 (zh) 2020-10-22

Similar Documents

Publication Publication Date Title
US10153082B2 (en) Electronic component and method of manufacturing electronic component
US7795736B2 (en) Interconnects with interlocks
EP2058858B1 (en) Silicon interposer and semiconductor device package and semiconductor device incorporating the same and interposer manufacture
US20090071707A1 (en) Multilayer substrate with interconnection vias and method of manufacturing the same
JP2008085089A (ja) 樹脂配線基板および半導体装置
US9232644B2 (en) Wiring substrate
KR20150047747A (ko) 인쇄회로기판 및 그 제조방법과 이를 이용하는 반도체 패키지
CN113711347A (zh) 贯通电极基板、电子单元、贯通电极基板的制造方法以及电子单元的制造方法
EP2056343A2 (en) Silicon interposer producing method, silicon interposer and seminconductor device package and semiconductor device incorporating silicon interposer
TW200411879A (en) Substrate with stacked via and fine circuit thereon, and method for fabricating the same
KR102403468B1 (ko) 어셈블리 플랫폼
US8723051B2 (en) Wiring substrate and method for manufacturing wiring substrate
US11227826B2 (en) Semiconductor device having chip stacked and molded
US10211119B2 (en) Electronic component built-in substrate and electronic device
US20110147058A1 (en) Electronic device and method of manufacturing electronic device
TW201637143A (zh) 中介層、半導體裝置及其等之製造方法
JP6561635B2 (ja) 貫通電極基板及びその製造方法
JP2024075666A (ja) 貫通電極基板
KR101124784B1 (ko) 배선 기판 및 그 제조 방법
KR101034089B1 (ko) 배선 기판 및 그 제조 방법
TW200939442A (en) Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
JP2002343925A (ja) マルチチップモジュールの製造方法
JP2019062062A (ja) 配線基板、電子装置、及び、配線基板の製造方法
US20230138349A1 (en) Embedded packaging structure
JPH0831976A (ja) シリコン両面実装基板及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination