KR20210151907A - 관통 전극 기판, 전자 유닛, 관통 전극 기판의 제조 방법 및 전자 유닛의 제조 방법 - Google Patents

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Abstract

본 개시의 실시 형태에 있어서의 관통 전극 기판은, 제1 면 및 제2 면을 갖고, 제1 면과 제2 면을 관통하는 관통 구멍을 포함하는 기판과, 관통 구멍의 내부에 배치되어 있는 관통 전극을 구비한다. 관통 전극은, 제1 면측에 있어서 관통 구멍을 막는 제1 부분과, 관통 구멍의 내측면을 따라 배치되어 있는 제2 부분을 포함한다. 제1 부분에 있어서 제1 면에 수직인 방향을 따라 가장 얇은 부분은 두께 A를 갖고, 제2 부분에 있어서 가장 얇은 제2 부분은 두께 B를 갖고, 관통 구멍의 제1 면에 있어서의 직경은 길이 C를 갖는다. A<C<A+B×2의 관계가 충족되어 있다.

Description

관통 전극 기판, 전자 유닛, 관통 전극 기판의 제조 방법 및 전자 유닛의 제조 방법
본 개시는, 관통 전극 기판에 관한 것이다.
근년, 집적 회로를 형성한 반도체 회로 기판을 적층한 3차원 실장 기술이 이용되고 있다. 이러한 실장 기술에 있어서는, 관통 전극이 형성된 기판이 사용된다. 이러한 기판은 인터포저라고도 한다. 관통 전극은, 기판에 형성된 관통 구멍에 도전체를 배치함으로써 형성된다. 실장되는 회로의 고집적화에 수반하여, 관통 전극 기판에 있어서도 고집적화가 요구되고 있다. 예를 들어, 관통 구멍이 마련된 부분과 중첩하여 배선부를 배치함으로써, 배선부와 관통 전극을 효율적으로 접속하는 기술이 개발되고 있다.
관통 전극에는, 관통 구멍의 내부를 충전하지 않는 도전체로 형성되는 컨포멀형의 전극(컨포멀 비아)과, 관통 구멍의 내부를 충전하는 충전형의 전극(필드 비아)이 포함된다. 컨포멀형의 경우에는, 관통 전극의 내부를 충전하는 전극이 존재하지 않기 때문에, 제조 비용을 저감하거나, 관통 전극 기인의 응력을 저감시키거나 할 수 있다. 한편, 관통 구멍이 마련된 부분과 중첩하여 배선부를 배치할 수 없기 때문에, 고집적화에는 설계의 곤란성을 수반한다. 특허문헌 1에는, 컨포멀형의 관통 전극에 있어서도, 관통 구멍의 기판 표면측을 막도록 도전체를 배치하는 기술이 개시되어 있다. 이에 의해, 기판의 적어도 한쪽의 면측에 있어서 배선부를 효율적으로 배치하여 고집적화를 용이하게 하는 기술이 개시되어 있다.
국제 공개 제2017/209296호 일본 특허 공개 제2008-227433호 공보 국제 공개 제2011/127041호
특허문헌 1에 따르면, 관통 전극 기판의 고집적화가 실현되지만, 배선부와 관통 전극을 접속하는 부분에 있어서, 관통 전극에 대하여 보다 높은 강도가 요구되는 경우도 있다.
본 개시의 일 실시 형태에 있어서의 목적은, 관통 전극 기판에 있어서의 관통 전극의 강도를 높이는 데 있다.
본 개시의 일 실시 형태에 따르면, 제1 면 및 제2 면을 갖고, 당해 제1 면과 당해 제2 면을 관통하는 관통 구멍을 포함하는 기판과, 상기 관통 구멍의 내부에 배치되어 있는 관통 전극을 구비하고, 상기 관통 전극은, 상기 제1 면측에 있어서 당해 관통 구멍을 막는 제1 부분과, 상기 관통 구멍의 내측면을 따라 배치되어 있는 제2 부분을 포함하고, 상기 제1 부분에 있어서 상기 제1 면에 수직인 방향을 따라 가장 얇은 부분은 두께 A를 갖고, 상기 제2 부분에 있어서 가장 얇은 부분은 두께 B를 갖고, 상기 관통 구멍의 상기 제1 면에 있어서의 직경은 길이 C를 가지며, A<C<A+B×2의 관계가 충족되어 있는, 관통 전극 기판이 제공된다.
상기 제1 부분은, 상기 제1 부분의 두께가 상기 관통 구멍의 중심축으로부터 이격될수록 두꺼워지는 부분을 포함해도 된다.
본 개시의 일 실시 형태에 따르면, 제1 면 및 제2 면을 갖고, 당해 제1 면과 당해 제2 면을 관통하는 관통 구멍을 포함하는 기판과,
상기 관통 구멍의 내부에 배치되어 있는 관통 전극을 구비하고,
상기 관통 전극은, 상기 제1 면측에 있어서 당해 관통 구멍을 막는 제1 부분과, 상기 관통 구멍의 내측면을 따라 배치되어 있는 제2 부분을 포함하고,
상기 제1 부분은, 상기 제1 면에 수직인 방향을 따른 상기 제1 부분의 두께가 상기 관통 구멍의 중심축으로부터 이격될수록 두꺼워지는 부분을 포함하는 관통 전극 기판이 제공된다.
상기 관통 구멍의 중심축을 포함하는 단면으로 본 경우에, 상기 관통 구멍의 내부측에 위치하는 상기 제1 부분의 표면은, 상기 제1 부분의 가장 얇은 부분에 있어서 최대의 곡률을 가져도 된다.
상기 제1 부분에 있어서 가장 얇은 부분은, 상기 관통 구멍의 중심축에 대응하는 위치에 있어도 된다.
상기 관통 구멍은, 상기 관통 구멍의 직경이 극솟값으로 되는 극소부를 갖고, 상기 극소부는, 상기 제1 면과 상기 제2 면 사이에 위치하고, 상기 극소부에 있어서, 상기 관통 전극은 상기 관통 구멍을 막고 있지 않아도 된다.
상기 기판의 상기 제1 면측에 배치되고, 상기 관통 전극과 접촉하는 배선층을 더 구비하고, 상기 제1 면에 수직인 방향을 따라 본 경우에, 상기 배선층과 상기 관통 전극이 접촉하고 있는 접촉 영역은, 상기 관통 구멍과 중첩되어 있어도 된다.
상기 제1 면에 수직인 방향을 따라 본 경우에, 상기 접촉 영역은, 상기 제1 면에 있어서의 상기 관통 구멍의 외연에 둘러싸여 있어도 된다.
상기 제1 면에 수직인 방향을 따라 본 경우에, 상기 접촉 영역은, 상기 제1 면에 있어서의 상기 관통 구멍의 외연과 중첩되어 있어도 된다.
상기 접촉 영역은, 복수의 영역을 포함하고 있어도 된다.
상기 제1 면측에 있어서의 상기 제1 부분의 표면은, 상기 관통 구멍의 내부에 위치해도 된다.
상기 관통 구멍의 내부에 있어서, 상기 관통 전극의 금속층 이외의 부분에 위치하는 충전체를 더 포함해도 된다.
상기 충전체는, 도전성을 갖는 재료를 포함해도 된다.
상기 기판의 상기 제2 면측에 배치되고, 상기 충전체와 접촉하는 제2 배선층을 더 구비하고, 상기 제2 면에 수직인 방향을 따라 본 경우에, 상기 제2 배선층과 상기 충전체가 접촉하고 있는 접촉 영역은, 상기 관통 구멍의 상기 제2 면에 있어서의 외연에 둘러싸여 있어도 된다.
상기 충전체는, 절연성을 갖는 재료를 포함해도 된다.
상기 관통 구멍의 중심축을 포함하는 단면으로 본 경우에, 상기 관통 구멍의 내부측에 위치하는 상기 제1 부분의 표면은, 상기 제1 부분의 가장 얇은 부분에 있어서 곡률 반경 ra를 갖고, 상기 관통 구멍의 상기 제1 면에 있어서의 반경은 길이 rb를 가지며, ra/rb≥0.2의 관계가 충족되어 있어도 된다.
본 개시의 일 실시 형태에 따르면, 상기 기재된 관통 전극 기판과, 상기 관통 전극 기판의 상기 관통 전극과 전기적으로 접속된 전자 디바이스를 갖는 전자 유닛이 제공된다.
상기 전자 디바이스는, 상기 관통 전극과 전기적으로 접속된 전극을 포함하고, 상기 전자 디바이스의 상기 전극은, 상기 관통 전극 기판의 상기 제1 면에 수직인 방향을 따라 본 경우에 상기 관통 전극과 중첩되어 있어도 된다.
본 개시의 일 실시 형태에 따르면, 제1 면 내지 제2 면을 갖고, 당해 제1 면과 당해 제2 면을 관통하는 관통 구멍을 포함하는 기판에 대하여, 상기 관통 구멍의 내면을 따른 시드층을 형성하고, 제1 전해 도금 조건에 의해, 상기 시드층 상에 상기 관통 구멍이 막아지지 않는 두께까지 전해 도금층을 형성하고, 상기 제1 면측이 상기 제2 면측보다 형성 속도가 빨라지는 제2 전해 도금 조건에 의해, 상기 전해 도금층을 더 형성하여 상기 관통 구멍의 상기 제1 면측을 막는 것을 포함하는, 관통 전극 기판의 제조 방법이 제공된다.
상기 제2 면측으로부터 상기 관통 구멍의 내부에 유체를 유입시키고, 상기 유체를 고화함으로써, 상기 관통 구멍의 내부에 있어서 상기 전해 도금층 이외의 부분에 충전되는 충전체를 형성해도 된다.
본 개시의 일 실시 형태에 따르면, 상기 기재된 전자 유닛의 제조 방법이 제공된다. 전자 유닛의 제조 방법은, 상기 관통 전극 기판을 향하는 압력을 상기 전자 디바이스에 가한 상태에서 상기 전자 디바이스를 가열함으로써, 상기 관통 전극과 상기 전극을 전기적으로 접속하는 공정을 구비하고 있어도 된다.
본 개시의 일 실시 형태에 따르면, 관통 전극 기판에 있어서의 관통 전극의 강도를 높일 수 있다.
도 1은 본 개시의 제1 실시 형태에 있어서의 전자 유닛의 단면 구조를 설명하는 도면이다.
도 2는 본 개시의 제1 실시 형태에 있어서의 관통 전극 기판의 단면 구조를 설명하는 도면이다.
도 3은 본 개시의 제1 실시 형태에 있어서의 관통 전극의 제1 면측의 구조(폐색부)를 설명하는 도면이다.
도 4는 본 개시의 제1 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 5는 본 개시의 제1 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 6은 본 개시의 제1 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 7은 본 개시의 제1 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 8은 본 개시의 제1 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 9는 본 개시의 제1 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 10은 본 개시의 제1 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 11은 본 개시의 제1 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 12는 관통 전극의 단면의 전자 현미경 사진이다.
도 13은 본 개시의 제2 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 14는 본 개시의 제2 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 15는 본 개시의 제2 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 16은 본 개시의 제3 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 17은 본 개시의 제3 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 18은 본 개시의 제3 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 19는 본 개시의 제4 실시 형태에 있어서의 관통 전극의 단면 구조를 설명하는 도면이다.
도 20은 본 개시의 제4 실시 형태에 있어서의 관통 전극의 제1 면측의 구조(폐색부)를 설명하는 도면이다.
도 21은 본 개시의 제5 실시 형태에 있어서의 관통 전극의 단면 구조를 설명하는 도면이다.
도 22는 본 개시의 제6 실시 형태에 있어서의 관통 전극의 단면 구조를 설명하는 도면이다.
도 23은 본 개시의 제6 실시 형태에 있어서의 배선 기판의 단면 구조를 설명하는 도면이다.
도 24는 본 개시의 제7 실시 형태에 있어서의 관통 전극의 단면 구조를 설명하는 도면이다.
도 25는 본 개시의 제8 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 26은 본 개시의 제8 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 27은 본 개시의 제8 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 28은 본 개시의 제8 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다.
도 29는 본 개시의 제1 실시 형태에 있어서의 전자 유닛을 포함하는 전자 기기를 설명하는 도면이다.
도 30a는 제1 전해 도금 공정의 일례를 설명하는 도면이다.
도 30b는 제2 전해 도금 공정의 일례를 설명하는 도면이다.
도 30c는 제2 전해 도금 공정의 일례를 설명하는 도면이다.
도 30d는 제2 전해 도금 공정의 일례를 설명하는 도면이다.
도 31은 제2 금속층의 단면 구조의 일례를 설명하는 도면이다.
도 32는 관통 전극의 폐색부의 단면 구조의 일례를 설명하는 도면이다.
도 33은 전자 유닛의 제조 방법의 일례를 설명하는 도면이다.
도 34는 전자 유닛의 제조 방법의 일례를 설명하는 도면이다.
도 35는 전자 유닛의 제조 방법의 일례를 설명하는 도면이다.
도 36은 관통 전극 기판의 폐색부와 전자 디바이스의 전극을 접속하기 위한 구조의 일례를 설명하는 도면이다.
도 37은 관통 전극 기판의 폐색부와 전자 디바이스의 전극을 접속하기 위한 구조의 일례를 설명하는 도면이다.
도 38은 관통 전극 기판의 폐색부와 전자 디바이스의 전극을 접속하기 위한 구조의 일례를 설명하는 도면이다.
도 39는 관통 전극 기판의 폐색부와 전자 디바이스의 전극을 접속하기 위한 구조의 일례를 설명하는 도면이다.
도 40a는 관통 전극 기판의 폐색부에 접속되는 배선층의 단면 구조의 일례를 설명하는 도면이다.
도 40b는 도 40a의 배선층을 도시하는 평면도이다.
도 41a는 관통 전극 기판의 폐색부에 접속되는 배선층의 단면 구조의 일례를 설명하는 도면이다.
도 41b는 도 41a의 배선층을 도시하는 평면도이다.
도 42a는 관통 전극 기판의 폐색부에 접속되는 배선층의 단면 구조의 일례를 설명하는 도면이다.
도 42b는 도 42a의 배선층을 도시하는 평면도이다.
도 43a는 관통 전극 기판의 폐색부에 접속되는 배선층의 단면 구조의 일례를 설명하는 도면이다.
도 43b는 도 43a의 배선층을 도시하는 평면도이다.
도 44a는 관통 전극 기판의 샘플의 일례를 도시하는 평면도이다.
도 44b는 도 44a의 관통 전극 기판을 선 E1-E1을 따라 절단한 경우의 단면도이다.
도 45a는 관통 전극 기판의 샘플의 다른 예를 도시하는 평면도이다.
도 45b는 도 45a의 관통 전극 기판을 선 E2-E2를 따라 절단한 경우의 단면도이다.
이하, 본 개시의 일 실시 형태에 관한 관통 전극 기판을 포함하는 전자 유닛에 대하여, 도면을 참조하면서 상세하게 설명한다. 또한, 이하에 나타내는 각 실시 형태는 본 발명의 실시 형태의 일례이며, 본 발명은 이들 실시 형태에 한정하여 해석되는 것은 아니다. 또한, 본 실시 형태에서 참조하는 도면에 있어서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호 또는 유사한 부호(숫자 뒤에 A, B 등을 첨부한 것뿐인 부호)를 붙이고, 그 반복적인 설명은 생략하는 경우가 있다. 또한, 도면의 치수 비율은 설명의 편의상 실제의 비율과는 다르거나, 구성의 일부가 도면으로부터 생략되거나 하는 경우가 있다. 또한, 형상이나 기하학적 조건 그리고 그들의 정도를 특정하는, 예를 들어 「원」이나 「수직」 등의 용어나 길이나 각도의 값 등에 대해서는, 엄밀한 의미로 구속되지 않으며, 마찬가지의 기능을 기대할 수 있을 정도의 범위를 포함시켜 해석한다.
<제1 실시 형태>
[1. 반도체 기판의 구성]
도 1은, 본 개시의 제1 실시 형태에 있어서의 전자 유닛의 단면 구조를 설명하는 도면이다. 전자 유닛(1000)은, 배선 기판(80), 프린트 배선판(91) 및 전자 디바이스(92, 93)를 포함한다. 배선 기판(80)은, 관통 전극 기판(10) 및 배선 구조부(50)를 포함한다. 전자 디바이스(92, 93)와 프린트 배선판(91)은, 배선 기판(80)을 통하여 접속되어 있다. 배선 기판(80)은 인터포저의 일례이다. 배선 기판(80)은, 관통 전극 기판(10) 및 배선 적층체(70)를 포함한다. 관통 전극 기판(10)에는, 기판을 관통하는 관통 전극(100)이 배치되어 있다. 상세의 구성에 대해서는 후술한다. 배선 적층체(70)는, 적층된 구리 배선이 형성되어 있다. 배선 기판(80)의 제1 면(810)에 배치된 전극(811)과, 배선 기판(80)의 제2 면(820)측에 노출되는 관통 전극(100)은, 배선 적층체(70)에 배치된 배선에 의해 서로 접속되어 있다.
프린트 배선판(91)은, 이 예에서는 유리 에폭시 등의 수지를 포함하는 기판이다. 프린트 배선판(91)은, 동장 적층판을 사용하여 구리 배선이 형성된 기판이다. 이 예에서는, 프린트 배선판(91)의 제1 면(910)에 배치된 전극(911)과, 프린트 배선판(91)의 제2 면(920)에 배치된 전극(921)이, 내부의 구리 배선에 의해 서로 접속되어 있다. 전극(911)과 관통 전극(100)이 범프(891)에 의해 접속됨으로써, 프린트 배선판(91)과 배선 기판(80)이 전기적으로 접속되어 있다.
전자 디바이스(92, 93)는, 실리콘 등의 반도체에 의해 형성된 소자 등을 포함한다. 예를 들어, 전자 디바이스(92, 93)는 CPU, 메모리, FPGA, 센서 등이다. 또한, 전자 디바이스가, 복수의 반도체 기판의 적층체로서 구성되어 있어도 된다. 예를 들어, 메모리라면, 메모리 컨트롤러와, HBM(High Bandwidth Memory)과 같은 메모리의 적층체를 조합한 구조를 가져도 된다.
이 예에서는, 전자 디바이스(92)의 전극(922)과 배선 기판(80)의 전극(811)이 범프(892)를 통하여 접속됨으로써, 전자 디바이스(92)와 배선 기판(80)이 전기적으로 접속되어 있다. 전자 디바이스(93)의 전극(923)과 배선 기판(80)의 전극(811)이 범프(893)를 통하여 접속됨으로써, 전자 디바이스(93)와 배선 기판(80)이 전기적으로 접속되어 있다. 또한, 전자 디바이스(92)와 전자 디바이스(93)는, 배선 기판(80)을 통하여 전기적으로 접속되어 있다.
[2. 관통 전극 기판의 구성]
계속해서, 관통 전극 기판(10) 및 이것에 배치된 관통 전극(100)에 대하여 설명한다.
도 2는, 본 개시의 제1 실시 형태에 있어서의 관통 전극 기판의 단면 구조를 설명하는 도면이다. 도 2는, 도 1에 있어서의 영역(A1)을 확대한 도면이다. 관통 전극 기판(10)은, 유리 기판(11) 및 관통 전극(100)을 포함한다. 유리 기판(11)은, 제1 면(110) 및 제2 면(120)을 갖는다. 유리 기판(11)의 제1 면(110)측에는, 관통 전극(100)에 접속된 배선 적층체(70)가 배치되어 있다. 배선 적층체(70)는, 층간 절연층(710) 및 배선층(720)을 포함한다. 층간 절연층(710)은 폴리이미드, 아크릴 등의 유기 재료로 형성되어도 되고, 산화실리콘 등의 무기 재료로 형성되어도 된다. 배선층(720)은, 세미 애디티브법, 듀얼 다마신법 등에 의해 형성되어 있다.
유리 기판(11)에는, 제1 면(110)과 제2 면(120)을 관통하는 관통 구멍(15)이 배치되어 있다. 관통 구멍(15)의 직경은, 극소부(15m)에 있어서 극솟값 dcm으로 된다. 이 예에서는, 극소부(15m)는 제1 면(110)과 제2 면(120) 사이에 위치한다. 이 예에서는, 제1 면(110)에 수직인 방향을 따라 관통 구멍(15)을 본 경우의 관통 구멍(15)의 윤곽이 원이다. 관통 구멍(15)의 직경은, 이 원의 직경에 대응한다. 또한, 관통 구멍(15)의 윤곽은, 원 이외의 형상이어도 된다. 이 경우, 관통 구멍(15)의 직경은, 복수의 관통 구멍(15)이 배열되는 방향에 있어서의 관통 구멍(15)의 치수이다.
관통 전극(100)은, 관통 구멍(15)을 통하여, 제1 면(110)의 측과 제2 면(120)의 측을 도통하도록 관통 구멍(15)의 내부에 배치되어 있다. 관통 전극(100)은, 패드부(102), 관통부(103) 및 폐색부(105)를 포함한다. 폐색부(105)는, 제1 면(110)측에 있어서 관통 구멍(15)을 막는 도전체이다. 폐색부(105)를 제1 부분이라고도 칭한다. 관통 구멍(15)의 내부측에 위치하는 폐색부(105)의 표면(도 3에 있어서의 Bs)은, 극소부(15m)보다 제1 면(110)측에 위치한다. 즉, 극소부(15m)는, 폐색부(105)에 의해 막혀 있지 않다.
관통부(103)는, 관통 구멍(15)의 내측면을 따라 배치되어 있는 도전체이다. 관통부(103)는, 폐색부(105)로부터 연속해서 관통 구멍(15)의 제2 면(120)측까지 연장되어 있다. 관통부(103)를 제2 부분이라고도 칭한다. 관통부(103)는, 관통 구멍(15)의 내부 중 폐색부(105) 이외의 영역(극소부(15m)를 포함함)을 막지 않도록 배치되어 있다. 이 때문에, 관통 구멍(15)의 내부에 있어서 관통 전극(100)에 둘러싸인 공간(18)은, 개구(180)를 통하여 유리 기판(11)의 제2 면(120)측의 공간과 접속되어 있다. 또한, 후술하는 다른 실시 형태에 있어서 설명하는 바와 같이, 공간(18)의 내부에 다른 도전체 또는 절연체가 충전되어 있어도 된다.
패드부(102)는, 관통부(103)로부터 연속해서 유리 기판(11)의 제2 면(120) 상에 연장되어 있다. 패드부(102)에는 범프(891)가 배치된다.
[3. 폐색부의 구조]
계속해서, 폐색부(105)의 상세 구조에 대하여 도 3을 사용하여 설명한다.
도 3은, 본 개시의 제1 실시 형태에 있어서의 관통 전극의 제1 면측의 구조(폐색부)를 설명하는 도면이다. 도 3은 도 2에 있어서의 폐색부(105) 근방을 확대하여 도시한 도면이다. 처음에, 도 3을 사용하여, 각 부를 정의한다. Ts는, 제1 면(110)측에 있어서의 폐색부(105)의 표면이다. 표면(Ts)은, 이 예에서는 유리 기판(11)의 제1 면(110)과 거의 동일 표면에 위치한다. 도 2에 있어서의 배선층(720)은 표면(Ts)과 접촉한다. 이 예에서는, 이 접촉 영역은, 제1 면(110)에 수직인 방향을 따라 본 경우에, 도 2에 도시하는 바와 같이, 관통 구멍(15)의 제1 면(110)에 있어서의 외연에 둘러싸여 있다. 도시는 하지 않았지만, 접촉 영역은, 관통 구멍(15)과 중첩하면서도 관통 구멍(15)의 외연에 둘러싸여 있지 않아도 된다. 이 접촉 영역은, 층간 절연층(710)에 형성되는 폐색부(105)로의 개구에 의해 규정된다. 또한, 표면(Ts)은, 유리 기판(11)의 제1 면(110)보다 관통 구멍(15)의 내부측에 위치해도 되고, 관통 구멍(15)의 외부측에 위치해도 된다.
Bs는, 제2 면(120)측(관통 구멍(15)의 내부측)에 있어서의 폐색부(105)의 표면이다. Vs는, 폐색부(105)가 형성되기 전(도 7의 제조 단계)에 있어서의 도전체의 위치를 가상적으로 나타내고 있다. 중심축(ac)은, 관통 구멍(15)을 제1 면(110)에 수직으로 본 경우의 원의 중심에 대응한다. dc는, 제1 면(110)에 있어서의 관통 구멍(15)의 직경에 대응한다. dc1, dc2는, 중심축(ac)으로부터 위치(P1, P2)까지의 거리를 나타내며, dc1<dc2의 관계가 되도록 정의하였다.
da는, 제1 면(110)에 수직인 방향을 따른 폐색부(105)의 두께(이하, 간단히 「폐색부(105)의 두께」라고 함) 중 가장 얇은 부분의 두께이다. 이 예에서는, 폐색부(105)의 두께가 가장 얇은 부분은, 중심축(ac)에 대응하는 위치에 있다. 그 때문에, da는, 중심축(ac)에 있어서의 폐색부(105)의 두께라고도 할 수 있다. da1은, 제1 면(110)의 면 내 방향에 있어서 중심축(ac)으로부터 dc1의 거리만큼 이격된 위치에 있어서의 폐색부(105)의 두께이다. da2는, 제1 면(110)의 면 내 방향에 있어서 중심축(ac)으로부터 dc2의 거리만큼 이격된 위치에 있어서의 폐색부(105)의 두께이다. db는, 관통 구멍(15)의 내부에 있어서 관통 전극(100)이 가장 얇은 부분의 두께에 대응한다. 즉, db는, 관통부(103)에 있어서 가장 얇은 부분의 두께에 대응한다.
제1 면(110)에 수직인 방향에 있어서의, 관통부(103)의 가장 얇은 부분의 위치는 한정되지 않는다. 예를 들어, 관통부(103)의 가장 얇은 부분은, 극소부(15m)에 위치하고 있어도 되고, 극소부(15m)보다 제1 면(110)측에 위치하고 있어도 되고, 극소부(15m)보다 제2 면(120)측에 위치하고 있어도 된다.
폐색부(105)의 구조는, 이하의 관계성 R1 내지 R3을 갖도록 결정되어 있다.
R1: da<dc<da+db×2
R2: 폐색부(105)는, 폐색부(105)의 두께가 중심축(ac)으로부터 이격될수록 점차 두꺼워지는 부분을 포함하는 것
(이 예에서는 da<da1<da2이며, 두께의 변화가 연속적임)
R3: 중심축(ac)을 포함하는 단면으로 본 경우에, 표면(Bs) 중 폐색부(105)가 가장 얇은 부분은 다른 부분보다 큰 곡률을 갖는 것
도 3의 예에서는 da<da1<da2이므로, 관계성 R2에 규정하는 두께의 변화가 연속적으로 발생하고 있다. 관계성 R3은, 「중심축(ac)을 포함하는 단면으로 본 경우에, 표면(Bs)은, 폐색부(105)의 가장 얇은 부분에 있어서 최대의 곡률을 갖는 것」으로 바꾸어 말할 수 있다.
여기서, 관통 전극(100)을 컨포멀형의 전극으로 하는 것, 즉 관통 구멍(15)의 내부에 공간(18)이 배치되도록 관통 전극(100)을 형성함으로써, 제조 비용을 저감하거나, 응력을 저감하거나 할 수 있다. 또한, 관통 전극(100)이 폐색부(105)를 가짐으로써, 관통 구멍(15)과 중첩한 위치에 있어서, 관통 전극(100)의 표면(Ts)과 배선층(720)을 전기적으로 접속할 수 있다.
폐색부(105)의 구조는, 도 3에 도시하는 예에서는, 관계성 R1 내지 R3의 모든 조건을 충족하고 있지만, 어느 1개의 조건만을 충족하는 구조여도 되고, 2개의 조건의 조합을 충족하는(3개 중 어느 조건을 충족하지 않는) 구조여도 된다. 또한, 관계성 R2에 있어서, 중심축(ac), 위치(P1), 위치(P2)의 순으로 이르는 두께의 변화가, 전역에 있어서 연속적인 경우에 한하지 않고, 그 일부가 연속적이면 된다. 관계성 R1 내지 R3 중 적어도 1개의 조건을 충족함으로써, 폐색부(105)는, 표면(Ts)측으로부터 관통 구멍(15)의 내부를 향한 힘에 대하여, 강한 보유 지지력을 가질 수 있다. 이 예에서는, 관통 구멍(15)이 극소부(15m)를 포함하는 구성이기 때문에, 폐색부(105)는, 표면(Ts)측으로부터 관통 구멍(15)의 내부를 향한 힘에 대하여 더 강한 보유 지지력을 갖고 있다. 따라서, 표면(Ts)과 배선층(720)의 접속에 있어서, 높은 안정성이 얻어진다. 특히, 폐색부(105)의 표면(Bs)이 대략 아치형의 구조를 가짐으로써, 더 강한 보유 지지력을 가질 수 있다.
관계성 R1 내지 R3에 대하여 상세하게 설명한다.
관계성 R1에 있어서의 「da<dc」에 대하여 설명한다.
배선 적층체(70), 프린트 배선판(91), 전자 디바이스(92) 등을 관통 전극 기판(10)의 관통 전극(100)에 접속하는 공정에 있어서는, 관통 전극 기판(10)이 가열된다. 관통 전극 기판(10)이 가열되면, 관통 전극(100)이 열팽창한다. 관통 전극(100)의 열팽창 계수가 기판(11)의 열팽창 계수와 다른 경우, 열팽창에 기인하는 내부 응력이 관통 전극(100)에 발생한다. 내부 응력이 클수록, 크랙, 박리 등의 불량이 발생하기 쉬워진다. 크랙은, 예를 들어 기판(11)에 발생한다. 박리는, 예를 들어 폐색부(105)와 기판(11) 사이에서 발생한다.
「da<dc」가 충족됨으로써, 관통 전극(100)의 폐색부(105)에 발생하는 내부 응력을 표면(Ts)에서 완화시키기 쉬워진다. 이에 의해, 크랙, 박리 등의 불량을 억제할 수 있다. 이 때문에, 폐색부(105)는, 표면(Ts)측으로부터 관통 구멍(15)의 내부를 향하는 힘에 견딜 수 있다.
관계성 R1에 있어서의 「dc<da+db×2」에 대하여 설명한다.
관통 전극(100)의 관통부(103)의 열팽창 계수가 기판(11)의 열팽창 계수와 다른 경우, 열팽창에 기인하는 내부 응력이 관통부(103)에 발생한다. 관통부(103)의 두께가 작을수록, 내부 응력에 기인하여 관통부(103)가 관통 구멍(15)의 내측면으로부터 박리되기 쉽다.
「dc<da+db×2」가 충족되도록 관통부(103)의 가장 얇은 부분의 두께를 설정함으로써, 관통부(103)가 관통 구멍(15)의 내측면으로부터 박리되는 것을 억제할 수 있다.
관계성 R1에 있어서의 dc, da, db의 값으로서는, 복수의 관통 구멍(15) 및 관통 전극(100)에 있어서의 dc, da, db의 측정값의 평균값을 사용한다. 예를 들어, 50개 이상의 관통 구멍(15) 및 관통 전극(100)에 있어서의 dc, da, db의 측정값의 평균값을 사용한다.
dc, da, db의 측정의 측정 방법을 설명한다. 우선, 도 44a에 도시하는 바와 같이, 폭 W를 갖는 관통 전극 기판(10)의 샘플을 준비하는 준비 공정을 실시한다. 샘플의 폭 W는, 예를 들어 500㎛ 이상 1mm 이하이다. 샘플은, 폭 방향으로 배열되는 복수의, 예를 들어 5개 이상의 관통 구멍(15)을 포함한다.
계속해서, 도 44a에 도시하는 절단선 E1-E1을 따라, 이온 폴리싱에 의해 샘플을 절단하는 절단 공정을 실시한다. 절단 공정에 있어서는, 폭 방향으로 배열되는 모든 관통 구멍(15)을 절단선 E1-E1이 통과하도록 샘플을 절단한다. 바람직하게는, 절단선 E1-E1은, 폭 방향에 있어서의 중앙에 위치하는 관통 구멍(15)의 중심을 통과한다. 도 44b는, 도 44a의 관통 전극 기판을 선 E1-E1을 따라 절단한 경우의 단면도이다.
계속해서, 최대 직경 dc를 갖는 관통 구멍(15)을 선택하는 선택 공정을 실시한다. 도 44b에 도시하는 예에 있어서는, 폭 방향에 있어서의 중앙에 위치하는 관통 구멍(15)이 최대 직경 dc를 갖는다. 계속해서, 최대 직경 dc를 갖는 관통 구멍(15)에 마련되어 있는 관통 전극(100)의 da 및 db를 측정하는 측정 공정을 실시한다. 이와 같이 하여, 1개의 관통 구멍(15) 및 관통 전극(100)에 있어서의 dc, da, db의 측정값을 얻을 수 있다. 준비 공정, 절단 공정, 선택 공정 및 측정 공정을 50회 실시함으로써, 50개 이상의 관통 구멍(15) 및 관통 전극(100)에 있어서의 dc, da, db의 측정값을 얻을 수 있다. dc, da, db 등의 치수를 측정하는 측정기로서는, JEOL사제의 주사 전자 현미경(SEM)을 사용할 수 있다.
도 45a는, 관통 전극 기판의 샘플의 다른 예를 도시하는 평면도이다. 도 45a에 도시하는 바와 같이, 절단 공정에 있어서는, 절단선 E2-E2가, 폭 방향에 있어서의 중앙에 위치하는 관통 구멍(15)의 중심을 통과하지 않는 경우가 있다. 이 경우, 도 45b에 도시하는 바와 같이, 단면도에 나타나는 복수의 관통 구멍(15)의 직경 dc가 서로 다르다. 도 45b는, 도 45a의 관통 전극 기판을 선 E2-E2를 따라 절단한 경우의 단면도이다.
도 45b에 도시하는 예에 있어서도, 도 44b에 도시하는 예의 경우와 마찬가지로, 최대 직경 dc를 갖는 관통 구멍(15)을 선택하는 선택 공정을 실시한다. 도 45b에 도시하는 예에 있어서는, 도면에 있어서 우측으로부터 2번째 관통 구멍(15)이 최대 직경 dc를 갖는다. 계속해서, 최대 직경 dc를 갖는 관통 구멍(15)에 마련되어 있는 관통 전극(100)의 da 및 db를 측정하는 측정 공정을 실시한다.
상술한 측정 방법에 따르면, 절단 공정에 있어서 샘플의 절단선이 이상(理想)으로부터 어긋난 경우라도, 측정 대상의 관통 구멍(15)을 적절하게 선택할 수 있다. 이 때문에, dc, da, db의 측정값이 변동되는 것을 억제할 수 있다.
관계성 R2에 대하여 설명한다.
관계성 R2를 충족하는 폐색부(105)에 있어서는, 관통 구멍(15)의 내부측의 표면(Bs)이, 중심축(ac)으로부터 이격될수록 제2 면(120)측을 향하는 부분을 포함한다. 이 때문에, 폐색부(105)의 표면(Bs)이 아치형의 구조를 가질 수 있다. 이 경우, 표면(Ts)측으로부터 관통 구멍(15)의 내부를 향하는 힘을 폐색부(105)가 받으면, 표면(Bs)에는 압축력이 발생한다. 이 때문에, 폐색부(105)는, 표면(Ts)측으로부터 관통 구멍(15)의 내부로 향하는 힘에 견딜 수 있다.
관계성 R3에 대하여 설명한다.
폐색부(105)의 표면(Bs)이 아치형의 구조를 갖는 경우, 표면(Bs)의 곡률이 클수록 폐색부(105)의 내부에 발생하는 힘을 분산시킬 수 있다. 폐색부(105)의 내부에 발생하는 힘은, 중심축(ac)에 가까울수록 커지기 쉽다.
관계성 R3을 충족하는 폐색부(105)에 있어서, 표면(Bs)은, 폐색부(105)의 가장 얇은 부분에 있어서 최대의 곡률을 갖는다. 폐색부(105)의 가장 얇은 부분은, 중심축(ac)에 겹치거나, 중심축(ac)에 근접해 있다. 관계성 R3을 충족함으로써, 폐색부(105)의 가장 얇은 부분에 발생하는 힘을 주위에 분산시키기 쉬워진다. 이에 의해, 폐색부(105)의 가장 얇은 부분에 크랙 등의 불량이 발생하는 것을 억제할 수 있다.
도 3에 도시하는 바와 같이, 관통부(103)의 가장 얇은 부분의 두께 db는, 폐색부(105)의 가장 얇은 부분의 두께 da보다 작다. db/da는, 예를 들어 1/4 이하이며, 1/5 이하여도 된다. db/da는, 예를 들어 1/10 이상이며, 1/9 이상이어도 된다.
[4. 관통 전극 기판의 제조 방법]
계속해서, 상술한 관통 전극 기판(10)의 제조 방법에 대하여 도 4 내지 도 11을 사용하여 설명한다.
도 4 내지 도 11은, 본 개시의 제1 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다. 우선, 도 4에 도시하는 바와 같이, 유리 기판(11)을 준비하고, 유리 기판(11)에 관통 구멍(15)을 형성한다. 유리 기판(11) 등의 기판의 두께는, 예를 들어 100㎛ 이상이며, 200㎛ 이상이어도 된다. 기판의 두께는, 예를 들어 1mm 이하이며, 500㎛ 이하여도 된다. 유리 기판(11)의 두께는, 이 예에서는 400㎛이다. 유리 기판(11) 대신에, 석영 기판, 실리콘 웨이퍼, 세라믹 등 다른 무기 재료로 형성된 기판이 사용되어도 되고, 수지 기판 등의 유기 재료로 형성된 기판이 사용되어도 된다. 실리콘 웨이퍼 등, 도전성을 갖는 기판을 사용하는 경우에는, 관통 구멍(15)이 형성된 상태에 있어서, 관통 구멍(15)의 내측면을 포함한 기판 표면이 절연체로 덮인다.
관통 구멍(15)은, 유리 기판(11)에 대하여 소정의 조건에서 레이저를 조사한 후에, 소정의 에칭액에 의해 에칭 처리를 실시함으로써, 제1 면(110)과 제2 면(120) 사이를 관통하도록 형성된다. 관통 구멍(15)의 직경의 최댓값은, 예를 들어 25㎛ 이상 50㎛ 이하이다. 한편, 이 예에서는, 유리 기판(11)의 대략 중심 부분에 있어서 관통 구멍(15)의 직경이 극솟값을 갖는다. 극솟값은, 예를 들어 10㎛ 이상 30㎛ 이하이다. 관통 구멍(15)의 직경의 극솟값은, 관통 구멍(15)의 직경의 최댓값의 40％ 이상 60％ 이하여도 된다.
계속해서, 도 5에 도시하는 바와 같이, 관통 구멍(15)이 형성된 유리 기판(11)의 제1 면(110), 제2 면(120) 및 관통 구멍(15)의 내측면에 대하여, 제1 금속층(100a)을 형성한다. 제1 금속층(100a)은, 후술하는 제2 금속층(100b)을 전해 도금 처리에 의해 형성하는 공정에 있어서, 시드층으로서 기능한다. 이 예에서는, 제1 금속층(100a)은 무전해 도금 처리에 의해 형성된 Cu이다. 제1 금속층(100a)은, 0.1㎛ 이상 3㎛ 이하의 두께가 되도록 퇴적되는 것이 바람직하며, 이 예에서는 0.3㎛의 두께로 퇴적된다. 또한, 제1 금속층(100a)은, 전해 도금 처리의 시드층으로서 기능하는 금속이면 되며, 예를 들어 Ti, Ni, Cr, Ti, W 등을 포함하는 금속이어도 되고, 다른 금속을 적층한 것이어도 된다. 또한, 시드층의 형성 방법은, 무전해 도금 처리를 사용하는 것에 한하지 않고, 스퍼터링법을 사용하는 것이어도 된다. 도시는 하지 않았지만, 제1 금속층(100a)의 형성 전에, 유리 기판(11)의 제1 면(110), 제2 면(120) 및 관통 구멍(15)의 내측면에 밀착층을 형성해도 된다. 유리 기판(11)에 대한 밀착층의 밀착성은, 유리 기판(11)에 대한 제1 금속층(100a)의 밀착성보다 높다. 밀착층을 구성하는 재료의 예는, 산화아연 등의 금속 산화물이다.
계속해서, 도 6에 도시하는 바와 같이, 제1 금속층(100a) 중, 유리 기판(11)의 제2 면(120)측의 소정 영역에 레지스트 마스크(RM)를 형성한다. 계속해서, 전해 도금 처리에 의해, 레지스트 마스크(RM)가 형성된 영역 이외, 즉 제1 금속층(100a)이 노출된 영역에 제2 금속층(100b)을 성장시키는 전해 도금 공정을 실시한다. 전해 도금 공정은, 제1 조건에서 제2 금속층(100b)을 형성하는 제1 전해 도금 공정, 및 제1 조건으로부터 변경된 제2 조건에서 제2 금속층(100b)을 형성하는 제2 전해 도금 공정을 포함한다.
도 7은, 제1 전해 도금 공정을 도시하는 도면이다. 제1 조건은, 제1 면(110)측에 있어서의 제2 금속층(100b)의 성장 속도와 제2 면(120)측에 있어서의 제2 금속층(100b)의 성장 속도가 거의 동일하게 되도록 설정되어 있다.
도 8은, 제2 전해 도금 공정을 도시하는 도면이다. 제2 조건은, 제1 면(110)측에 있어서의 제2 금속층(100b)의 성장 속도가, 제2 면(120)측에 있어서의 제2 금속층(100b)의 성장 속도보다 커지도록 설정되어 있다. 예를 들어, 제2 면(120)측보다 제1 면(110)측 쪽에 있어서, 도금액이 진해지는 환경에 있어서 전해 도금 처리가 실시되면 된다. 제2 면(120)측보다 제1 면(110)측 쪽에 있어서, 관통 구멍(15)에 공급되는 전류가 커지는 환경에 있어서 전해 도금 처리가 실시되어도 된다.
이러한 처리에 의해, 관통 구멍(15) 중 제1 면(110)측의 영역(CA)이 제2 금속층(100b)에 의해 막힌다. 한편, 영역(CA) 이외의 관통 구멍(15)의 영역에는, 제2 금속층(100b)에 둘러싸인 공간(18)이 형성된다. 관통 구멍(15)의 극소부(15m)로 되는 부분에 있어서, 공간(18)의 직경이, 극소부(15m)에 있어서의 직경 dcm의 10％ 이상 50％ 이하인 것이 바람직하다. 즉, 극소부(15m)에 있어서의 제1 금속층(100a) 및 제2 금속층(100b)의 합계 두께 de가, 직경 dcm의 25％ 이상 45％ 이하인 것이 바람직하다. 이 예에서는, 이 두께 de가 관통 구멍(15)의 직경의 최솟값 dcm에 대하여 대략 30％의 두께로 되도록 제1 금속층(100a) 및 제2 금속층(100b)이 형성된다. 이 공간(18)과 유리 기판(11)의 제2 면(120)측의 공간은, 개구(180)를 통하여 접속되어 있다. 제2 금속층(100b)은 예를 들어 Cu이다. 또한, 제2 금속층(100b)은 Au, Ag, Pt, Al, Ni, Cr, Sn 등을 포함하는 금속이어도 된다.
폐색부(105)에 의해 관통 구멍(15)이 막힐 때까지는, 관통 구멍(15)이 관통된 상태를 유지하고 있기 때문에, 관통 구멍(15)에 있어서 도금액을 통과시키는 것도 가능하다. 이 제조 방법에 따르면, 폐색부(105)를 마지막에 형성하기 때문에, 제2 금속층(100b)을 안정적으로 형성할 수도 있다.
도 30a 내지 도 30d를 참조하여, 제1 전해 도금 공정 및 제2 전해 도금 공정의 일례를 상세하게 설명한다.
제1 전해 도금 공정에 있어서 사용되는 도금액은, 예를 들어 황산구리 5수화물 및 황산을 포함한다. 황산구리 5수화물은 분자식 CuSO4ㆍ5H2O로 표시된다. 황산은 분자식 H2SO4로 표시된다. 도금액에 있어서의 황산구리 5수화물의 중량％를, 제1 비율 L1이라고도 칭한다. 도금액에 있어서의 황산의 중량％를, 제2 비율 L2라고도 칭한다. 제1 전해 도금 공정의 도금액에 있어서는, 제2 비율 L2가 제1 비율 L1보다 큰 것이 바람직하다. 이에 의해, 유리 기판(11)의 제1 면(110) 또는 제2 면(120)에 있어서의 도금액의 Cu 농도와, 관통 구멍(15)의 내부에 있어서의 도금액의 Cu 농도의 차를 저감할 수 있다.
도 30a는, 제1 전해 도금 공정의 일례를 도시하는 도면이다. 도 30a에 도시하는 바와 같이, 유리 기판(11)의 제1 면(110)측 및 제2 면(120)측으로부터 관통 구멍(15)으로 전류를 공급해도 된다. 제1 면(110)측으로부터 관통 구멍(15)으로 공급되는 전류를, 제1 전류 i1이라고도 칭한다. 제2 면(120)측으로부터 관통 구멍(15)으로 공급되는 전류를, 제2 전류 i2라고도 칭한다. 제1 전해 도금 공정에 있어서는, 제1 전류 i1과 제2 전류 i2의 차가 작은 것이 바람직하다. 예를 들어, 제1 전류 i1은 제2 전류 i2의 0.8배 이상 1.2배 이하이다. 이에 의해, 제1 면(110), 제2 면(120) 및 관통 구멍(15)의 내부에 있어서, 제2 금속층(100b)의 성장 속도에 차가 발생하는 것을 억제할 수 있다.
제2 전해 도금 공정에 있어서 사용되는 도금액은, 제1 전해 도금 공정의 경우와 마찬가지로, 황산구리 5수화물 및 황산을 포함하고 있어도 된다. 제2 전해 도금 공정의 도금액에 있어서는, 제1 비율 L1이 제2 비율 L2보다 큰 것이 바람직하다. 이에 의해, 유리 기판(11)의 제1 면(110) 또는 제2 면(120)에 있어서의 도금액의 Cu 농도를, 관통 구멍(15)의 내부에 있어서의 도금액의 Cu 농도보다 높게 할 수 있다.
도 30b 내지 도 30d는, 제2 전해 도금 공정의 일례를 도시하는 도면이다. 도 30b에 도시하는 바와 같이, 제2 전해 도금 공정에 있어서는, 제1 전류 i1이 제2 전류 i2보다 큰 것이 바람직하다. 예를 들어, 제1 전류 i1은, 제2 전류 i2의 1.5배보다 크다. 이에 의해, 제1 면(110)에 있어서의 제2 금속층(100b)의 성장 속도를, 제2 면(120)에 있어서의 제2 금속층(100b)의 성장 속도보다 크게 할 수 있다. 제1 전류 i1은, 제2 전류 i2의 2.0배 이상이어도 되고, 3.0배 이상이어도 되고, 5.0배 이상이어도 된다. 제1 전류 i1은, 제2 전류 i2의 5.0배 이하여도 된다.
제1 면(110)측의 관통 구멍(15)의 단부를 제1 단(16)이라고도 칭하고, 제2 면(120)측의 관통 구멍(15)의 단부를 제2 단(17)이라고도 칭한다. 도금액에 있어서의 제1 비율 L1이 제2 비율 L2보다 큰 것, 또는 제1 전류 i1이 제2 전류 i2보다 큰 것에 의해, 도 30c에 도시하는 바와 같이, 제1 단(16)에 있어서의 제2 금속층(100b)의 성장 속도를, 제2 단(17)에 있어서의 제2 금속층(100b)의 성장 속도보다 크게 할 수 있다. 예를 들어, 제2 금속층(100b)의 단면은, 도 30c에 도시하는 바와 같이, 제1 단(16)을 중심으로 한 원의 형상을 부분적으로 가질 수 있다.
제1 전류 i1이 제2 전류 i2보다 큰 경우, 관통 구멍(15)의 내측면에 위치하는 제2 금속층(100b)의 성장 속도는, 제1 면(110)에 가까울수록 커진다. 이 때문에, 도 30c에 도시하는 바와 같이, 관통 구멍(15)의 내측면에 위치하는 제2 금속층(100b)의 두께는, 제2 면(120)측을 향할수록 작아진다. 이 결과, 제1 단(16)의 주위에 형성되는 제2 금속층(100b)의, 관통 구멍(15)의 내부측의 표면(Bs)은, 중심축(ac)으로부터 이격될수록 제2 면(120)측을 향하고 있다.
관통 구멍(15)의 제1 단(16)의 각 위치의 주위에서 성장한 제2 금속층(100b)이 합류함으로써, 도 30d에 도시하는 바와 같이, 제1 면(110)측에 있어서 제2 금속층(100b)이 관통 구멍(15)을 폐색할 수 있다. 이와 같이 하여, 제2 금속층(100b)을 포함하는 폐색부(105)가 얻어진다.
관통 구멍(15)의 내측면에 위치하는 제2 금속층(100b)의 성장 속도는, 내측면으로부터 멀어질수록 작아진다. 이 때문에, 중심축(ac)에 겹치는 폐색부(105)의 부분의 표면(Bs)의 곡률이 최대가 되기 쉽다.
폐색부(105)의 표면(Bs)의 위치 및 형상은, 제1 전류 i1 및 제2 전류 i2를 조정함으로써 변경할 수 있다. 혹은, 폐색부(105)의 표면(Bs)의 위치 및 형상은, 제1 비율 L1 및 제2 비율 L2를 조정함으로써 변경할 수 있다. 도 31은, 제2 전류 i2에 대한 제1 전류 i1의 비율을 도 30b 내지 도 30d의 예보다 크게 한 경우에 얻어지는 폐색부(105)를 도시하는 단면도이다. 도 31에 도시하는 바와 같이, 제1 전류 i1과 제2 전류 i2의 차를 크게 함으로써, 폐색부(105)의 표면(Bs)의 위치를 제2 면(120)측으로 변화시킬 수 있다. 또한, 제1 전류 i1과 제2 전류 i2의 차를 크게 함으로써, 폐색부(105)의 가장 얇은 부분에 있어서의 표면(Bs)의 곡률 반경을 작게 할 수 있다.
계속해서, 도 9에 도시하는 바와 같이, 레지스트 마스크(RM)를 제거한다. 계속해서, 도 10에 도시하는 바와 같이, 유리 기판(11)의 제1 면(110)측의 제1 금속층(100a) 및 제2 금속층(100b)을, 예를 들어 CMP(Chemical Mechanical Polishing) 처리에 의해 제거하고, 제1 면(110)을 노출시킨다. 또한, 제1 금속층(100a)과 제2 금속층(100b)의 제거는, 웨트 에칭 처리, 플라이 커터에 의한 연삭 처리, 물리적인 기계 연마 등 그 밖의 처리가 사용되어도 된다. 도 10의 처리는, 도 9의 처리보다 먼저 실시되어도 된다.
그리고, 도 11에 도시하는 바와 같이, 유리 기판(11)의 제2 면(120)측에 있어서, 제2 금속층(100b)을 마스크로 하여 제1 금속층(100a)을 제거한다. 이와 같이 하여, 유리 기판(11)으로부터, 관통 전극(100)이 배치된 관통 전극 기판(10)이 제조된다. 도 11의 처리는, 도 10의 처리보다 먼저 실시되어도 된다. 또한, 도 2에 있어서는, 제1 금속층(100a)과 제2 금속층(100b)을 통합한 도전체로서 관통 전극(100)을 도시하고 있다.
[실시예]
도 12는, 관통 전극의 단면의 전자 현미경 사진이다. 도 12에 도시하는 전자 현미경 사진은, 상술한 관통 전극 기판(10)의 제조 방법에 의해 제조된 관통 전극(100)의 단면이다. 이 단면은, 관통 구멍(15)의 중심축을 포함하도록 절단한 면이다. 도 12에 도시하는 바와 같이, 관통 전극(100)에 있어서 폐색부(105)를 갖는 구조가 실현 가능하다.
<제2 실시 형태>
제2 실시 형태에 있어서의 관통 전극은, 상술한 제1 실시 형태와는 다른 방법으로 제조된다.
도 13 내지 도 15는, 본 개시의 제2 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다. 제2 실시 형태에서는, 도 13에 도시하는 바와 같이, 제1 실시 형태에 있어서의 도 5와 같이 제1 금속층(100a)을 형성한 후, 도 6에 도시하는 레지스트 마스크(RM)를 형성하지 않고, 도 7 및 도 8에 도시하는 제2 금속층(100b)을 형성한다. 이 상태에 있어서, 도 14에 도시하는 바와 같이, 유리 기판(11)의 제1 면(110)측 및 제2 면(120)측의 양면에 있어서, 제1 금속층(100a) 및 제2 금속층(100b)을 CMP 처리에 의해 제거하고, 유리 기판(11)의 양면을 노출시킨다.
계속해서, 도 15에 도시하는 바와 같이, 제2 면(120)측에 있어서, 시드층으로 되는 제3 금속층(100c)을 스퍼터링법에 의해 형성한다. 계속해서, 제3 금속층(100c)의 일부의 영역 상에 레지스트 마스크(RM)를 형성한다. 도 15에 있어서는, 제2 면(120) 상에만 제3 금속층(100c)이 형성되어 있다. 도시는 하지 않았지만, 관통 구멍(15)의 내부의 제2 금속층(100b) 상에 제3 금속층(100c)의 일부가 형성되어도 된다. 그 후, 전해 도금 처리에 의해 제3 금속층(100c) 상에 금속층을 성장시킨다. 그 후, 레지스트 마스크(RM)를 제거하고, 불필요한 금속층을 제거한다. 이에 의해, 도 2와 마찬가지의 구조의 관통 전극(100)이 얻어진다. 제2 면(120)측의 부분, 즉 제3 금속층(100c) 상에 금속층이 성장하기 쉬운 조건(제2 금속층(100b)을 성장시킬 때와는 다른 조건)에서 전해 도금 처리를 행함으로써, 제2 면(120) 상의 금속층으로 이루어지는 패드부(102)의 두께를, 관통부(103)의 두께보다 두껍게 할 수도 있다. 불필요한 금속층이란, 레지스트 마스크(RM)에 덮여 있었던 부분의 제3 금속층(100c)을 나타내고 있다. 전해 도금 처리의 조건에 따라서는, 관통 구멍(15)의 영역으로부터 제1 면(110)측으로도 금속층이 형성되는 경우가 있다. 이 경우에는 제1 면(110)측의 금속층도 제거되어도 된다.
<제3 실시 형태>
제3 실시 형태에 있어서의 관통 전극은, 상술한 제1 실시 형태와는 다른 방법으로 제조된다.
도 16 내지 도 18은, 본 개시의 제3 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다. 제3 실시 형태에서는, 제1 실시 형태에 있어서의 도 7과 같이 레지스트 마스크(RM)를 형성할 때, 또한 제1 면(110)측에도 관통 구멍(15)으로부터 이격된 부분의 제1 금속층(100a)을 덮는 레지스트 마스크(RM)를 형성한다. 그 후에, 도 16에 도시하는 바와 같이, 제1 조건의 전해 도금 처리에 의해 제2 금속층(100b)을 성장시킨다. 그 후, 도 17에 도시하는 바와 같이, 제2 조건의 전해 도금 처리에 의해 제2 금속층(100b)을 더 성장시킨다. 이에 의해 관통 구멍(15)의 영역(CA)이 제2 금속층(100b)에 의해 막힌다. 제1 면(110)측에 레지스트 마스크(RM)를 형성함으로써, 제1 면(110)측에 있어서 제2 금속층(100b)이 성장하는 영역을 제한할 수 있다. 이 때문에, 보다 짧은 시간에 제2 금속층(100b)이 성장한다. 따라서, 효율적인 전해 도금 처리가 실현된다. 그 후, 도 18에 도시하는 바와 같이, 레지스트 마스크(RM)를 제거한다. 그 후, 관통 구멍(15)으로부터 제1 면(110)측에 돌출되어 있는 제1 금속층(100a)과 제2 금속층(100b)을 CMP 처리 등에 의해 제거한다. 이에 의해, 도 2와 마찬가지의 구조의 관통 전극(100)이 얻어진다.
<제4 실시 형태>
상술한 제1 실시 형태에 있어서의 관통 구멍(15)은, 제1 면(110)과 제2 면(120) 사이에 위치하고, 관통 구멍(15)의 직경이 최소로 되는 극소부(15m)를 갖고 있다. 제4 실시 형태에서는, 제1 실시 형태에 있어서의 관통 구멍(15)과는 다른 형상을 갖는 관통 구멍(15A)이 유리 기판(11)에 형성되어 있다. 구체적으로는, 제4 실시 형태에 있어서의 관통 구멍(15A)은, 이 극소부(15m)를 갖지 않는다.
도 19는, 본 개시의 제4 실시 형태에 있어서의 관통 전극의 단면 구조를 설명하는 도면이다. 유리 기판(11)에는 관통 구멍(15A)이 형성되어 있다. 관통 구멍(15A)은, 제1 면(110)측으로부터 제2 면(120)측을 향하여 직경이 커지는 형상을 갖고 있다. 관통 구멍(15A)은, 예를 들어 유리 기판(11)의 제2 면(120)측으로부터 샌드 블라스트 처리를 실시함으로써 형성된다. 관통 구멍(15A)은, 유리 기판(11)에 대하여 소정의 조건에서 레이저를 조사한 후에, 소정의 에칭액에 의해 에칭 처리를 실시함으로써 형성되어도 된다. 관통 전극(100A)은, 패드부(102A), 관통부(103A) 및 폐색부(105A)를 포함한다. 폐색부(105A)는, 관통 구멍(15A)의 제1 면(110)측, 즉 관통 구멍(15)의 직경이 작은 측을 막도록 배치되어 있다. 관통 구멍(15A)의 내부에 있어서 관통 전극(100A)에 둘러싸인 공간(18A)이 개구(180A)를 통하여 유리 기판(11)의 제2 면(120)측의 공간과 접속하도록 배치되어 있다. 또한, 도 19 및 도 20에 있어서도, 도 2와 마찬가지로, 제1 금속층(100a)과 제2 금속층(100b)을 통합한 도전체로서 관통 전극(100)을 도시하고 있다.
도 20은, 본 개시의 제4 실시 형태에 있어서의 관통 전극의 제1 면측의 구조(폐색부)를 설명하는 도면이다. 폐색부(105A)의 구조에 대해서도, 제1 실시 형태에 있어서의 폐색부(105)의 구조와 마찬가지이다. 도 20에 도시하는 바와 같이 각 부를 정의하면, 폐색부(105A)의 구조도, 관계성 R1 내지 R3 중 적어도 1개의 조건을 충족하고 있다. 도 20에 도시하는 예에서는, 폐색부(105A)의 구조는, 관계성 R1 내지 R3의 모든 조건을 충족하고 있다. 관통 구멍의 형상의 차이에 따라, da로부터 da1, da2로 증가하는 비율이, 폐색부(105)보다 폐색부(105A) 쪽이 적지만, 폐색부(105A)에 있어서도, 표면(Ts)측으로부터 관통 구멍(15)의 내부를 향한 힘에 대하여, 강한 보유 지지력을 가질 수 있다.
<제5 실시 형태>
제5 실시 형태에서는, 제1 실시 형태에 있어서의 관통 구멍(15)에 형성된 공간(18)에 충전체를 배치한 관통 전극(100B)에 대하여 설명한다.
도 21은, 본 개시의 제5 실시 형태에 있어서의 관통 전극의 단면 구조를 설명하는 도면이다. 우선, 제1 실시 형태에 있어서의 도 11에 도시하는 상태의 유리 기판(11) 및 관통 전극(100)을 준비한다. 계속해서, 도 21에 도시하는 바와 같이, 개구(180)로부터 공간(18)에 대하여 충전체(109)를 배치한다. 충전체(109)는, 유체로서 개구(180)로부터 공간(18)에 유입되고, 그 후에 고화됨으로써 형성된다. 이 예에서는, 충전체(109)는 절연성 재료로 형성되어도 되고, 금속 페이스트 등의 도전성 재료로 형성되어도 된다. 절연성을 갖는 재료의 예는 유기 수지, 무기 화합물 등이다. 유기 수지의 예는 폴리이미드, 아크릴 등이다. 무기 화합물의 예는 규소 산화물 등이다. 충전체(109)는, 유기 수지 및 무기 화합물의 양쪽을 포함하고 있어도 된다. 금속 페이스트의 예는 Cu, Ni, Ag, Au 등을 포함하는 페이스트이다. 충전체(109)를 형성하기 위해 개구(180)로부터 공간(18)에 유입되는 재료는, 감광성을 가져도 되고, 갖지 않아도 된다. 충전체(109)를 상기 재료로 형성함으로써, 전해 도금 처리에 의해 제2 금속층(100b)으로 공간(18)을 충전하는 경우보다, 제조 비용을 저감하거나, 관통 전극 기인의 응력을 저감하거나 할 수 있다. 도시는 하지 않았지만, 관통 전극 기판(10)의 신뢰성이 유지되는 한에 있어서, 충전체(109)의 내부 또는 충전체(109)와 기판(11) 사이에 보이드 등의 공간이 존재해도 된다.
도 21에 도시하는 예에서는, 충전체(109)의 표면(Fs)은, 제2 면(120)측의 제2 금속층(100b)과 동일한 면으로 되도록 위치하고 있다. 도시는 하지 않았지만, 표면(Fs)은, 제2 금속층(100b)과 동일한 면이 되지 않도록 위치해도 된다. 즉, 표면(Fs)은, 제2 면(120)과 동일한 면을 형성하도록 위치해도 되고, 관통 구멍(15)의 내부에 위치해도 되고, 제2 금속층(100b)보다 돌출되어 위치해도 된다.
<제6 실시 형태>
제5 실시 형태에 있어서의 충전체(109)가 도전체인 경우에 있어서는, 제2 면(120)측에 있어서도, 관통 구멍(15)과 중첩하는 위치에 있어서 관통 전극(100B)과 배선층을 접속할 수도 있다. 제6 실시 형태에 있어서는, 충전체(109)가 도전성을 갖는 재료로 형성되어 있는 경우의 관통 전극(100C)의 예에 대하여 설명한다.
도 22는, 본 개시의 제6 실시 형태에 있어서의 관통 전극의 단면 구조를 설명하는 도면이다. 도 22에 도시하는 관통 전극(100C)은, 제2 실시 형태에 있어서의 도 14에 도시하는 상태의 관통 전극의 내부에 배치된 충전체(109)를 더 포함하고 있다. 충전체(109)는 도전체이다. 관통 전극(100C)은, 제1 면(110)측에 있어서 관통 구멍(15)으로부터 노출되는 제2 금속층(100b)을 포함하는 폐색부(105)와, 제2 면(120)측에 있어서 관통 구멍(15)으로부터 노출되는 충전체(109C)를 포함한다. 한편, 관통 구멍(15) 이외의 부분에 있어서는, 유리 기판(11)의 제1 면(110) 및 제2 면(120)이 노출되어 있다.
도 23은, 본 개시의 제6 실시 형태에 있어서의 배선 기판의 단면 구조를 설명하는 도면이다. 도 23에 도시하는 배선 기판(80C)은, 제1 실시 형태 1에 있어서의 배선 기판(80)에 추가하여, 유리 기판(11)의 제2 면(120)측에 배치된 배선 적층체(70C)를 더 갖는다. 배선 적층체(70C)에 있어서의 배선층(720C)은, 관통 전극(100C)에 있어서의 충전체(109C)에 접속되어 있다. 도 23에 있어서의 배선층(720C)은, 충전체(109)의 표면(Fs)과 접촉한다. 이 예에서는, 충전체(109)의 표면(Fs)과 배선층(720C)이 접촉하는 접촉 영역은, 제2 면(120)에 수직인 방향을 따라 본 경우에, 도 23에 도시하는 바와 같이, 관통 구멍(15)의 제2 면(120)에 있어서의 외연에 둘러싸여 있다. 도시는 하지 않았지만, 접촉 영역은, 관통 구멍(15)과 중첩하면서도 관통 구멍(15)의 외연에 둘러싸여 있지 않아도 된다. 이 접촉 영역은, 층간 절연층(710C)에 형성되는 개구에 의해 규정된다. 개구에는, 충전체(109C)에 접속되는 배선층(720C)이 배치되어 있다. 도면에서는 생략되어 있지만, 유리 기판(11)과는 반대측에 위치하는 배선 적층체(70C)의 면에, 범프와 접속되는 패드가 형성되어도 된다.
<제7 실시 형태>
제7 실시 형태에 있어서는, 제6 실시 형태에 있어서의 관통 전극(100C)의 구조를, 도 19에 도시하는 제4 실시 형태에 있어서의 관통 전극(100A)에 적용한 경우의 예에 대하여 설명한다.
도 24는, 본 개시의 제7 실시 형태에 있어서의 관통 전극의 단면 구조를 설명하는 도면이다. 도 24에 도시하는 관통 전극(100D)은, 하기의 점을 제외하고, 제4 실시 형태에 있어서의 도 19에 도시하는 관통 전극(100A)과 동일하다.
ㆍ패드부(102A)가 마련되어 있지 않다.
ㆍ관통 전극의 내부에 충전체(109)가 배치되어 있다.
도 24에 도시하는 관통 전극(100D)은, 제1 면(110)측에 있어서 관통 구멍(15A)으로부터 노출되는 제2 금속층(100b)을 포함하는 폐색부(105A)에 대응과, 제2 면(120)측에 있어서 관통 구멍(15A)으로부터 노출되는 충전체(109D)를 포함한다. 한편, 관통 구멍(15A) 이외의 부분에 있어서는, 유리 기판(11)의 제1 면(110) 및 제2 면(120)이 노출되어 있다. 이러한 구조에 의해, 제6 실시 형태의 경우와 마찬가지로, 패드부(102A)를 사용하지 않아도 충전체(109D)에 배선층을 접속할 수 있다.
<제8 실시 형태>
제8 실시 형태에 있어서는, 관계성 R1(da<dc<da+db×2)을 실현하는 관통 전극을 제조하는 다른 방법에 대하여 설명한다.
도 25 내지 도 28은, 본 개시의 제8 실시 형태에 있어서의 관통 전극 기판의 제조 방법을 설명하는 도면이다. 우선, 유리 기판(11)에 대하여 제2 면(120)측으로부터 샌드 블라스트 등에 의해 구멍을 형성한다. 또는 유리 기판(11)에 대하여 소정의 조건에서 레이저를 조사한 후에, 소정의 에칭액에 의해 에칭 처리를 실시함으로써, 구멍을 형성해도 된다. 도 25에 도시하는 바와 같이, 제1 면(110)측까지 관통하지 않는 구멍(150E)이 형성된다. 구멍(150E)은, 제1 면(110)측에 위치하는 저부를 갖는다. 이러한 구멍을 바닥이 있는 구멍이라고도 칭한다. 계속해서, 도 26에 도시하는 바와 같이, 제2 면(120)측으로부터 스퍼터링법에 의해 시드층으로 되는 제1 금속층(100a)을 형성하고, 레지스트 마스크(RM)를 형성하고, 전해 도금 처리에 의해 제2 금속층(100b)을 형성한다. 여기서의 전해 도금 처리는, 유리 기판(11)의 표면측의 성장 속도가 상대적으로 느려지는 조건을 사용한다. 예를 들어, 첨가제가 혼입된 도금액을 사용한다. 이에 의해, 제2 금속층(100b)에 있어서의 바닥이 있는 구멍(150E)의 저부측의 부분(BP)은, 제2 금속층(100b)의 다른 부분에 비하여 두꺼워진다. 또한, 바닥이 있는 구멍(150E)의 내부에는, 제2 금속층(100b)에 둘러싸인 공간(18E)이, 개구(180E)를 통하여 유리 기판(11)의 제2 면(120)측의 공간과 접속하도록 배치되어 있다.
계속해서, 레지스트 마스크(RM)를 제거한다. 계속해서, 도 27에 도시하는 바와 같이, 레지스트 마스크(RM)가 배치되어 있었던 부분의 제1 금속층(100a)을 제거한다. 그 후, 도 28에 도시하는 바와 같이, 유리 기판(11)의 제1 면(110)측을 CMP 처리 등에 의해 에칭하고, 제1 면(110)측에 제2 금속층(100b)을 노출시킨다. 이에 의해 바닥이 있는 구멍(150E)의 저부가 제거되어 관통 구멍(15E)이 형성된다. 또한, 제1 금속층(100a)을 남기도록 에칭함으로써, 제1 금속층(100a)이 제1 면(110)측에 노출되도록 해도 된다.
이에 의해, 도 19에 도시하는 제4 실시 형태의 관통 전극(100A)과 유사한 구조를 갖는 관통 전극(100E)이 형성된다. 도 28에 있어서, 관계성 R1을 규정하는 각 파라미터를 도시하였다. 여기서는, da는, 중심축(ac)에 있어서의 두께로서 나타내고 있다. 관통 전극(100A)에 있어서는, 관계성 R1, R2, R3의 전부를 충족하는 구조였지만, 관통 전극(100E)에 있어서는, 관계성 R1만을 충족하는 구조이다.
<제9 실시 형태>
상술한 전자 유닛(1000)은, 예를 들어 휴대 단말기(휴대 전화, 스마트폰 및 노트북형 퍼스널 컴퓨터 등), 정보 처리 장치(데스크톱형 퍼스널 컴퓨터, 서버, 카 내비게이션 등), 가전 등, 여러 가지 전기 기기에 탑재된다.
도 29는, 본 개시의 제1 실시 형태에 있어서의 전자 유닛을 포함하는 전자 기기를 설명하는 도면이다. 전자 유닛(1000)은, 예를 들어 휴대 단말기(휴대 전화, 스마트폰 및 노트북형 퍼스널 컴퓨터 등), 정보 처리 장치(데스크톱형 퍼스널 컴퓨터, 서버, 카 내비게이션 등), 가전 등, 여러 가지 전기 기기에 탑재된다. 전자 유닛(1000)이 탑재된 전기 기기의 예로서, 스마트폰(500) 및 노트북형 퍼스널 컴퓨터(600)를 나타내었다. 이들 전기 기기는, 애플리케이션 프로그램을 실행하여 각종 기능을 실현하는 CPU 등으로 구성되는 제어부(1100)를 갖는다. 각종 기능에는, 전자 유닛(1000)으로부터의 출력 신호를 사용하는 기능이 포함된다. 또한, 전자 유닛(1000)이 제어부(1100)의 기능을 가져도 된다.
<제10 실시 형태>
제10 실시 형태에서는, 도 32를 참조하여, 관통 전극(100)의 폐색부(105)의 가장 얇은 부분의 표면(Bs)의 곡률 반경 ra에 대하여 설명한다. 곡률 반경 ra는, 폐색부(105)의 가장 얇은 부분의 표면(Bs)의 곡률의 역수이다.
곡률 반경 ra는, 제1 면(110)에 있어서의 관통 구멍(15)의 반경 rb에 대한 비율로서 규정되어도 된다. ra/rb는, 바람직하게는 0.2 이상이다. 이에 의해, 폐색부(105)가 압박된 경우에, 폐색부(105)의 가장 얇은 부분의 표면(Bs)에 발생하는 압축력이 과잉으로 커지는 것을 억제할 수 있다. 이 때문에, 폐색부(105)의 가장 얇은 부분에 크랙 등의 불량이 발생하는 것을 억제할 수 있다. ra/rb는 0.4 이상이어도 되고, 0.6 이상이어도 된다.
한편, ra/rb가 지나치게 크면, 폐색부(105)가 압박된 경우에 폐색부(105)에 발생하는 압축력을 주위에 적절하게 분산시킬 수 없는 것에 기인하여, 폐색부(105)의 파괴가 발생하는 것을 생각할 수 있다. 이 점을 고려하면, ra/rb는 바람직하게는 1.5 이하이다. ra/rb는 1.3 이하여도 되고, 1.1 이하여도 된다.
폐색부(105)의 가장 얇은 부분의 두께 da를 적절하게 설정하는 것도, 크랙 등의 불량을 억제하는 수단으로서 유효하다. 두께 da는, 바람직하게는 10㎛ 이상이다. 이에 의해, 폐색부(105)의 가장 얇은 부분의 기계적인 강도를 확보할 수 있다. 두께 da는 20㎛ 이상이어도 되고, 30㎛ 이상이어도 된다. 한편, 두께 da가 과잉으로 크면, 폐색부(105)에 발생하는 내부 응력이 표면(Ts)에서 완화되기 어려워진다. 이 경우, 폐색부(105)의 파괴, 기판(11)의 크랙 등이 발생하는 것을 생각할 수 있다. 이 점을 고려하여, 두께 da는 바람직하게는 100㎛ 이하이다. 두께 da는 80㎛ 이하여도 되고, 60㎛ 이하여도 된다.
<제11 실시 형태>
제11 실시 형태에서는, 관통 전극 기판(10)의 관통 전극(100)과 전자 디바이스(92)를 전기적으로 접속하는 예에 대하여, 도 33 내지 도 35를 참조하여 설명한다. 구체적으로는, 관통 전극 기판(10)을 향하는 압력을 전자 디바이스(92)에 가한 상태에서 전자 디바이스(92)를 가열함으로써, 관통 전극(100)과 전자 디바이스(92)의 전극을 전기적으로 접속하는 방법을 설명한다. 이 방법은 TCB(Thermal Compression Bonding)라고도 칭해진다.
전자 디바이스(92)는, 도 33에 도시하는 바와 같이, 제1 면(925) 및 제2 면(926)과, 제1 면(925) 상에 위치하는 전극(922)을 포함한다. 전극(922)은, 패드를 포함하고 있어도 된다. 전극(922)은, 패드와, 패드 상에 위치하는 필러를 포함하고 있어도 된다. 필러를 포함하는 전극(922)의 구조는, 전극(922)의 피치 P가 작은 경우에 특히 채용된다. 피치 P는, 예를 들어 100㎛ 이하이다. 전극(922) 상에는 범프(892)가 마련되어 있어도 된다.
우선, 도 33에 도시하는 바와 같이, 전자 디바이스(92)의 제2 면(926)에 본딩 헤드(200)를 설치한다. 계속해서, 도 34에 도시하는 바와 같이, 본딩 헤드(200)를 관통 전극 기판(10)을 향하여 이동시킴으로써, 범프(892)를 관통 전극(100)의 폐색부(105)에 접촉시킨다. 또한, 본딩 헤드(200)를 사용하여 전자 디바이스(92)를 가열한다. 이에 의해, 관통 전극 기판(10)을 향하는 압력을 전자 디바이스(92)에 가한 상태에서 전자 디바이스(92)를 가열하는 가열 압박 공정을 실시할 수 있다. 그 후, 관통 전극 기판(10)을 향하는 압력을 제로 또는 약 제로로 한 상태에서, 본딩 헤드(200)의 온도를 일정하게 유지한다. 이에 의해, 도 35에 도시하는 바와 같이, 범프(892)를 통하여 전극(922)을 폐색부(105)에 접속할 수 있다.
가열 압박 공정에 의해 전극(922)을 폐색부(105)에 접속하기 위해서는, 1개의 전극(922)에 가해지는 힘이 역치 이상인 것이 바람직하다. 역치는, 예를 들어 0.001kgf이며, 0.006kgf여도 되고, 0.1kgf여도 된다. 이 경우, 폐색부(105)는 역치 이상의 힘에 견디는 것이 요구된다.
본원의 관통 전극 기판(10)에 있어서는, 상술한 관계성 R1 내지 R3 중 적어도 1개가 충족되어 있다. 이에 의해, 폐색부(105)는 역치 이상의 힘에 견딜 수 있다.
<제12 실시 형태>
제12 실시 형태에서는, 관통 전극 기판(10)의 폐색부(105)와 전자 디바이스(92)의 전극(922)을 전기적으로 접속하기 위한 구조의 일례를 설명한다.
도 36에 도시하는 바와 같이, 전자 디바이스(92)의 전극(922) 상에 확산 방지막(94)이 마련되어 있어도 된다. 확산 방지막(94)은, 예를 들어 전극(922) 상에 위치하는 니켈층과, 니켈층 상에 위치하는 골드층을 포함한다. 확산 방지막(94)은, 무전해 도금 또는 전해 도금에 의해 형성되어도 된다.
도 36에 도시하는 바와 같이, 관통 전극 기판(10)의 폐색부(105) 상에 확산 방지막(106)이 마련되어 있어도 된다. 확산 방지막(106)은, 확산 방지막(94)과 마찬가지로, 폐색부(105) 상에 위치하는 니켈층과, 니켈층 상에 위치하는 골드층을 포함하고 있어도 된다.
<제13 실시 형태>
제13 실시 형태에서는, 관통 전극 기판(10)의 폐색부(105)와 전자 디바이스(92)의 전극(922)을 전기적으로 접속하기 위한 구조의 일례를 설명한다.
도 37에 도시하는 바와 같이, 관통 전극 기판(10)의 폐색부(105) 상에 전극(107)이 마련되어 있어도 된다. 전극(107)은, 패드를 포함하고 있어도 된다. 전극(107)은, 패드와, 패드 상에 위치하는 필러를 포함하고 있어도 된다.
도 36의 예와 마찬가지로, 전극(107) 상에 확산 방지막(106)이 마련되어 있어도 된다. 도시는 하지 않았지만, 확산 방지막(106)이 마련되어 있지 않아도 된다. 또한, 도 36의 예와 마찬가지로, 전극(922) 상에 확산 방지막(94)이 마련되어 있어도 된다. 도시는 하지 않았지만, 확산 방지막(94)이 마련되어 있지 않아도 된다.
<제14 실시 형태>
제14 실시 형태에서는, 관통 전극 기판(10)의 폐색부(105)와 전자 디바이스(92)의 전극(922)을 전기적으로 접속하기 위한 구조의 일례를 설명한다. 도 38에 도시하는 바와 같이, 전자 디바이스(92)의 전극(922)을 관통 전극 기판(10)의 폐색부(105)에, 범프를 사용하지 않고 접속해도 된다. 전극(922) 및 폐색부(105)의 양쪽이 구리를 포함하고 있어도 된다. 이 경우, Cu-Cu 접합을 이용하여 전극(922)을 폐색부(105)에 접속할 수 있다.
<제15 실시 형태>
제15 실시 형태에서는, 관통 전극 기판(10)의 폐색부(105)와 전자 디바이스(92)의 전극(922)을 전기적으로 접속하기 위한 구조의 일례를 설명한다. 도 39에 도시하는 바와 같이, 전자 디바이스(92)의 전극(922)을 관통 전극 기판(10)의 폐색부(105) 상의 전극(107)에, 범프를 사용하지 않고 접속해도 된다. 전극(922) 및 전극(107)의 양쪽이 구리를 포함하고 있어도 된다. 이 경우, Cu-Cu 접합을 이용하여 전극(922)을 전극(107)에 접속할 수 있다.
<제16 실시 형태>
제16 실시 형태에서는, 관통 전극 기판(10)의 폐색부(105)에 접속되는 배선층(720)의 단면 구조의 일례를, 도 40a 및 도 40b를 참조하여 설명한다. 도 40a는, 배선층을 도시하는 단면도이다. 도 40b는, 배선층을 도시하는 평면도이다. 도 40a는, 도 40b의 배선층의 A-A선을 따른 단면도이다.
도 40a 및 도 40b에 도시하는 바와 같이, 배선층(720)과 폐색부(105)가 접촉하는 접촉 영역은, 복수의 영역을 포함하고 있어도 된다. 예를 들어, 배선층(720)은, 관통 전극 기판(10)의 제1 면(110)의 면 내 방향으로 연장되는 배선(722)과, 배선(722)을 폐색부(105)에 접속하는 복수의 접속층(721)을 포함하고 있어도 된다. 도 40b에 도시하는 바와 같이, 제1 면(110)에 수직인 방향을 따라 본 경우에, 복수의 접속층(721)은, 제1 면(110)에 있어서의 관통 구멍(15)의 외연에 둘러싸여 있어도 된다.
<제17 실시 형태>
제17 실시 형태에서는, 관통 전극 기판(10)의 폐색부(105)에 접속되는 배선층(720)의 단면 구조의 일례를, 도 41a 및 도 41b를 참조하여 설명한다. 도 41a는, 배선층을 도시하는 단면도이다. 도 41b는, 배선층을 도시하는 평면도이다. 도 41a는, 도 41b의 배선층의 B-B선을 따른 단면도이다.
도 40a 및 도 40b의 예와 마찬가지로, 배선층(720)과 폐색부(105)가 접촉하는 접촉 영역은, 복수의 영역을 포함하고 있어도 된다. 예를 들어, 배선층(720)은, 관통 전극 기판(10)의 제1 면(110)의 면 내 방향으로 연장되는 배선(722)과, 배선(722)을 폐색부(105)에 접속하는 복수의 접속층(721)을 포함하고 있어도 된다. 도 41b에 도시하는 바와 같이, 제1 면(110)에 수직인 방향을 따라 본 경우에, 복수의 접속층(721)은, 제1 면(110)에 있어서의 관통 구멍(15)의 외연과 중첩되어 있어도 된다.
<제18 실시 형태>
제18 실시 형태에서는, 관통 전극 기판(10)의 폐색부(105)에 접속되는 배선층(720)의 단면 구조의 일례를, 도 42a 및 도 42b를 참조하여 설명한다. 도 42a는, 배선층을 도시하는 단면도이다. 도 42b는, 배선층을 도시하는 평면도이다. 도 42a는, 도 42b의 배선층의 C-C선을 따른 단면도이다.
도 42a 및 도 42b에 도시하는 바와 같이, 제1 면(110)에 수직인 방향을 따라 본 경우에, 배선층(720)과 폐색부(105)가 접촉하는 접촉 영역은, 제1 면(110)에 있어서의 관통 구멍(15)의 외연을 둘러싸고 있어도 된다. 예를 들어, 배선층(720)은, 관통 전극 기판(10)의 제1 면(110)의 면 내 방향으로 연장되는 배선(722)을 포함하고 있어도 된다. 배선(722)은, 제1 면(110)에 있어서의 관통 구멍(15)의 직경 dc보다 큰 폭 w1을 가져도 된다.
<제19 실시 형태>
제19 실시 형태에서는, 관통 전극 기판(10)의 폐색부(105)에 접속되는 배선층(720)의 단면 구조의 일례를, 도 43a 및 도 43b를 참조하여 설명한다. 도 43a는, 배선층을 도시하는 단면도이다. 도 43b는, 배선층을 도시하는 평면도이다. 도 43a는, 도 43b의 배선층의 D-D선을 따른 단면도이다.
도 43a 및 도 43b에 도시하는 바와 같이, 배선층(720)은, 폐색부(105)에 접속되며, 제1 면(110)의 면 내 방향으로 연장되는 배선(722)을 포함하고 있어도 된다. 예를 들어, 배선층(720)은, 폐색부(105)에 접속되며, 서로 다른 방향으로 연장되는 복수의 배선(722)을 포함하고 있어도 된다.
이상, 본 발명의 일 실시 형태에 대하여 설명하였지만, 상술한 각 실시 형태는 서로 조합하거나, 치환하거나 하여 적용하는 것이 가능하다. 또한, 상술한 각 실시 형태에서는, 이하와 같이 변형하여 실시하는 것도 가능하다. 예를 들어, 제4 실시 형태(도 19)에 있어서의 관통 전극(100A)과 같이, 극소부(15m)를 갖지 않는 관통 구멍(15A)에 형성되는 경우라도, 제1, 제2 또는 제3 실시 형태에서 설명한 방법으로 제조할 수 있다.
10: 관통 전극 기판
11: 유리 기판
15, 15A, 15E: 관통 구멍
15m: 극소부
16: 제1 단
17: 제2 단
18, 18A, 18E: 공간
50: 배선 구조부
70, 70C: 배선 적층체
80, 80C: 배선 기판
91: 프린트 배선판
92, 93: 전자 디바이스
100, 100A, 100C, 100D, 100E: 관통 전극
100a: 제1 금속층
100b: 제2 금속층
100c: 제3 금속층
102, 102A: 패드부
103, 103A: 관통부
105, 105A: 폐색부
109, 109C, 109D: 충전체
110, 810, 910: 제1 면
120, 820, 920: 제2 면
150E: 바닥이 있는 구멍
180, 180A, 180E: 개구
500: 스마트폰
600: 노트북형 퍼스널 컴퓨터
710: 층간 절연층
720, 720C: 배선층
811, 911, 921, 922, 923: 전극
891, 892, 893: 범프
1000: 전자 유닛
1100: 제어부

Claims (21)

  1. 제1 면 및 제2 면을 갖고, 당해 제1 면과 당해 제2 면을 관통하는 관통 구멍을 포함하는 기판과,
    상기 관통 구멍의 내부에 배치되어 있는 관통 전극을 구비하고,
    상기 관통 전극은, 상기 제1 면측에 있어서 당해 관통 구멍을 막는 제1 부분과, 상기 관통 구멍의 내측면을 따라 배치되어 있는 제2 부분을 포함하고,
    상기 제1 부분에 있어서 상기 제1 면에 수직인 방향을 따라 가장 얇은 부분은 두께 A를 갖고, 상기 제2 부분에 있어서 가장 얇은 부분은 두께 B를 갖고, 상기 관통 구멍의 상기 제1 면에 있어서의 직경은 길이 C를 가지며,
    A<C<A+B×2의 관계가 충족되어 있는, 관통 전극 기판.
  2. 제1항에 있어서, 상기 제1 부분은, 상기 제1 부분의 두께가 상기 관통 구멍의 중심축으로부터 이격될수록 두꺼워지는 부분을 포함하는, 관통 전극 기판.
  3. 제1 면 및 제2 면을 갖고, 당해 제1 면과 당해 제2 면을 관통하는 관통 구멍을 포함하는 기판과,
    상기 관통 구멍의 내부에 배치되어 있는 관통 전극을 구비하고,
    상기 관통 전극은, 상기 제1 면측에 있어서 당해 관통 구멍을 막는 제1 부분과, 상기 관통 구멍의 내측면을 따라 배치되어 있는 제2 부분을 포함하고,
    상기 제1 부분은, 상기 제1 면에 수직인 방향을 따른 상기 제1 부분의 두께가 상기 관통 구멍의 중심축으로부터 이격될수록 두꺼워지는 부분을 포함하는, 관통 전극 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 관통 구멍의 중심축을 포함하는 단면으로 본 경우에, 상기 관통 구멍의 내부측에 위치하는 상기 제1 부분의 표면은, 상기 제1 부분의 가장 얇은 부분에 있어서 최대의 곡률을 갖는, 관통 전극 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 부분에 있어서 가장 얇은 부분은, 상기 관통 구멍의 중심축에 대응하는 위치에 있는, 관통 전극 기판.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 관통 구멍은, 상기 관통 구멍의 직경이 극솟값으로 되는 극소부를 갖고,
    상기 극소부는, 상기 제1 면과 상기 제2 면 사이에 위치하고,
    상기 극소부에 있어서, 상기 관통 전극은 상기 관통 구멍을 막고 있지 않은, 관통 전극 기판.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 기판의 상기 제1 면측에 배치되고, 상기 관통 전극과 접촉하는 배선층을 더 구비하고,
    상기 제1 면에 수직인 방향을 따라 본 경우에, 상기 배선층과 상기 관통 전극이 접촉하고 있는 접촉 영역은, 상기 관통 구멍과 중첩되어 있는, 관통 전극 기판.
  8. 제7항에 있어서, 상기 제1 면에 수직인 방향을 따라 본 경우에, 상기 접촉 영역은, 상기 제1 면에 있어서의 상기 관통 구멍의 외연에 둘러싸여 있는, 관통 전극 기판.
  9. 제7항에 있어서, 상기 제1 면에 수직인 방향을 따라 본 경우에, 상기 접촉 영역은, 상기 제1 면에 있어서의 상기 관통 구멍의 외연과 중첩되어 있는, 관통 전극 기판.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 접촉 영역은 복수의 영역을 포함하는, 관통 전극 기판.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 제1 면측에 있어서의 상기 제1 부분의 표면은, 상기 관통 구멍의 내부에 위치하는, 관통 전극 기판.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 관통 구멍의 내부에 있어서, 상기 관통 전극의 금속층 이외의 부분에 위치하는 충전체를 더 포함하는, 관통 전극 기판.
  13. 제12항에 있어서, 상기 충전체는 도전성을 갖는 재료를 포함하는, 관통 전극 기판.
  14. 제13항에 있어서, 상기 기판의 상기 제2 면측에 배치되고, 상기 충전체와 접촉하는 제2 배선층을 더 구비하고,
    상기 제2 면에 수직인 방향을 따라 본 경우에, 상기 제2 배선층과 상기 충전체가 접촉하고 있는 접촉 영역은, 상기 관통 구멍의 상기 제2 면에 있어서의 외연에 둘러싸여 있는, 관통 전극 기판.
  15. 제12항에 있어서, 상기 충전체는 절연성을 갖는 재료를 포함하는, 관통 전극 기판.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 상기 관통 구멍의 중심축을 포함하는 단면으로 본 경우에, 상기 관통 구멍의 내부측에 위치하는 상기 제1 부분의 표면은, 상기 제1 부분의 가장 얇은 부분에 있어서 곡률 반경 ra를 갖고,
    상기 관통 구멍의 상기 제1 면에 있어서의 반경은 길이 rb를 가지며,
    ra/rb≥0.2의 관계가 충족되어 있는, 관통 전극 기판.
  17. 제1항 내지 제16항 중 어느 한 항에 기재된 관통 전극 기판과,
    상기 관통 전극 기판의 상기 관통 전극과 전기적으로 접속된 전자 디바이스를 갖는, 전자 유닛.
  18. 제17항에 있어서, 상기 전자 디바이스는, 상기 관통 전극과 전기적으로 접속된 전극을 포함하고,
    상기 전자 디바이스의 상기 전극은, 상기 관통 전극 기판의 상기 제1 면에 수직인 방향을 따라 본 경우에 상기 관통 전극과 중첩되어 있는, 전자 유닛.
  19. 제1 면 내지 제2 면을 갖고, 당해 제1 면과 당해 제2 면을 관통하는 관통 구멍을 포함하는 기판에 대하여, 상기 관통 구멍의 내면을 따른 시드층을 형성하고,
    제1 조건의 전해 도금 처리에 의해, 상기 시드층 상에 상기 관통 구멍이 막히지 않는 두께까지 전해 도금층을 형성하고,
    상기 제1 면측이 상기 제2 면측보다 성장 속도가 빨라지는 제2 조건의 전해 도금 처리에 의해, 상기 전해 도금층을 더 형성하여 상기 관통 구멍의 상기 제1 면측을 막는 것을 포함하는, 관통 전극 기판의 제조 방법.
  20. 제19항에 있어서, 상기 제2 면측으로부터 상기 관통 구멍의 내부에 유체를 유입시키고,
    상기 유체를 고화함으로써, 상기 관통 구멍의 내부에 있어서 상기 전해 도금층 이외의 부분에 충전되는 충전체를 형성하는, 관통 전극 기판의 제조 방법.
  21. 제18항에 기재된 전자 유닛의 제조 방법이며,
    상기 관통 전극 기판을 향하는 압력을 상기 전자 디바이스에 가한 상태에서 상기 전자 디바이스를 가열함으로써, 상기 관통 전극과 상기 전극을 전기적으로 접속하는 공정을 구비하는, 전자 유닛의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022151782A (ja) * 2021-03-23 2022-10-07 凸版印刷株式会社 ガラス基板及びガラスコア多層配線基板
KR20230081779A (ko) * 2021-11-29 2023-06-08 코닝 인코포레이티드 전기도금 층을 포함하는 비아들 및 비아들의 제조 방법들

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227433A (ja) 2007-03-16 2008-09-25 Mems Core Co Ltd 実装体及びその製造方法
WO2011127041A1 (en) 2010-04-09 2011-10-13 Qualcomm Incorporated Selective patterning for low cost through vias
JP2017098402A (ja) * 2015-11-24 2017-06-01 大日本印刷株式会社 貫通電極基板及びその製造方法
WO2017209296A1 (ja) 2016-06-03 2017-12-07 大日本印刷株式会社 貫通電極基板及びその製造方法、並びに実装基板
JP2018125349A (ja) * 2017-01-30 2018-08-09 新光電気工業株式会社 半導体装置及びその製造方法
JP2018163986A (ja) * 2017-03-24 2018-10-18 大日本印刷株式会社 貫通電極基板及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311919A (ja) 2003-02-21 2004-11-04 Shinko Electric Ind Co Ltd スルーホールフィル方法
US7427562B2 (en) 2006-11-08 2008-09-23 Motorla, Inc. Method for fabricating closed vias in a printed circuit board
JP2015106655A (ja) 2013-11-29 2015-06-08 富士通株式会社 積層基板製造方法及び積層基板
JP6251629B2 (ja) * 2014-04-24 2017-12-20 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP2016213296A (ja) * 2015-05-07 2016-12-15 イビデン株式会社 プリント配線板

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227433A (ja) 2007-03-16 2008-09-25 Mems Core Co Ltd 実装体及びその製造方法
WO2011127041A1 (en) 2010-04-09 2011-10-13 Qualcomm Incorporated Selective patterning for low cost through vias
JP2017098402A (ja) * 2015-11-24 2017-06-01 大日本印刷株式会社 貫通電極基板及びその製造方法
WO2017209296A1 (ja) 2016-06-03 2017-12-07 大日本印刷株式会社 貫通電極基板及びその製造方法、並びに実装基板
JP2018125349A (ja) * 2017-01-30 2018-08-09 新光電気工業株式会社 半導体装置及びその製造方法
JP2018163986A (ja) * 2017-03-24 2018-10-18 大日本印刷株式会社 貫通電極基板及びその製造方法

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