JP7457922B2 - 貫通電極基板、電子ユニット、貫通電極基板の製造方法および電子ユニットの製造方法 - Google Patents

貫通電極基板、電子ユニット、貫通電極基板の製造方法および電子ユニットの製造方法 Download PDF

Info

Publication number
JP7457922B2
JP7457922B2 JP2021514185A JP2021514185A JP7457922B2 JP 7457922 B2 JP7457922 B2 JP 7457922B2 JP 2021514185 A JP2021514185 A JP 2021514185A JP 2021514185 A JP2021514185 A JP 2021514185A JP 7457922 B2 JP7457922 B2 JP 7457922B2
Authority
JP
Japan
Prior art keywords
hole
electrode
electrode substrate
substrate according
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021514185A
Other languages
English (en)
Other versions
JPWO2020213624A1 (ja
Inventor
寛 工藤
美雪 鈴木
尚平 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Publication of JPWO2020213624A1 publication Critical patent/JPWO2020213624A1/ja
Application granted granted Critical
Publication of JP7457922B2 publication Critical patent/JP7457922B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/422Plated through-holes or plated via connections characterised by electroless plating method; pretreatment therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385Assembly of a plurality of insulating substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本開示は、貫通電極基板に関する。
近年、集積回路を形成した半導体回路基板を積層した三次元実装技術が用いられている。このような実装技術においては、貫通電極が形成された基板が用いられる。このような基板は、インターポーザともいう。貫通電極は、基板に形成された貫通孔に導電体を配置することによって形成される。実装される回路の高集積化に伴って、貫通電極基板においても高集積化が求められている。例えば、貫通孔が設けられた部分と重畳して配線部を配置することによって、配線部と貫通電極とを効率的に接続する技術が開発されている。
貫通電極には、貫通孔の内部を充填しない導電体で形成されるコンフォーマル型の電極(コンフォーマルビア)と、貫通孔の内部を充填する充填型の電極(フィルドビア)とが含まれる。コンフォーマル型の場合には、貫通電極の内部を充填する電極が存在しないため、製造コストを低減したり、貫通電極起因の応力を低減させたりすることができる。一方、貫通孔が設けられた部分と重畳して配線部を配置することができないため、高集積化には設計の困難性を伴う。特許文献1には、コンフォーマル型の貫通電極においても、貫通孔の基板表面側を塞ぐように導電体を配置する技術が開示されている。これによって、基板の少なくとも一方の面側において配線部を効率的に配置して高集積化を容易にする技術が開示されている。
国際公開第2017/209296号 特開2008-227433号公報 国際公開第2011/127041号
特許文献1によれば、貫通電極基板の高集積化が実現されるが、配線部と貫通電極とを接続する部分において、貫通電極に対してより高い強度が要求される場合もある。
本開示の一実施形態における目的は、貫通電極基板における貫通電極の強度を高めることにある。
本開示の一実施形態によると、第1面および第2面を有し、当該第1面と当該第2面とを貫通する貫通孔を含む基板と、前記貫通孔の内部に配置されている貫通電極と、を備え、前記貫通電極は、前記第1面側において当該貫通孔を塞ぐ第1部分と、前記貫通孔の内側面に沿って配置されている第2部分と、を含み、前記第1部分において前記第1面に垂直な方向に沿って最も薄い部分は、厚さAを有し、前記第2部分において最も薄い部分は、厚さBを有し、前記貫通孔の前記第1面における径は、長さCを有し、A<C<A+B×2の関係が満たされている、貫通電極基板が提供される。
前記第1部分は、前記第1部分の厚さが前記貫通孔の中心軸から離れるほど厚くなる部分を含んでもよい。
本開示の一実施形態によると、第1面および第2面を有し、当該第1面と当該第2面とを貫通する貫通孔を含む基板と、
前記貫通孔の内部に配置されている貫通電極と、を備え、
前記貫通電極は、前記第1面側において当該貫通孔を塞ぐ第1部分と、前記貫通孔の内側面に沿って配置されている第2部分と、を含み、
前記第1部分は、前記第1面に垂直な方向に沿った前記第1部分の厚さが前記貫通孔の中心軸から離れるほど厚くなる部分を含む、貫通電極基板が提供される。
前記貫通孔の中心軸を含む断面で見た場合に、前記貫通孔の内部側に位置する前記第1部分の表面は、前記第1部分の最も薄い部分において最大の曲率を有してもよい。
前記第1部分において最も薄い部分は、前記貫通孔の中心軸に対応する位置にあってもよい。
前記貫通孔は、前記貫通孔の径が極小値となる極小部を有し、前記極小部は、前記第1面と前記第2面との間に位置し、前記極小部において、前記貫通電極は前記貫通孔を塞いでいなくてもよい。
前記基板の前記第1面側に配置され、前記貫通電極と接触する配線層をさらに備え、前記第1面に垂直な方向に沿って見た場合に、前記配線層と前記貫通電極とが接触している接触領域は、前記貫通孔と重畳していてもよい。
前記第1面に垂直な方向に沿って見た場合に、前記接触領域は、前記第1面における前記貫通孔の外縁に囲まれていてもよい。
前記第1面に垂直な方向に沿って見た場合に、前記接触領域は、前記第1面における前記貫通孔の外縁と重畳していてもよい。
前記接触領域は、複数の領域を含んでいてもよい。
前記第1面側における前記第1部分の表面は、前記貫通孔の内部に位置してもよい。
前記貫通孔の内部において、前記貫通電極の金属層以外の部分に位置する充填体をさらに含んでもよい。
前記充填体は、導電性を有する材料を含んでもよい。
前記基板の前記第2面側に配置され、前記充填体と接触する第2配線層をさらに備え、前記第2面に垂直な方向に沿って見た場合に、前記第2配線層と前記充填体とが接触している接触領域は、前記貫通孔の前記第2面における外縁に囲まれていてもよい。
前記充填体は、絶縁性を有する材料を含んでもよい。
前記貫通孔の中心軸を含む断面で見た場合に、前記貫通孔の内部側に位置する前記第1部分の表面は、前記第1部分の最も薄い部分において曲率半径raを有し、前記貫通孔の前記第1面における半径は、長さrbを有し、ra/rb≧0.2の関係が満たされていてもよい。
本開示の一実施形態によると、上記記載の貫通電極基板と、前記貫通電極基板の前記貫通電極と電気的に接続された電子デバイスと、を有する電子ユニットが提供される。
前記電子デバイスは、前記貫通電極と電気的に接続された電極を含み、前記電子デバイスの前記電極は、前記貫通電極基板の前記第1面に垂直な方向に沿って見た場合に前記貫通電極と重畳していてもよい。
本開示の一実施形態によると、第1面から第2面を有し、当該第1面と当該第2面とを貫通する貫通孔を含む基板に対し、前記貫通孔の内面に沿ったシード層を形成し、第1電解めっき条件により、前記シード層上に前記貫通孔が塞がれない厚さまで電解めっき層を形成し、前記第1面側が前記第2面側よりも形成速度が速くなる第2電解めっき条件により、前記電解めっき層をさらに形成して前記貫通孔の前記第1面側を塞ぐことを含む、貫通電極基板の製造方法が提供される。
前記第2面側から前記貫通孔の内部に流体を流入させ、前記流体を固化することによって、前記貫通孔の内部において前記電解めっき層以外の部分に充填される充填体を形成してもよい。
本開示の一実施形態によると、上記記載の電子ユニットの製造方法が提供される。電子ユニットの製造方法は、前記貫通電極基板に向かう圧力を前記電子デバイスに加えた状態で前記電子デバイスを加熱することによって、前記貫通電極と前記電極とを電気的に接続する工程を備えていてもよい。
本開示の一実施形態によると、貫通電極基板における貫通電極の強度を高めることができる。
本開示の第1実施形態における電子ユニットの断面構造を説明する図である。 本開示の第1実施形態における貫通電極基板の断面構造を説明する図である。 本開示の第1実施形態における貫通電極の第1面側の構造(閉塞部)を説明する図である。 本開示の第1実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第1実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第1実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第1実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第1実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第1実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第1実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第1実施形態における貫通電極基板の製造方法を説明する図である。 貫通電極の断面の電子顕微鏡写真である。 本開示の第2実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第2実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第2実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第3実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第3実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第3実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第4実施形態における貫通電極の断面構造を説明する図である。 本開示の第4実施形態における貫通電極の第1面側の構造(閉塞部)を説明する図である。 本開示の第5実施形態における貫通電極の断面構造を説明する図である。 本開示の第6実施形態における貫通電極の断面構造を説明する図である。 本開示の第6実施形態における配線基板の断面構造を説明する図である。 本開示の第7実施形態における貫通電極の断面構造を説明する図である。 本開示の第8実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第8実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第8実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第8実施形態における貫通電極基板の製造方法を説明する図である。 本開示の第1実施形態における電子ユニットを含む電子機器を説明する図である。 第1電解めっき工程の一例を説明する図である。 第2電解めっき工程の一例を説明する図である。 第2電解めっき工程の一例を説明する図である。 第2電解めっき工程の一例を説明する図である。 第2金属層の断面構造の一例を説明する図である。 貫通電極の閉塞部の断面構造の一例を説明する図である。 電子ユニットの製造方法の一例を説明する図である。 電子ユニットの製造方法の一例を説明する図である。 電子ユニットの製造方法の一例を説明する図である。 貫通電極基板の閉塞部と電子デバイスの電極とを接続するための構造の一例を説明する図である。 貫通電極基板の閉塞部と電子デバイスの電極とを接続するための構造の一例を説明する図である。 貫通電極基板の閉塞部と電子デバイスの電極とを接続するための構造の一例を説明する図である。 貫通電極基板の閉塞部と電子デバイスの電極とを接続するための構造の一例を説明する図である。 貫通電極基板の閉塞部に接続される配線層の断面構造の一例を説明する図である。 図40Aの配線層を示す平面図である。 貫通電極基板の閉塞部に接続される配線層の断面構造の一例を説明する図である。 図41Aの配線層を示す平面図である。 貫通電極基板の閉塞部に接続される配線層の断面構造の一例を説明する図である。 図42Aの配線層を示す平面図である。 貫通電極基板の閉塞部に接続される配線層の断面構造の一例を説明する図である。 図43Aの配線層を示す平面図である。 貫通電極基板のサンプルの一例を示す平面図である。 図44Aの貫通電極基板を線E1-E1に沿って切断した場合の断面図である。 貫通電極基板のサンプルの他の例を示す平面図である。 図45Aの貫通電極基板を線E2-E2に沿って切断した場合の断面図である。
以下、本開示の一実施形態に係る貫通電極基板を含む電子ユニットについて、図面を参照しながら詳細に説明する。なお、以下に示す各実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。なお、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号(数字の後にA、B等を付しただけの符号)を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。また、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「円」や「垂直」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈する。
<第1実施形態>
[1.半導体基板の構成]
図1は、本開示の第1実施形態における電子ユニットの断面構造を説明する図である。電子ユニット1000は、配線基板80、プリント配線板91および電子デバイス92、93を含む。配線基板80は、貫通電極基板10および配線構造部50を含む。電子デバイス92、93とプリント配線板91とは、配線基板80を介して接続されている。配線基板80は、インターポーザの一例である。配線基板80は、貫通電極基板10および配線積層体70を含む。貫通電極基板10には、基板を貫通する貫通電極100が配置されている。詳細の構成については後述する。配線積層体70は、積層された銅配線が形成されている。配線基板80の第1面810に配置された電極811と、配線基板80の第2面820側に露出する貫通電極100とは、配線積層体70に配置された配線によって互いに接続されている。
プリント配線板91は、この例では、ガラスエポキシ等の樹脂を含む基板である。プリント配線板91は、銅張積層板を用いて銅配線が形成された基板である。この例では、プリント配線板91の第1面910に配置された電極911と、プリント配線板91の第2面920に配置された電極921とが、内部の銅配線によって互いに接続されている。電極911と貫通電極100とがバンプ891によって接続されることによって、プリント配線板91と配線基板80とが電気的に接続されている。
電子デバイス92、93は、シリコン等の半導体によって形成された素子等を含む。例えば、電子デバイス92、93は、CPU、メモリ、FPGA、センサ等である。なお、電子デバイスが、複数の半導体基板の積層体として構成されていてもよい。例えば、メモリであれば、メモリコントローラと、HBM(High Bandwidth Memory)のようなメモリの積層体とを組み合わせた構造を有していてもよい。
この例では、電子デバイス92の電極922と配線基板80の電極811とがバンプ892を介して接続されることによって、電子デバイス92と配線基板80とが電気的に接続されている。電子デバイス93の電極923と配線基板80の電極811とがバンプ893を介して接続されることによって、電子デバイス93と配線基板80とが電気的に接続されている。また、電子デバイス92と電子デバイス93とは、配線基板80を介して電気的に接続されている。
[2.貫通電極基板の構成]
続いて、貫通電極基板10およびこれに配置された貫通電極100について説明する。
図2は、本開示の第1実施形態における貫通電極基板の断面構造を説明する図である。図2は、図1における領域A1を拡大した図である。貫通電極基板10は、ガラス基板11および貫通電極100を含む。ガラス基板11は、第1面110および第2面120を有する。ガラス基板11の第1面110側には、貫通電極100に接続された配線積層体70が配置されている。配線積層体70は、層間絶縁層710および配線層720を含む。層間絶縁層710はポリイミド、アクリル等の有機材料で形成されてもよく、酸化シリコン等の無機材料で形成されてもよい。配線層720は、セミアディティブ法、デュアルダマシン法などによって形成されている。
ガラス基板11には、第1面110と第2面120とを貫通する貫通孔15が配置されている。貫通孔15の径は、極小部15mにおいて極小値dcmとなる。この例では、極小部15mは第1面110と第2面120との間に位置する。この例では、第1面110に垂直な方向に沿って貫通孔15を見た場合の貫通孔15の輪郭が円である。貫通孔15の径は、この円の直径に対応する。なお、貫通孔15の輪郭は、円以外の形状であってもよい。この場合、貫通孔15の径は、複数の貫通孔15が並ぶ方向における貫通孔15の寸法である。
貫通電極100は、貫通孔15を介して、第1面110の側と第2面120の側とを導通するように貫通孔15の内部に配置されている。貫通電極100は、パッド部102、貫通部103および閉塞部105を含む。閉塞部105は、第1面110側において貫通孔15を塞ぐ導電体である。閉塞部105のことを第1部分とも称する。貫通孔15の内部側に位置する閉塞部105の表面(図3におけるBs)は、極小部15mよりも第1面110側に位置する。すなわち、極小部15mは、閉塞部105によって塞がれていない。
貫通部103は、貫通孔15の内側面に沿って配置されている導電体である。貫通部103は、閉塞部105から連続して貫通孔15の第2面120側まで延在している。貫通部103のことを第2部分とも称する。貫通部103は、貫通孔15の内部のうち閉塞部105以外の領域(極小部15mを含む)を塞がないように配置されている。このため、貫通孔15の内部において貫通電極100に囲まれた空間18は、開口180を介してガラス基板11の第2面120側の空間と接続している。なお、後述する他の実施形態において説明するように、空間18の内部に他の導電体または絶縁体が充填されていてもよい。
パッド部102は、貫通部103から連続してガラス基板11の第2面120上に延在している。パッド部102には、バンプ891が配置される。
[3.閉塞部の構造]
続いて、閉塞部105の詳細の構造について図3を用いて説明する。
図3は、本開示の第1実施形態における貫通電極の第1面側の構造(閉塞部)を説明する図である。図3は図2における閉塞部105近傍を拡大して示した図である。最初に、図3を用いて、各部を定義する。Tsは、第1面110側における閉塞部105の表面である。表面Tsは、この例では、ガラス基板11の第1面110とほぼ同一表面に位置する。図2における配線層720は、表面Tsと接触する。この例では、この接触領域は、第1面110に垂直な方向に沿って見た場合に、図2に示すように、貫通孔15の第1面110における外縁に囲まれている。図示はしないが、接触領域は、貫通孔15と重畳しつつも貫通孔15の外縁に囲まれていなくてもよい。この接触領域は、層間絶縁層710に形成される閉塞部105への開口によって規定される。なお、表面Tsは、ガラス基板11の第1面110よりも貫通孔15の内部側に位置してもよいし、貫通孔15の外部側に位置してもよい。
Bsは、第2面120側(貫通孔15の内部側)における閉塞部105の表面である。Vsは、閉塞部105が形成される前(図7の製造段階)における導電体の位置を仮想的に示している。中心軸acは、貫通孔15を第1面110に垂直に見た場合の円の中心に対応する。dcは、第1面110における貫通孔15の直径に対応する。dc1、dc2は、中心軸acから位置P1、P2までの距離を示し、dc1<dc2の関係となるように定義した。
daは、第1面110に垂直な方向に沿った閉塞部105の厚さ(以下、単に「閉塞部105の厚さ」という)のうち、最も薄い部分の厚さである。この例では、閉塞部105の厚さが最も薄い部分は、中心軸acに対応する位置にある。そのため、daは、中心軸acにおける閉塞部105の厚さともいえる。da1は、第1面110の面内方向において中心軸acからdc1の距離だけ離れた位置における閉塞部105の厚さである。da2は、第1面110の面内方向において中心軸acからdc2の距離だけ離れた位置における閉塞部105の厚さである。dbは、貫通孔15の内部において貫通電極100が最も薄い部分の厚さに対応する。すなわち、dbは、貫通部103において最も薄い部分の厚さに対応する。
第1面110に垂直な方向における、貫通部103の最も薄い部分の位置は、限定されない。例えば、貫通部103の最も薄い部分は、極小部15mに位置していてもよく、極小部15mよりも第1面110側に位置していてもよく、極小部15mよりも第2面120側に位置していてもよい。
閉塞部105の構造は、以下の関係性R1~R3を有するように決められている。
R1:da<dc<da+db×2
R2:閉塞部105は、閉塞部105の厚さが中心軸acから離れるほど徐々に厚くなる部分を含むこと
(この例ではda<da1<da2であり、厚さの変化が連続的である)
R3:中心軸acを含む断面で見た場合に、表面Bsのうち閉塞部105が最も薄い部分は他の部分よりも大きい曲率を有すること
図3の例ではda<da1<da2であるので、関係性R2に規定する厚さの変化が連続的に生じている。関係性R3は、「中心軸acを含む断面で見た場合に、表面Bsは、閉塞部105の最も薄い部分において最大の曲率を有すること」に言い換えることができる。
ここで、貫通電極100をコンフォーマル型の電極とすること、すなわち、貫通孔15の内部に空間18が配置されるように貫通電極100を形成することによって、製造コストを低減したり、応力を低減したりすることができる。さらに、貫通電極100が閉塞部105を有することで、貫通孔15と重畳した位置において、貫通電極100の表面Tsと配線層720と電気的に接続することができる。
閉塞部105の構造は、図3に示す例では、関係性R1~R3の全ての条件を満たしているが、いずれか1つの条件のみを満たす構造でもよいし、2つの条件の組み合わせを満たす(3つのうちいずれかの条件を満たさない)構造であってもよい。また、関係性R2において、中心軸ac、位置P1、位置P2の順に至る厚さの変化が、全域において連続的である場合に限らず、その一部が連続的であればよい。関係性R1~R3の少なくとも1つの条件を満たすことによって、閉塞部105は、表面Ts側から貫通孔15の内部に向けた力に対して、強い保持力を有することができる。この例では、貫通孔15が極小部15mを含む構成であるため、閉塞部105は、表面Ts側から貫通孔15の内部に向けた力に対してさらに強い保持力を有している。したがって、表面Tsと配線層720との接続において、高い安定性が得られる。特に、閉塞部105の表面Bsが略アーチ型の構造を有することによって、さらに強い保持力を持つことができる。
関係性R1~R3について詳細に説明する。
関係性R1における「da<dc」について説明する。
配線積層体70、プリント配線板91、電子デバイス92などを貫通電極基板10の貫通電極100に接続する工程においては、貫通電極基板10が加熱される。貫通電極基板10が加熱されると、貫通電極100が熱膨張する。貫通電極100の熱膨張係数が基板11の熱膨張係数と異なる場合、熱膨張に起因する内部応力が貫通電極100に生じる。内部応力が大きいほど、クラック、剥がれなどの不良が生じやすくなる。クラックは、例えば基板11に生じる。剥がれは、例えば閉塞部105と基板11との間で生じる。
「da<dc」が満たされることにより、貫通電極100の閉塞部105に生じる内部応力を表面Tsで緩和させやすくなる。これにより、クラック、剥がれなどの不良を抑制できる。このため、閉塞部105は、表面Ts側から貫通孔15の内部に向かう力に耐えることができる。
関係性R1における「dc<da+db×2」について説明する。
貫通電極100の貫通部103の熱膨張係数が基板11の熱膨張係数と異なる場合、熱膨張に起因する内部応力が貫通部103に生じる。貫通部103の厚みが小さいほど、内部応力に起因して貫通部103が貫通孔15の内側面から剥がれやすい。
「dc<da+db×2」が満たされるように貫通部103の最も薄い部分の厚さを設定することにより、貫通部103が貫通孔15の内側面から剥がれることを抑制できる。
関係性R1におけるdc、da、dbの値としては、複数の貫通孔15及び貫通電極100におけるdc、da、dbの測定値の平均値を用いる。例えば、50個以上の貫通孔15及び貫通電極100におけるdc、da、dbの測定値の平均値を用いる。
dc、da、dbの測定の測定方法を説明する。まず、図44Aに示すように、幅Wを有する貫通電極基板10のサンプルを準備する準備工程を実施する。サンプルの幅Wは、例えば500μm以上1mm以下である。サンプルは、幅方向に並ぶ複数の、例えば5個以上の貫通孔15を含む。
続いて、図44Aに示す切断線E1-E1に沿って、イオンポリッシングによってサンプルを切断する切断工程を実施する。切断工程においては、幅方向に並ぶ全ての貫通孔15を切断線E1-E1が通るようにサンプルを切断する。好ましくは、切断線E1-E1は、幅方向における中央に位置する貫通孔15の中心を通る。図44Bは、図44Aの貫通電極基板を線E1-E1に沿って切断した場合の断面図である。
続いて、最大の径dcを有する貫通孔15を選択する選択工程を実施する。図44Bに示す例においては、幅方向における中央に位置する貫通孔15が最大の径dcを有する。続いて、最大の径dcを有する貫通孔15に設けられている貫通電極100のda及びdbを測定する測定工程を実施する。このようにして、1個の貫通孔15及び貫通電極100におけるdc、da、dbの測定値を得ることができる。準備工程、切断工程、選択工程及び測定工程を50回実施することにより、50個以上の貫通孔15及び貫通電極100におけるdc、da、dbの測定値を得ることができる。dc、da、dbなどの寸法を測定する測定器としては、JEOL社製の走査電子顕微鏡(SEM)を用いることができる。
図45Aは、貫通電極基板のサンプルの他の例を示す平面図である。図45Aに示すように、切断工程においては、切断線E2-E2が、幅方向における中央に位置する貫通孔15の中心を通らないことがある。この場合、図45Bに示すように、断面図に現れる複数の貫通孔15の径dcが互いに異なる。図45Bは、図45Aの貫通電極基板を線E2-E2に沿って切断した場合の断面図である。
図45Bに示す例においても、図44Bに示す例の場合と同様に、最大の径dcを有する貫通孔15を選択する選択工程を実施する。図45Bに示す例においては、図において右から2つ目の貫通孔15が最大の径dcを有する。続いて、最大の径dcを有する貫通孔15に設けられている貫通電極100のda及びdbを測定する測定工程を実施する。
上述の測定方法によれば、切断工程においてサンプルの切断線が理想からずれた場合であっても、測定対象の貫通孔15を適切に選択できる。このため、dc、da、dbの測定値がばらつくことを抑制できる。
関係性R2について説明する。
関係性R2を満たす閉塞部105においては、貫通孔15の内部側の表面Bsが、中心軸acから離れるほど第2面120側に向かう部分を含む。このため、閉塞部105の表面Bsがアーチ型の構造を有することができる。この場合、表面Ts側から貫通孔15の内部に向かう力を閉塞部105が受けると、表面Bsには圧縮力が生じる。このため、閉塞部105は、表面Ts側から貫通孔15の内部に向かう力に耐えることができる。
関係性R3について説明する。
閉塞部105の表面Bsがアーチ型の構造を有する場合、表面Bsの曲率が大きいほど、閉塞部105の内部に生じる力を分散させることができる。閉塞部105の内部に生じる力は、中心軸acに近いほど大きくなりやすい。
関係性R3を満たす閉塞部105において、表面Bsは、閉塞部105の最も薄い部分において最大の曲率を有する。閉塞部105の最も薄い部分は、中心軸acに重なるか、中心軸acに近接している。関係性R3を満たすことによって、閉塞部105の最も薄い部分に生じる力を周囲に分散させやすくなる。これにより、閉塞部105の最も薄い部分にクラックなどの不良が生じることを抑制できる。
図3に示すように、貫通部103の最も薄い部分の厚さdbは、閉塞部105の最も薄い部分の厚さdaよりも小さい。db/daは、例えば1/4以下であり、1/5以下であってもよい。db/daは、例えば1/10以上であり、1/9以上であってもよい。
[4.貫通電極基板の製造方法]
続いて、上述した貫通電極基板10の製造方法について図4から図11を用いて説明する。
図4~図11は、本開示の第1実施形態における貫通電極基板の製造方法を説明する図である。まず、図4に示すように、ガラス基板11を準備し、ガラス基板11に貫通孔15を形成する。ガラス基板11などの基板の厚さは、例えば100μm以上であり、200μm以上であってもよい。基板の厚さは、例えば1mm以下であり、500μm以下であってもよい。ガラス基板11の厚さは、この例では、400μmである。ガラス基板11の代わりに、石英基板、シリコンウェハ、セラミックなど他の無機材料で形成された基板が用いられてもよいし、樹脂基板などの有機材料で形成された基板が用いられてもよい。シリコンウェハ等、導電性を有する基板を用いる場合には、貫通孔15が形成された状態において、貫通孔15の内側面を含めた基板表面が絶縁体で覆われる。
貫通孔15は、ガラス基板11に対して所定の条件でレーザを照射した後に、所定のエッチング液によりエッチング処理を施すことによって、第1面110と第2面120との間を貫通するように形成される。貫通孔15の径の最大値は、例えば25μm以上50μm以下である。一方、この例では、ガラス基板11の略中心部分において貫通孔15の径が極小値を有する。極小値は、例えば10μm以上30μm以下である。貫通孔15の径の極小値は、貫通孔15の径の最大値の40%以上60%以下であってもよい。
続いて、図5に示すように、貫通孔15が形成されたガラス基板11の第1面110、第2面120および貫通孔15の内側面に対して、第1金属層100aを形成する。第1金属層100aは、後述する第2金属層100bを電解めっき処理によって形成する工程において、シード層として機能する。この例では、第1金属層100aは、無電解めっき処理によって形成されたCuである。第1金属層100aは、0.1μm以上3μm以下の厚さになるように堆積されることが望ましく、この例では0.3μmの厚さで堆積される。なお、第1金属層100aは、電解めっき処理のシード層として機能する金属であればよく、例えば、Ti、Ni、Cr、Ti、W等を含む金属であってもよいし、異なる金属を積層したものであってもよい。また、シード層の形成方法は、無電解めっき処理を用いるものに限らず、スパッタリング法を用いるものであってもよい。図示はしないが、第1金属層100aの形成の前に、ガラス基板11の第1面110、第2面120および貫通孔15の内側面に密着層を形成してもよい。ガラス基板11に対する密着層の密着性は、ガラス基板11に対する第1金属層100aの密着性よりも高い。密着層を構成する材料の例は、酸化亜鉛等の金属酸化物である。
続いて、図6に示すように、第1金属層100aのうち、ガラス基板11の第2面120側の所定領域にレジストマスクRMを形成する。続いて、電解めっき処理によって、レジストマスクRMが形成された領域以外、すなわち第1金属層100aが露出された領域に第2金属層100bを成長させる電解めっき工程を実施する。電解めっき工程は、第1条件で第2金属層100bを形成する第1電解めっき工程、および、第1条件から変更された第2条件で第2金属層100bを形成する第2電解めっき工程を含む。
図7は、第1電解めっき工程を示す図である。第1条件は、第1面110側における第2金属層100bの成長速度と第2面120側における第2金属層100bの成長速度とがほぼ同じになるように設定されている。
図8は、第2電解めっき工程を示す図である。第2条件は、第1面110側における第2金属層100bの成長速度が、第2面120側における第2金属層100bの成長速度よりも大きくなるように設定されている。例えば、第2面120側よりも第1面110側の方において、めっき液が濃くなる環境において電解めっき処理が実施されればよい。第2面120側よりも第1面110側の方において、貫通孔15に供給される電流が大きくなる環境において電解めっき処理が実施されてもよい。
このような処理によって、貫通孔15のうち第1面110側の領域CAが第2金属層100bによって塞がれる。一方、領域CA以外の貫通孔15の領域には、第2金属層100bに囲まれた空間18が形成される。貫通孔15の極小部15mとなる部分において、空間18の径が、極小部15mにおける径dcmの10%以上50%以下であることが好ましい。すなわち、極小部15mにおける第1金属層100aおよび第2金属層100bの合計の厚さdeが、径dcmの25%以上45%以下であることが好ましい。この例では、この厚さdeが貫通孔15の径の最小値dcmに対して略30%の厚さになるように第1金属層100aおよび第2金属層100bが形成される。この空間18とガラス基板11の第2面120側の空間とは、開口180を介して接続されている。第2金属層100bは例えばCuである。なお、第2金属層100bは、Au、Ag、Pt、Al、Ni、Cr、Sn等を含む金属であってもよい。
閉塞部105によって貫通孔15が塞がれるまでは、貫通孔15が貫通した状態を維持しているため、貫通孔15においてめっき液を通過させることも可能である。この製造方法によれば、閉塞部105を最後に形成するため、第2金属層100bを安定して形成することもできる。
図30A~図30Dを参照して、第1電解めっき工程および第2電解めっき工程の一例を詳細に説明する。
第1電解めっき工程において用いられるめっき液は、例えば、硫酸銅五水和物及び硫酸を含む。硫酸銅五水和物は、分子式CuSO・5HOで表される。硫酸は、分子式HSOで表される。めっき液における硫酸銅五水和物の重量%を、第1比率L1とも称する。めっき液における硫酸の重量%を、第2比率L2とも称する。第1電解めっき工程のめっき液においては、第2比率L2が第1比率L1よりも大きいことが好ましい。これにより、ガラス基板11の第1面110または第2面120におけるめっき液のCu濃度と、貫通孔15の内部におけるめっき液のCu濃度との差を低減できる。
図30Aは、第1電解めっき工程の一例を示す図である。図30Aに示すように、ガラス基板11の第1面110側及び第2面120側から貫通孔15に電流を供給してもよい。第1面110側から貫通孔15に供給される電流を、第1電流i1とも称する。第2面120側から貫通孔15に供給される電流を、第2電流i2とも称する。第1電解めっき工程においては、第1電流i1と第2電流i2との差が小さいことが好ましい。例えば、第1電流i1は、第2電流i2の0.8倍以上1.2倍以下である。これにより、第1面110、第2面120及び貫通孔15の内部において、第2金属層100bの成長速度に差が生じることを抑制できる。
第2電解めっき工程において用いられるめっき液は、第1電解めっき工程の場合と同様に、硫酸銅五水和物及び硫酸を含んでいてもよい。第2電解めっき工程のめっき液においては、第1比率L1が第2比率L2よりも大きいことが好ましい。これにより、ガラス基板11の第1面110または第2面120におけるめっき液のCu濃度を、貫通孔15の内部におけるめっき液のCu濃度よりも高くできる。
図30B~図30Dは、第2電解めっき工程の一例を示す図である。図30Bに示すように、第2電解めっき工程においては、第1電流i1が第2電流i2よりも大きいことが好ましい。例えば、第1電流i1は、第2電流i2の1.5倍よりも大きい。これにより、第1面110における第2金属層100bの成長速度を、第2面120に第2金属層100bの成長速度よりも大きくできる。第1電流i1は、第2電流i2の2.0倍以上であってもよく、3.0倍以上であってもよく、5.0倍以上であってもよい。第1電流i1は、第2電流i2の5.0倍以下であってもよい。
第1面110側の貫通孔15の端部のことを第1端16とも称し、第2面120側の貫通孔15の端部のことを第2端17とも称する。めっき液における第1比率L1が第2比率L2よりも大きいこと、または、第1電流i1が第2電流i2よりも大きいことにより、図30Cに示すように、第1端16における第2金属層100bの成長速度を、第2端17に第2金属層100bの成長速度よりも大きくできる。例えば、第2金属層100bの断面は、図30Cに示すように、第1端16を中心とした円の形状を部分的に有することができる。
第1電流i1が第2電流i2よりも大きい場合、貫通孔15の内側面に位置する第2金属層100bの成長速度は、第1面110に近いほど大きくなる。このため、図30Cに示すように、貫通孔15の内側面に位置する第2金属層100bの厚みは、第2面120側に向かうほど小さくなる。この結果、第1端16の周囲に形成される第2金属層100bの、貫通孔15の内部側の表面Bsは、中心軸acから離れるほど第2面120側に向かっている。
貫通孔15の第1端16の各位置の周囲で成長した第2金属層100bが合流することにより、図30Dに示すように、第1面110側において第2金属層100bが貫通孔15を閉塞できる。このようにして、第2金属層100bを含む閉塞部105が得られる。
貫通孔15の内側面に位置する第2金属層100bの成長速度は、内側面から遠くなるほど小さくなる。このため、中心軸acに重なる閉塞部105の部分の表面Bsの曲率が最大になりやすい。
閉塞部105の表面Bsの位置及び形状は、第1電流i1および第2電流i2を調整することにより変更できる。もしくは、閉塞部105の表面Bsの位置及び形状は、第1比率L1および第2比率L2を調整することにより変更できる。図31は、第2電流i2に対する第1電流i1の比率を図30B~図30Dの例よりも大きくした場合に得られる閉塞部105を示す断面図である。図31に示すように、第1電流i1と第2電流i2との差を大きくすることにより、閉塞部105の表面Bsの位置を第2面120側に変化させることができる。また、第1電流i1と第2電流i2との差を大きくすることにより、閉塞部105の最も薄い部分における表面Bsの曲率半径を小さくできる。
続いて、図9に示すように、レジストマスクRMを除去する。続いて、図10に示すように、ガラス基板11の第1面110側の第1金属層100aおよび第2金属層100bを、例えばCMP(Chemical Mechanical Polishing)処理によって除去し、第1面110を露出させる。なお、第1金属層100aと第2金属層100bとの除去は、ウェットエッチング処理、フライカッターによる研削処理、物理的な機械研磨などその他の処理が用いられてもよい。図10の処理は、図9の処理よりも前に実施されてもよい。
そして、図11に示すように、ガラス基板11の第2面120側において、第2金属層100bをマスクとして第1金属層100aを除去する。このようにして、ガラス基板11から、貫通電極100が配置された貫通電極基板10が製造される。図11の処理は、図10の処理よりも前に実施されてもよい。なお、図2においては、第1金属層100aと第2金属層100bとをまとめた導電体として貫通電極100を示している。
[実施例]
図12は、貫通電極の断面の電子顕微鏡写真である。図12に示す電子顕微鏡写真は、上述した貫通電極基板10の製造方法によって製造された貫通電極100の断面である。この断面は、貫通孔15の中心軸を含むように切断した面ある。図12に示すように、貫通電極100において閉塞部105を有する構造が実現可能である。
<第2実施形態>
第2実施形態における貫通電極は、上述した第1実施形態とは異なる方法で製造される。
図13~図15は、本開示の第2実施形態における貫通電極基板の製造方法を説明する図である。第2実施形態では、図13に示すように、第1実施形態における図5のように第1金属層100aを形成した後、図6に示すレジストマスクRMを形成せずに、図7および図8に示す第2金属層100bを形成する。この状態において、図14に示すように、ガラス基板11の第1面110側および第2面120側の両面において、第1金属層100aおよび第2金属層100bをCMP処理によって除去し、ガラス基板11の両面を露出させる。
続いて、図15に示すように、第2面120側において、シード層となる第3金属層100cをスパッタリング法により形成する。続いて、第3金属層100cの一部の領域の上にレジストマスクRMを形成する。図15においては、第2面120上にのみ第3金属層100cが形成されている。図示はしないが、貫通孔15の内部の第2金属層100b上に第3金属層100cの一部が形成されてもよい。その後、電解めっき処理により第3金属層100c上に金属層を成長させる。その後、レジストマスクRMを除去し、不要な金属層を除去する。これによって、図2と同様な構造の貫通電極100が得られる。第2面120側の部分、すなわち、第3金属層100c上に金属層が成長しやすい条件(第2金属層100bを成長させるときとは異なる条件)で電解めっき処理を行うことで、第2面120上の金属層からなるパッド部102の厚さを、貫通部103の厚さよりも厚くすることもできる。不要な金属層とは、レジストマスクRMに覆われていた部分の第3金属層100cを示している。電解めっき処理の条件によっては、貫通孔15の領域から第1面110側にも金属層が形成される場合がある。この場合には、第1面110側の金属層も除去されてもよい。
<第3実施形態>
第3実施形態における貫通電極は、上述した第1実施形態とは異なる方法で製造される。
図16~図18は、本開示の第3実施形態における貫通電極基板の製造方法を説明する図である。第3実施形態では、第1実施形態における図7のようにレジストマスクRMを形成するときに、さらに第1面110側にも貫通孔15から離れた部分の第1金属層100aを覆うレジストマスクRMを形成する。その後に、図16に示すように、第1条件の電解めっき処理により第2金属層100bを成長させる。その後、図17に示すように、第2条件の電解めっき処理によってさらに第2金属層100bを成長させる。これによって貫通孔15の領域CAが第2金属層100bによって塞がれる。第1面110側にレジストマスクRMを形成することにより、第1面110側において第2金属層100bが成長する領域を制限できる。このため、より短い時間で第2金属層100bが成長する。したがって、効率的な電解めっき処理が実現される。その後、図18に示すように、レジストマスクRMを除去する。その後、貫通孔15から第1面110側に突出している第1金属層100aと第2金属層100bとをCMP処理等により除去する。これによって、図2と同様な構造の貫通電極100が得られる。
<第4実施形態>
上述した第1実施形態おける貫通孔15は、第1面110と第2面120との間に位置し、貫通孔15の径が最小になる極小部15mを有している。第4実施形態では、第1実施形態における貫通孔15とは異なる形状を有する貫通孔15Aがガラス基板11に形成されている。具体的には、第4実施形態における貫通孔15Aは、この極小部15mを有しない。
図19は、本開示の第4実施形態における貫通電極の断面構造を説明する図である。ガラス基板11には、貫通孔15Aが形成されている。貫通孔15Aは、第1面110側から第2面120側に向かって径が大きくなる形状を有している。貫通孔15Aは、例えば、ガラス基板11の第2面120側からサンドブラスト処理を実施することによって形成される。貫通孔15Aは、ガラス基板11に対して所定の条件でレーザを照射した後に、所定のエッチング液によりエッチング処理を施すことによって形成されてもよい。貫通電極100Aは、パッド部102A、貫通部103Aおよび閉塞部105Aを含む。閉塞部105Aは、貫通孔15Aの第1面110側、すなわち貫通孔15の径が小さい側を塞ぐように配置されている。貫通孔15Aの内部において貫通電極100Aに囲まれた空間18Aが、開口180Aを介してガラス基板11の第2面120側の空間と接続するように配置されている。なお、図19および図20においても、図2と同様に、第1金属層100aと第2金属層100bとをまとめた導電体として貫通電極100を示している。
図20は、本開示の第4実施形態における貫通電極の第1面側の構造(閉塞部)を説明する図である。閉塞部105Aの構造についても、第1実施形態における閉塞部105の構造と同様である。図20に示すように各部を定義すると、閉塞部105Aの構造も、関係性R1~R3の少なくとも1つの条件を満たしている。図20に示す例では、閉塞部105Aの構造は、関係性R1~R3の全ての条件を満たしている。貫通孔の形状の違いにより、daからda1、da2へと増加する割合が、閉塞部105よりも閉塞部105Aの方が少ないが、閉塞部105Aにおいても、表面Ts側から貫通孔15の内部に向けた力に対して、強い保持力を有することができる。
<第5実施形態>
第5実施形態では、第1実施形態における貫通孔15に形成された空間18に充填体を配置した貫通電極100Bについて説明する。
図21は、本開示の第5実施形態における貫通電極の断面構造を説明する図である。まず、第1実施形態における図11に示す状態のガラス基板11及び貫通電極100を準備する。続いて、図21に示すように、開口180から空間18に対して充填体109を配置する。充填体109は、流体として開口180から空間18に流入され、その後に固化されることによって形成される。この例では、充填体109は、絶縁性の材料で形成されてもよいし、金属ペースト等の導電性の材料で形成されてもよい。絶縁性を有する材料の例は、有機樹脂、無機化合物等である。有機樹脂の例はポリイミド、アクリル等である。無機化合物の例は、ケイ素酸化物等である。充填体109は、有機樹脂及び無機化合物の両方を含んでいてもよい。金属ペーストの例は、Cu、Ni、Ag、Au等を含むペーストである。充填体109を形成するために開口180から空間18に流入される材料は、感光性を有していてもよく、有していなくてもよい。充填体109を上記材料で形成することによって、電解めっき処理により第2金属層100bで空間18を充填する場合よりも、製造コストを低減したり、貫通電極起因の応力を低減したりすることができる。図示はしないが、貫通電極基板10の信頼性が維持される限りにおいて、充填体109の内部又は充填体109と基板11との間にボイド等の空間が存在していてもよい。
図21に示す例では、充填体109の表面Fsは、第2面120側の第2金属層100bと同一の面となるように位置している。図示はしないが、表面Fsは、第2金属層100bと同一の面とならないように位置してもよい。すなわち、表面Fsは、第2面120と同一の面を形成するように位置してもよいし、貫通孔15の内部に位置してもよいし、第2金属層100bよりも突出して位置してもよい。
<第6実施形態>
第5実施形態における充填体109が導電体である場合においては、第2面120側においても、貫通孔15と重畳する位置において貫通電極100Bと配線層とを接続することもできる。第6実施形態においては、充填体109が導電性を有する材料で形成されている場合の、貫通電極100Cの例について説明する。
図22は、本開示の第6実施形態における貫通電極の断面構造を説明する図である。図22に示す貫通電極100Cは、第2実施形態における図14に示す状態の貫通電極の内部に配置された充填体109をさらに含んでいる。充填体109は導電体である。貫通電極100Cは、第1面110側において貫通孔15から露出する第2金属層100bを含む閉塞部105と、第2面120側において貫通孔15から露出する充填体109Cと、を含む。一方、貫通孔15以外の部分においては、ガラス基板11の第1面110および第2面120が露出している。
図23は、本開示の第6実施形態における配線基板の断面構造を説明する図である。図23に示す配線基板80Cは、第1実施形態1における配線基板80に加えて、ガラス基板11の第2面120側に配置された配線積層体70Cをさらに有する。配線積層体70Cにおける配線層720Cは、貫通電極100Cにおける充填体109Cに接続されている。図23における配線層720Cは、充填体109の表面Fsと接触する。この例では、充填体109の表面Fsと配線層720Cとが接触する接触領域は、第2面120に垂直な方向に沿って見た場合に、図23に示すように、貫通孔15の第2面120における外縁に囲まれている。図示はしないが、接触領域は、貫通孔15と重畳しつつも貫通孔15の外縁に囲まれていなくてもよい。この接触領域は、層間絶縁層710Cに形成される開口によって規定される。開口には、充填体109Cに接続される配線層720Cが配置されている。図では省略されているが、ガラス基板11とは反対側に位置する配線積層体70Cの面に、バンプと接続されるパッドが形成されてもよい。
<第7実施形態>
第7実施形態においては、第6実施形態における貫通電極100Cの構造を、図19に示す第4実施形態における貫通電極100Aに適用した場合の例について説明する。
図24は、本開示の第7実施形態における貫通電極の断面構造を説明する図である。図24に示す貫通電極100Dは、下記の点を除いて、第4実施形態における図19に示す貫通電極100Aと同一である。
・パッド部102Aが設けられていない。
・貫通電極の内部に充填体109が配置されている。
図24に示す貫通電極100Dは、第1面110側において貫通孔15Aから露出する第2金属層100bを含む閉塞部105Aに対応と、第2面120側において貫通孔15Aから露出する充填体109Dと、を含む。一方、貫通孔15A以外の部分においては、ガラス基板11の第1面110および第2面120が露出している。このような構造により、第6実施形態の場合と同様に、パッド部102Aを用いなくても充填体109Dに配線層を接続することができる。
<第8実施形態>
第8実施形態においては、関係性R1(da<dc<da+db×2)を実現する貫通電極を製造する別の方法について説明する。
図25~図28は、本開示の第8実施形態における貫通電極基板の製造方法を説明する図である。まず、ガラス基板11に対して第2面120側からサンドブラスト等によって孔を形成する。または、ガラス基板11に対して所定の条件でレーザを照射した後に、所定のエッチング液によりエッチング処理を施すことによって、孔を形成してもよい。図25に示すように、第1面110側まで貫通しない孔150Eが形成される。孔150Eは、第1面110側に位置する底部を有する。このような孔のことを有底孔とも称する。続いて、図26に示すように、第2面120側からスパッタ法によりシード層となる第1金属層100aを形成し、レジストマスクRMを形成し、電解めっき処理によって第2金属層100bを形成する。ここでの電解めっき処理は、ガラス基板11の表面側の成長速度が相対的に遅くなる条件を用いる。例えば、添加剤が混入されためっき液を用いる。これによって、第2金属層100bにおける有底孔150Eの底部側の部分BPは、第2金属層100bの他の部分に比べて厚くなる。また、有底孔150Eの内部には、第2金属層100bに囲まれた空間18Eが、開口180Eを介してガラス基板11の第2面120側の空間と接続するように配置されている。
続いて、レジストマスクRMを除去する。続いて、図27に示すように、レジストマスクRMが配置されていた部分の第1金属層100aを除去する。その後、図28に示すように、ガラス基板11の第1面110側をCMP処理等によってエッチングし、第1面110側に第2金属層100bを露出させる。これによって有底孔150Eの底部が除去されて貫通孔15Eが形成される。なお、第1金属層100aを残すようにエッチングすることによって、第1金属層100aが第1面110側に露出されるようにしてもよい。
これによって、図19に示す第4実施形態の貫通電極100Aと類似した構造を有する貫通電極100Eが形成される。図28において、関係性R1を規定する各パラメータを示した。ここでは、daは、中心軸acにおける厚さとして示している。貫通電極100Aにおいては、関係性R1、R2、R3の全てを満たす構造であったが、貫通電極100Eにおいては、関係性R1のみを満たす構造である。
<第9実施形態>
上述した電子ユニット1000は、例えば、携帯端末(携帯電話、スマートフォンおよびノート型パーソナルコンピュータ等)、情報処理装置(デスクトップ型パーソナルコンピュータ、サーバ、カーナビゲーション等)、家電等、様々な電気機器に搭載される。
図29は、本開示の第1実施形態における電子ユニットを含む電子機器を説明する図である。電子ユニット1000は、例えば、携帯端末(携帯電話、スマートフォンおよびノート型パーソナルコンピュータ等)、情報処理装置(デスクトップ型パーソナルコンピュータ、サーバ、カーナビゲーション等)、家電等、様々な電気機器に搭載される。電子ユニット1000が搭載された電気機器の例として、スマートフォン500およびノート型パーソナルコンピュータ600を示した。これらの電気機器は、アプリケーションプログラムを実行して各種機能を実現するCPU等で構成される制御部1100を有する。各種機能には、電子ユニット1000からの出力信号を用いる機能が含まれる。なお、電子ユニット1000が制御部1100の機能を有していてもよい。
<第10実施形態>
第10実施形態では、図32を参照して、貫通電極100の閉塞部105の最も薄い部分の表面Bsの曲率半径raについて説明する。曲率半径raは、閉塞部105の最も薄い部分の表面Bsの曲率の逆数である。
曲率半径raは、第1面110における貫通孔15の半径rbに対する比率として規定されてもよい。ra/rbは、好ましくは0.2以上である。これにより、閉塞部105が押圧された場合に、閉塞部105の最も薄い部分の表面Bsに生じる圧縮力が過剰に大きくなることを抑制できる。このため、閉塞部105の最も薄い部分にクラックなどの不良が生じることを抑制できる。ra/rbは、0.4以上であってもよく、0.6以上であってもよい。
一方、ra/rbが大きすぎると、閉塞部105が押圧された場合に閉塞部105に生じる圧縮力を周囲に適切に分散させることができないことに起因して、閉塞部105の破壊が生じることが考えられる。この点を考慮すると、ra/rbは、好ましくは1.5以下である。ra/rbは、1.3以下であってもよく、1.1以下であってもよい。
閉塞部105の最も薄い部分の厚さdaを適切に設定することも、クラックなどの不良を抑制する手段として有効である。厚さdaは、好ましくは10μm以上である。これにより、閉塞部105の最も薄い部分の機械的な強度を確保することができる。厚さdaは、20μm以上であってもよく、30μm以上であってもよい。一方、厚さdaが過剰に大きいと、閉塞部105に生じる内部応力が表面Tsで緩和されにくくなる。この場合、閉塞部105の破壊、基板11のクラック等が生じることが考えられる。この点を考慮し、厚さdaは、好ましくは100μm以下である。厚さdaは、80μm以下であってもよく、60μm以下であってもよい。
<第11実施形態>
第11実施形態では、貫通電極基板10の貫通電極100と電子デバイス92とを電気的に接続する例について、図33~図35を参照して説明する。具体的には、貫通電極基板10に向かう圧力を電子デバイス92に加えた状態で電子デバイス92を加熱することによって、貫通電極100と電子デバイス92の電極とを電気的に接続する方法を説明する。この方法は、TCB(Thermal Compression Bonding)とも称される。
電子デバイス92は、図33に示すように、第1面925及び第2面926と、第1面925上に位置する電極922と、を含む。電極922は、パッドを含んでいてもよい。電極922は、パッドと、パッド上に位置するピラーと、を含んでいてもよい。ピラーを含む電極922の構造は、電極922のピッチPが小さい場合に特に採用される。ピッチPは、例えば100μm以下である。電極922上にはバンプ892が設けられていてもよい。
まず、図33に示すように、電子デバイス92の第2面926にボンディングヘッド200を取り付ける。続いて、図34に示すように、ボンディングヘッド200を貫通電極基板10に向けて移動させることによって、バンプ892を貫通電極100の閉塞部105に接触させる。また、ボンディングヘッド200を用いて電子デバイス92を加熱する。これにより、貫通電極基板10に向かう圧力を電子デバイス92に加えた状態で電子デバイス92を加熱する加熱押圧工程を実施することができる。その後、貫通電極基板10に向かう圧力をゼロまたは約ゼロにした状態で、ボンディングヘッド200の温度を一定に保持する。これにより、図35に示すように、バンプ892を介して電極922を閉塞部105に接続できる。
加熱押圧工程によって電極922を閉塞部105に接続するためには、1つの電極922に加わる力が閾値以上であることが好ましい。閾値は、例えば0.001kgfであり、0.006kgfであってもよく、0.1kgfであってもよい。この場合、閉塞部105は、閾値以上の力に耐えることが求められる。
本願の貫通電極基板10においては、上述の関係性R1~R3の少なくとも1つが満たされている。これにより、閉塞部105は、閾値以上の力に耐えることができる。
<第12実施形態>
第12実施形態では、貫通電極基板10の閉塞部105と電子デバイス92の電極922とを電気的に接続するための構造の一例を説明する。
図36に示すように、電子デバイス92の電極922上に拡散防止膜94が設けられていてもよい。拡散防止膜94は、例えば、電極922上に位置するニッケル層と、ニッケル層上に位置するゴールド層と、を含む。拡散防止膜94は、無電解めっきまたは電解めっきによって形成されてもよい。
図36に示すように、貫通電極基板10の閉塞部105上に拡散防止膜106が設けられていてもよい。拡散防止膜106は、拡散防止膜94と同様に、閉塞部105上に位置するニッケル層と、ニッケル層上に位置するゴールド層と、を含んでいてもよい。
<第13実施形態>
第13実施形態では、貫通電極基板10の閉塞部105と電子デバイス92の電極922とを電気的に接続するための構造の一例を説明する。
図37に示すように、貫通電極基板10の閉塞部105上に電極107が設けられていてもよい。電極107は、パッドを含んでいてもよい。電極107は、パッドと、パッド上に位置するピラーと、を含んでいてもよい。
図36の例と同様に、電極107上に拡散防止膜106が設けられていてもよい。図示はしないが、拡散防止膜106が設けられていなくてもよい。また、図36の例と同様に、電極922上に拡散防止膜94が設けられていてもよい。図示はしないが、拡散防止膜94が設けられていなくてもよい。
<第14実施形態>
第14実施形態では、貫通電極基板10の閉塞部105と電子デバイス92の電極922とを電気的に接続するための構造の一例を説明する。図38に示すように、電子デバイス92の電極922を貫通電極基板10の閉塞部105に、バンプを用いずに接続してもよい。電極922及び閉塞部105の両方が銅を含んでいてもよい。この場合、Cu-Cu接合を利用して電極922を閉塞部105に接続することができる。
<第15実施形態>
第15実施形態では、貫通電極基板10の閉塞部105と電子デバイス92の電極922とを電気的に接続するための構造の一例を説明する。図39に示すように、電子デバイス92の電極922を貫通電極基板10の閉塞部105上の電極107に、バンプを用いずに接続してもよい。電極922及び電極107の両方が銅を含んでいてもよい。この場合、Cu-Cu接合を利用して電極922を電極107に接続することができる。
<第16実施形態>
第16実施形態では、貫通電極基板10の閉塞部105に接続される配線層720の断面構造の一例を、図40A及び図40Bを参照して説明する。図40Aは、配線層を示す断面図である。図40Bは、配線層を示す平面図である。図40Aは、図40Bの配線層のA-A線に沿った断面図である。
図40A及び図40Bに示すように、配線層720と閉塞部105とが接触する接触領域は、複数の領域を含んでいてもよい。例えば、配線層720は、貫通電極基板10の第1面110の面内方向に延びる配線722と、配線722を閉塞部105に接続する複数の接続層721と、を含んでいてもよい。図40Bに示すように、第1面110に垂直な方向に沿って見た場合に、複数の接続層721は、第1面110における貫通孔15の外縁に囲まれていてもよい。
<第17実施形態>
第17実施形態では、貫通電極基板10の閉塞部105に接続される配線層720の断面構造の一例を、図41A及び図41Bを参照して説明する。図41Aは、配線層を示す断面図である。図41Bは、配線層を示す平面図である。図41Aは、図41Bの配線層のB-B線に沿った断面図である。
図40A及び図40Bの例と同様に、配線層720と閉塞部105とが接触する接触領域は、複数の領域を含んでいてもよい。例えば、配線層720は、貫通電極基板10の第1面110の面内方向に延びる配線722と、配線722を閉塞部105に接続する複数の接続層721と、を含んでいてもよい。図41Bに示すように、第1面110に垂直な方向に沿って見た場合に、複数の接続層721は、第1面110における貫通孔15の外縁と重畳していてもよい。
<第18実施形態>
第18実施形態では、貫通電極基板10の閉塞部105に接続される配線層720の断面構造の一例を、図42A及び図42Bを参照して説明する。図42Aは、配線層を示す断面図である。図42Bは、配線層を示す平面図である。図42Aは、図42Bの配線層のC-C線に沿った断面図である。
図42A及び図42Bに示すように、第1面110に垂直な方向に沿って見た場合に、配線層720と閉塞部105とが接触する接触領域は、第1面110における貫通孔15の外縁を囲んでいてもよい。例えば、配線層720は、貫通電極基板10の第1面110の面内方向に延びる配線722を含んでいてもよい。配線722は、第1面110における貫通孔15の直径dcよりも大きい幅w1を有していてもよい。
<第19実施形態>
第19実施形態では、貫通電極基板10の閉塞部105に接続される配線層720の断面構造の一例を、図43A及び図43Bを参照して説明する。図43Aは、配線層を示す断面図である。図43Bは、配線層を示す平面図である。図43Aは、図43Bの配線層のD-D線に沿った断面図である。
図43A及び図43Bに示すように、配線層720は、閉塞部105に接続され、第1面110の面内方向に延びる配線722を含んでいてもよい。例えば、配線層720は、閉塞部105に接続され、互いに異なる方向に延びる複数の配線722を含んでいてもよい。
以上、本発明の一実施形態について説明したが、上述した各実施形態は、互いに組み合わせたり、置換したりして適用することが可能である。また、上述した各実施形態では、以下の通り変形して実施することも可能である。例えば、第4実施形態(図19)における貫通電極100Aのように、極小部15mを有しない貫通孔15Aに形成される場合であっても、第1、第2または第3実施形態で説明した方法で製造することができる。
10…貫通電極基板、11…ガラス基板、15,15A,15E…貫通孔、15m…極小部、16…第1端、17…第2端、18,18A,18E…空間、50…配線構造部、70,70C…配線積層体、80,80C…配線基板、91…プリント配線板、92,93…電子デバイス、100,100A,100C,100D,100E…貫通電極、100a…第1金属層、100b…第2金属層、100c…第3金属層、102,102A…パッド部、103,103A…貫通部、105,105A…閉塞部、109,109C,109D…充填体、110,810,910…第1面、120,820,920…第2面、150E…有底孔、180,180A,180E…開口、500…スマートフォン、600…ノート型パーソナルコンピュータ、710…層間絶縁層、720,720C…配線層、811,911,921,922,923…電極、891,892,893…バンプ、1000…電子ユニット、1100…制御部

Claims (22)

  1. 第1面および第2面を有し、当該第1面と当該第2面とを貫通する貫通孔を含む基板と、
    前記貫通孔の内部に配置されている貫通電極と、を備え、
    前記貫通電極は、前記第1面側において当該貫通孔を塞ぐ第1部分と、前記貫通孔の内側面に沿って配置されている第2部分と、を含み、
    前記第1部分において前記第1面に垂直な方向に沿って最も薄い部分は、厚さAを有し、前記第2部分において最も薄い部分は、厚さBを有し、前記貫通孔の前記第1面における径は、長さCを有し、
    A<C<A+B×2の関係が満たされている、貫通電極基板。
  2. 前記第1部分は、前記第1部分の厚さが前記貫通孔の中心軸から離れるほど厚くなる部分を含む、請求項1に記載の貫通電極基板。
  3. 前記貫通孔の中心軸を含む断面で見た場合に、前記貫通孔の内部側に位置する前記第1部分の表面は、前記第1部分の最も薄い部分において最大の曲率を有する、請求項1から請求項のいずれかに記載の貫通電極基板。
  4. 前記第1部分において最も薄い部分は、前記貫通孔の中心軸に対応する位置にある、請求項1から請求項のいずれかに記載の貫通電極基板。
  5. 前記貫通孔は、前記貫通孔の径が極小値となる極小部を有し、
    前記極小部は、前記第1面と前記第2面との間に位置し、
    前記極小部において、前記貫通電極は前記貫通孔を塞いでいない、請求項1から請求項のいずれかに記載の貫通電極基板。
  6. 第1面および第2面を有し、当該第1面と当該第2面とを貫通する貫通孔を含む基板と、
    前記貫通孔の内部に配置されている貫通電極と、を備え、
    前記貫通電極は、前記第1面側において当該貫通孔を塞ぐ第1部分と、前記貫通孔の内側面に沿って配置されている第2部分と、を含み、
    前記第1部分は、前記第1面に垂直な方向に沿った前記第1部分の厚さが前記貫通孔の中心軸から離れるほど厚くなる部分を含み、
    前記貫通孔は、前記貫通孔の径が極小値となる極小部を有し、
    前記極小部は、前記第1面と前記第2面との間に位置し、
    前記極小部において、前記貫通電極は前記貫通孔を塞いでいない、貫通電極基板。
  7. 前記基板の前記第1面側に配置され、前記貫通電極と接触する配線層をさらに備え、
    前記第1面に垂直な方向に沿って見た場合に、前記配線層と前記貫通電極とが接触している接触領域は、前記貫通孔と重畳している、請求項1から請求項6のいずれかに記載の貫通電極基板。
  8. 前記第1面に垂直な方向に沿って見た場合に、前記接触領域は、前記第1面における前記貫通孔の外縁に囲まれている、請求項7に記載の貫通電極基板。
  9. 前記第1面に垂直な方向に沿って見た場合に、前記接触領域は、前記第1面における前記貫通孔の外縁と重畳している、請求項7に記載の貫通電極基板。
  10. 前記接触領域は、複数の領域を含む、請求項7から請求項9のいずれかに記載の貫通電極基板。
  11. 前記第1面側における前記第1部分の表面は、前記貫通孔の内部に位置する、請求項1から請求項10のいずれかに記載の貫通電極基板。
  12. 前記貫通孔の内部において、前記貫通電極の金属層以外の部分に位置する充填体をさらに含む、請求項1から請求項11のいずれかに記載の貫通電極基板。
  13. 前記充填体は、導電性を有する材料を含む、請求項12に記載の貫通電極基板。
  14. 前記基板の前記第2面側に配置され、前記充填体と接触する第2配線層をさらに備え、
    前記第2面に垂直な方向に沿って見た場合に、前記第2配線層と前記充填体とが接触している接触領域は、前記貫通孔の前記第2面における外縁に囲まれている、請求項13に記載の貫通電極基板。
  15. 前記充填体は、絶縁性を有する材料を含む、請求項12に記載の貫通電極基板。
  16. 第1面および第2面を有し、当該第1面と当該第2面とを貫通する貫通孔を含む基板と、
    前記貫通孔の内部に配置されている貫通電極と、を備え、
    前記貫通電極は、前記第1面側において当該貫通孔を塞ぐ第1部分と、前記貫通孔の内側面に沿って配置されている第2部分と、を含み、
    前記第1部分は、前記第1面に垂直な方向に沿った前記第1部分の厚さが前記貫通孔の中心軸から離れるほど厚くなる部分を含み、
    前記貫通孔の内部において、前記貫通電極の金属層以外の部分に位置する充填体をさらに含み、
    前記充填体は、絶縁性を有する材料を含む、貫通電極基板。
  17. 前記貫通孔の中心軸を含む断面で見た場合に、前記貫通孔の内部側に位置する前記第1部分の表面は、前記第1部分の最も薄い部分において曲率半径raを有し、
    前記貫通孔の前記第1面における半径は、長さrbを有し、
    ra/rb≧0.2の関係が満たされている、請求項1から請求項16のいずれかに記載の貫通電極基板。
  18. 請求項1から請求項17のいずれかに記載の貫通電極基板と、
    前記貫通電極基板の前記貫通電極と電気的に接続された電子デバイスと、
    を有する電子ユニット。
  19. 前記電子デバイスは、前記貫通電極と電気的に接続された電極を含み、
    前記電子デバイスの前記電極は、前記貫通電極基板の前記第1面に垂直な方向に沿って見た場合に前記貫通電極と重畳している、請求項18に記載の電子ユニット。
  20. 第1面から第2面を有し、当該第1面と当該第2面とを貫通する貫通孔を含む基板に対し、前記貫通孔の内面に沿ったシード層を形成し、
    第1条件の電解めっき処理により、前記シード層上に前記貫通孔が塞がれない厚さまで電解めっき層を形成し、
    前記第1面側が前記第2面側よりも成長速度が速くなる第2条件の電解めっき処理により、前記電解めっき層をさらに形成して前記貫通孔の前記第1面側を塞ぐことを含む、貫通電極基板の製造方法。
  21. 前記第2面側から前記貫通孔の内部に流体を流入させ、
    前記流体を固化することによって、前記貫通孔の内部において前記電解めっき層以外の部分に充填される充填体を形成する、請求項20に記載の貫通電極基板の製造方法。
  22. 請求項19に記載の電子ユニットの製造方法であって、
    前記貫通電極基板に向かう圧力を前記電子デバイスに加えた状態で前記電子デバイスを加熱することによって、前記貫通電極と前記電極とを電気的に接続する工程を備える、電子ユニットの製造方法。
JP2021514185A 2019-04-15 2020-04-15 貫通電極基板、電子ユニット、貫通電極基板の製造方法および電子ユニットの製造方法 Active JP7457922B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019077292 2019-04-15
JP2019077292 2019-04-15
PCT/JP2020/016515 WO2020213624A1 (ja) 2019-04-15 2020-04-15 貫通電極基板、電子ユニット、貫通電極基板の製造方法および電子ユニットの製造方法

Publications (2)

Publication Number Publication Date
JPWO2020213624A1 JPWO2020213624A1 (ja) 2020-10-22
JP7457922B2 true JP7457922B2 (ja) 2024-03-29

Family

ID=72837898

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021514185A Active JP7457922B2 (ja) 2019-04-15 2020-04-15 貫通電極基板、電子ユニット、貫通電極基板の製造方法および電子ユニットの製造方法

Country Status (6)

Country Link
US (1) US20220148973A1 (ja)
JP (1) JP7457922B2 (ja)
KR (2) KR102615059B1 (ja)
CN (1) CN113711347A (ja)
TW (1) TW202121595A (ja)
WO (1) WO2020213624A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022151782A (ja) * 2021-03-23 2022-10-07 凸版印刷株式会社 ガラス基板及びガラスコア多層配線基板
KR20230081779A (ko) * 2021-11-29 2023-06-08 코닝 인코포레이티드 전기도금 층을 포함하는 비아들 및 비아들의 제조 방법들

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311919A (ja) 2003-02-21 2004-11-04 Shinko Electric Ind Co Ltd スルーホールフィル方法
US20080119041A1 (en) 2006-11-08 2008-05-22 Motorola, Inc. Method for fabricating closed vias in a printed circuit board
JP2015106655A (ja) 2013-11-29 2015-06-08 富士通株式会社 積層基板製造方法及び積層基板
JP2016213296A (ja) 2015-05-07 2016-12-15 イビデン株式会社 プリント配線板
JP2018125349A (ja) 2017-01-30 2018-08-09 新光電気工業株式会社 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227433A (ja) 2007-03-16 2008-09-25 Mems Core Co Ltd 実装体及びその製造方法
US20110248405A1 (en) 2010-04-09 2011-10-13 Qualcomm Incorporated Selective Patterning for Low Cost through Vias
JP6251629B2 (ja) * 2014-04-24 2017-12-20 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP2017098402A (ja) * 2015-11-24 2017-06-01 大日本印刷株式会社 貫通電極基板及びその製造方法
TWI761852B (zh) 2016-06-03 2022-04-21 日商大日本印刷股份有限公司 貫通電極基板及其製造方法、以及安裝基板
JP7022365B2 (ja) * 2017-03-24 2022-02-18 大日本印刷株式会社 貫通電極基板及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311919A (ja) 2003-02-21 2004-11-04 Shinko Electric Ind Co Ltd スルーホールフィル方法
US20080119041A1 (en) 2006-11-08 2008-05-22 Motorola, Inc. Method for fabricating closed vias in a printed circuit board
JP2015106655A (ja) 2013-11-29 2015-06-08 富士通株式会社 積層基板製造方法及び積層基板
JP2016213296A (ja) 2015-05-07 2016-12-15 イビデン株式会社 プリント配線板
JP2018125349A (ja) 2017-01-30 2018-08-09 新光電気工業株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
TW202121595A (zh) 2021-06-01
KR102615059B1 (ko) 2023-12-19
KR20210151907A (ko) 2021-12-14
JPWO2020213624A1 (ja) 2020-10-22
US20220148973A1 (en) 2022-05-12
CN113711347A (zh) 2021-11-26
WO2020213624A1 (ja) 2020-10-22
KR20230172626A (ko) 2023-12-22

Similar Documents

Publication Publication Date Title
JP5544872B2 (ja) 半導体装置及びその製造方法
TWI313492B (en) Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
US20090071707A1 (en) Multilayer substrate with interconnection vias and method of manufacturing the same
US9232644B2 (en) Wiring substrate
JP7457922B2 (ja) 貫通電極基板、電子ユニット、貫通電極基板の製造方法および電子ユニットの製造方法
KR20150047747A (ko) 인쇄회로기판 및 그 제조방법과 이를 이용하는 반도체 패키지
EP2058858A2 (en) Silicon interposer and semiconductor device package and semiconductor device incorporating the same
US11923287B2 (en) Method for manufacturing semiconductor device having chip stacked and molded
TW200411879A (en) Substrate with stacked via and fine circuit thereon, and method for fabricating the same
TW200936000A (en) Wire bonding substrate and fabrication thereof
JP4194408B2 (ja) 補強材付き基板、半導体素子と補強材と基板とからなる配線基板
KR102403468B1 (ko) 어셈블리 플랫폼
US9559076B2 (en) Package having substrate with embedded metal trace overlapped by landing pad
JP4900508B2 (ja) 貫通電極基板及びその製造方法
KR100843705B1 (ko) 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법
KR101034089B1 (ko) 배선 기판 및 그 제조 방법
KR101124784B1 (ko) 배선 기판 및 그 제조 방법
CN108738230B (zh) 电路板结构及其制造方法
TW200901419A (en) Packaging substrate surface structure and method for fabricating the same
JP2019062062A (ja) 配線基板、電子装置、及び、配線基板の製造方法
JP4241202B2 (ja) めっきポスト型配線基板の製造方法
WO2010143369A1 (ja) 半導体装置およびその製造方法
JP5057139B2 (ja) 半導体装置用テープキャリアの製造方法
CN110010576A (zh) 具凸块结构的半导体装置及其制造方法
KR20230058949A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240216

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240229

R150 Certificate of patent or registration of utility model

Ref document number: 7457922

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150